JP2019139823A - 半導体記憶装置 - Google Patents

Abstract

【課題】 複数の信頼性条件や複数の性能要求を満たすことができる半導体記憶装置を提供する。【解決手段】 本発明の抵抗変化型メモリは、外部からの書込みコマンドの種類に応じて書込み条件を変えてメモリアレイにデータを書込むことを可能にする。書込みコマンドがエンデュランス関連コマンドである場合には、エンデュランス用アルゴリズムを選択し、エンデュランス用記憶領域にデータを書込み、書込みコマンドがリテンション関連コマンドである場合には、リテンション用アルゴリズムを選択し、リテンション用記憶領域にデータを書込む。【選択図】 図６

Description

本発明は、半導体記憶装置に関し、特に、可変抵抗素子を利用した抵抗変化型ランダムアクセスメモリに関する。

抵抗変化型メモリは、可変抵抗素子にパルス電圧を印加し、可変抵抗素子を可逆的かつ不揮発的に高抵抗状態または低抵抗状態にすることでデータを記憶する。抵抗変化型メモリは、低電圧でデータの書き換えをできるため消費電力が小さく、また読み出し時間が高速であるという利点がある（特許文献１、２等）。

抵抗変化型メモリには、ユニポーラタイプとバイポーラタイプが存在する。ユニポーラタイプでは、セット時とリセット時に可変抵抗素子に印加する書込み電圧の極性は同じであり、書込み電圧の大きさを変えることでセットまたはリセットを行う。通常、可変抵抗素子を低抵抗状態に書込みすることをセット（ＳＥＴ）、高抵抗状態に書込みすることをリセット（ＲＥＳＥＴ）という。ユニポーラタイプでは、メモリアレイを非対称構造にすることができるため製造が容易である。他方、バイポーラタイプでは、セット時とリセット時に可変抵抗素子に印加する書込み電圧の極性を反転させる。つまり、可変抵抗素子には双方向から書込み電圧を印加することになるため、回路の対称性が必要になり、それ故、メモリアレイの製造がユニポーラよりも煩雑となる。

図１（Ａ）に、バイポーラタイプのメモリアレイの構成を示す（非特許文献１）。同図には、３行×３列のメモリアレイ１０が例示されている。ここに例示されるメモリセルＭＣは、１つの可変抵抗素子とこれに直列に接続された１つのアクセス用トランジスタとを有する、いわゆる１Ｔ×１Ｒの構成である。

可変抵抗素子は、例えば、酸化ハフニウム（ＨｆＯｘ）等の遷移金属の薄膜酸化物から構成され、書込みパルス電圧の極性および大きさ等によってセットまたはリセットされる。例えば、メモリセルＭＣをアクセスする場合、行デコーダ２０によりワード線ＷＬ（ｎ）を介してメモリセルＭＣのアクセス用トランジスタをオンさせ、列デコーダ３０によりビット線ＢＬ（ｎ）、ソース線（ｎ）を選択する。書込み動作の場合には、セットまたはリセットに応じた書込み電圧が選択ビット線ＢＬ（ｎ）および選択ソース線（ｎ）に印加され、読出し動作の場合には、可変抵抗素子のセットまたはリセットに応じた電圧または電流が選択ビット線（ｎ）および選択ソース線（ｎ）に表れ、これがセンス回路によって検出される。

また、酸化ハフニウム（ＨｆＯｘ）等の金属酸化物の薄膜を可変抵抗素子の材料に用いる場合、初期設定として金属酸化物をフォーミングしなければならない。通常、フォーミングは、可変抵抗素子を書込むときよりも幾分大きな電圧を印加することにより可変抵抗素子を例えば低抵抗状態、すなわちセットに近い状態にする。

図１（Ｂ）にフォーミング時、セット時、リセット時の各バイアス電圧の一例を示す。フォーミング時、ビット線ＢＬに正のフォーミング電圧Ｖｆ、ソース線ＳＬにＧＮＤ、ワード線ＷＬにアクセス用トランジスタがオンするのに必要な正の電圧が印加され、ビット線ＢＬからソース線ＳＬに向けて可変抵抗素子に電流が流れ、可変抵抗素子がフォーミングされる。可変抵抗素子をセットする場合には、ビット線ＢＬに正の電圧、ソース線ＳＬにＧＮＤ、ワード線ＷＬに正の電圧が印加され、ビット線ＢＬからソース線ＳＬに向けて可変抵抗素子に電流が流れ、可変抵抗素子が低抵抗状態にセットされる。可変抵抗素子をリセットする場合には、ビット線ＢＬにＧＮＤ、ソース線ＳＬに正の電圧、ワード線に正の電圧が印加され、ソース線ＳＬからビット線ＢＬに向けて可変抵抗素子に電流が流れ、可変抵抗素子が高抵抗状態にリセットセットされる。

特開２０１２−６４２８６号公報 特開２００８−４１７０４号公報 "Evolution of conductive filament and its impact on reliability issues in oxide-electrolyte based resistive random access memory" Hangbing Lv et.al., Scientific Reports 5, Article number:7764 (2015)

抵抗可変型メモリでは、格納するデータの性質により、要求されるメモリの信頼性条件（エンデュランス特性／リテンション特性／ディスターブ特性）等が異なる。特定の信頼性条件に仕様を合わせると、過剰仕様によりコストが高くなり、あるいは仕様が未達になる等の課題が生じ得る。

本発明は、複数の信頼性条件や複数の性能要求を満たすことができる半導体記憶装置を提供することを目的とする。

本発明に係る半導体記憶装置は、可逆性かつ不揮発性の可変抵抗素子を含むメモリアレイと、書込みコマンドの種類に応じて選択された書込み条件により前記メモリアレイにデータを書込む書込み手段と、を有する。

ある実施態様では、半導体記憶装置はさらに、書込み条件を規定するアルゴリズムを格納する格納手段を含み、前記書込み手段は、書込みコマンドに対応するアルゴリズムを選択する。ある実施態様では、前記メモリアレイには、複数の書込み条件に応じた複数の記憶領域が設定され、前記書込み手段は、前記書込み条件に対応する記憶領域にデータを書込む。ある実施態様では、前記書込みコマンドは、信頼性の向上を指向するコマンドを含む。ある実施態様では、前記書込みコマンドは、読出し動作速度の向上を指向するコマンドを含む。

本発明に係る半導体記憶装置は、可逆性かつ不揮発性の可変抵抗素子を含むメモリアレイと、書込み動作の際、外部から入力されたアドレスに応じて選択された書込み条件により前記メモリアレイにデータを書込む書込み手段と、を有する。

ある実施態様では、前記メモリアレイには、複数の書込み条件に応じた複数の記憶領域が設定され、前記書込み手段は、入力されたアドレスに対応する記憶領域に設定された書込み条件に基づき書込みを行う。ある実施態様では、半導体記憶装置はさらに、前記メモリアレイの選択された記憶領域に記憶されたデータをリフレッシュする手段を含む。ある実施態様では、前記リフレッシュ手段は、同一データの再書込みすることを含む。ある実施態様では、前記リフレッシュ手段は、外部から入力されたコマンドに応答して実行される。ある実施態様では、前記リフレッシュ手段は、記憶領域に記憶されたデータが無効となる兆候を検出する検出手段を含み、当該検出結果に応答してリフレッシュを実行する。ある実施態様では、半導体記憶装置はさらに、前記メモリアレイのある記憶領域に記憶されたデータを他の記憶領域に移動させる移動手段を含む。ある実施態様では、前記移動手段は、外部から入力されたコマンドに応答して実行される。ある実施態様では、前記書込み条件は、選択された可変抵抗素子に印加する書込みパルス時間を含む。ある実施態様では、前記書込み条件は、選択された可変抵抗素子に印加する書込みパルスの電圧レベルを含む。

本発明によれば、書込みコマンドの種類に応じて選択された書込み条件によりメモリアレイにデータを書込むようにしたので、複数の信頼性条件や複数の性能要求を満たすことができる。

図１（Ａ）は、従来の抵抗変化型ランダムアクセスメモリのアレイ構成を示す図である。図１（Ｂ）は、動作時のバイアス条件を示す表である。 本発明の実施例に係る抵抗変化型ランダムアクセスメモリの概略構成を示すブロック図である。 本発明の実施例に係るコマンドの処理シーケンスの一例を示す図である。 本発明の実施例に係る書込みコマンド処理の処理シーケンスの一例を示す図である。 セット／リセット時に可変抵抗素子を流れる電流のプロファイル例を示す図である。 本発明の第１の実施例に係る書込み動作を説明するフローチャートである。 本発明の実施例に係る書込み条件の一例を示す図である。 本発明の実施例に係るメモリセルアレイ領域に設定された記憶領域の例を示し図である。 本発明の第２の実施例に係る書込み動作を説明するフローチャートである。 本発明の第３の実施例によるリフレッシュ用のフラグの設定を説明する図である。 本発明の第３の実施例によるリフレッシュ動作を説明する図である。 本発明の第４の実施例によるデータ移動の動作を説明する図である。

次に、本発明の実施の形態について図面を参照して詳細に説明する。但し、図面は、発明の理解を容易にするために各部を強調してあり、必ずしも実際のデバイスと同じスケールではないことに留意すべきである。

図２は、本発明の実施例に係る抵抗変化型ランダムアクセスメモリの概略構成を示すブロック図である。本実施例の抵抗変化型メモリ１００は、可変抵抗素子およびアクセス用トランジスタを含むメモリセルが行列状に複数配列されたメモリアレイ１１０と、行アドレスＡｘに基づきワード線ＷＬの選択および駆動を行う行デコーダおよび駆動回路（Ｘ−ＤＥＣ）１２０と、列アドレスＡｙに基づきビット線ＢＬおよびソース線ＳＬを選択する列デコーダ（Ｙ−ＤＥＣ）１３０と、入出力バッファ１４０を介して外部から受け取ったコマンド、アドレス、データ等に基づき各部を制御する制御回路１５０と、ビット線ＢＬ／ソース線ＢＬを介してメモリセルの読み出されたデータをセンスするセンスアンプ１６０と、ビット線ＢＬ／ソース線ＳＬを介して読出し動作時のバイアス電圧を印加したり、書込み動作時のセット、リセットに応じた電圧を印加する書込みドライバ・読出しバイアス回路１７０とを含んで構成される。

可変抵抗素子は、図１に示したように、一方の電極がビット線に電気的に接続され、他方の電極がアクセス用トランジスタのソース／ドレインに電気的に接続される１Ｔ×１Ｒの構成、あるいは、一対のビット線ＢＬ、／ＢＬ（ビット線バー）との間に直列に接続された一対のアクセス用トランジスタと一対の可変抵抗素子とを含み、一対の可変抵抗素子に相補的なデータを記憶する、２Ｔ×２Ｒの構成であることができる。各センスアンプ１６０は、内部データバスＤ０を介して制御回路１５０に接続され、センスアンプ１６０でセンスされた結果は、内部データバスＤ０を介して制御回路１５０へ出力される。

センスアンプ１６０は、１Ｔ×１Ｒの構成の場合、選択された可変抵抗素子のビット線ＢＬとソース線ＳＬとの間に流れる電流または電圧を基準値と比較してデータ「０」、「１」を判定する。２Ｔ×２Ｒの場合には、センスアンプ１６０は、一対のビット線ＢＬ、／ＢＬ間の差信号を利用してデータ「０」、「１」を判定する。また、各書込みドライバ・読出しバイアス回路１７０は、内部データバスＤIを介して制御回路１５０に接続され、各書込みドライバ・読出しバイアス回路１７０は、内部データバスＤIを介して書込みデータを受け取る。

制御回路１５０は、ホスト装置等の外部からのコマンド等に基づき読出しや書込みの制御を行う。ある実施態様では、制御回路１５０は、中央処理装置（ＣＰＵ）、および読出し動作や書込み動作を制御するためのプログラムを格納したＲＯＭ／ＲＡＭ等を含み、中央処理装置は、コマンドに応じてＲＯＭに格納されたプログラムを実行する。図３に、中央処理装置によるコマンド処理シーケンスの一例を示す。中央処理装置は、入出力バッファ１７０を介してコマンドが入力されると（Ｓ１００）、コマンドを解読し、書込みコマンドであれば（Ｓ１１０）、書込み動作を制御するためのプログラム（アルゴリズム）を実行し（Ｓ１２０）、読出しコマンドであれば、読出し動作を制御するためのプログラム（アルゴリズム）を実行する（Ｓ１３０）。

本実施例の抵抗変化型メモリは、単一のメモリにおいて複数の信頼性条件や複数の性能要求を満たすため、複数の書込みコマンドに対応し、各々の書込みコマンドに応じた書込み動作を実行することが可能である。書込みコマンドには、信頼性の向上を指向したコマンドや、読出し速度の高速化を指向したコマンドが含まれる。信頼性の向上を指向したコマンドには、例えば、データのエンデュランス特性（書き換えの耐久性）を指向したもの、あるいはデータのリテンション特性（保持特性）を指向したもの、書込み時のディスターブ特性を指向したもの等が含まれる。

図４に、中央処理装置による書込みコマンド処理シーケンスの一例を示す。中央処理装置は、入力されたコマンドが書込みコマンドである場合（Ｓ２００）、書込みコマンドの種類を識別し（Ｓ２１０）、識別された書込みコマンドに応じた書込みプログラム（アルゴリズム）を選択し（Ｓ２２０）、選択された書込みプログラムを実行する（Ｓ２３０）。

本実施例では、書込みコマンドが、エンデュランス特性を指向した書込みコマンド（以下、エンデュランス関連コマンドという）、リテンション特性を指向した書込みコマンド（以下、リテンション関連コマンドという）、読出し速度を指向した書込みコマンド（以下、高速読出し関連コマンドという）を備える例について説明する。

エンデュランス特性は、可変抵抗素子のデータ書き換え回数の耐久性を表し、エンデュランス関連コマンドは、そのような耐久性の向上を指向したコマンドである。可変抵抗素子の電極間には、フィラメント状の導電経路が形成され、セット時に導電経路の抵抗が小さく、そこに比較的大きな電流が流れ、リセット時に導電経路の抵抗が高くなり、そこに比較的小さな電流が流れる。セット時またはリセット時に導電経路に流れる電流の差が大きくなると、導電経路に生じるストレスが大きくなり、導電経路の劣化が速くなる。それ故、可変抵抗素子の書き換え回数の耐久性を向上させるには、セット時とリセット時に流れる電流との差を小さくすることが望ましい。

図５に、セット／リセット時に可変抵抗素子に流れる電流Ｉｃｅｌｌのプロファイルを示す。図５（Ａ）は、エンデュランス特性の向上を指向したときのセット／リセット時の電流Ｉｃｅｌｌの分布例である。ＩＨＲＳは、リセット時の電流分布の上限値、ＩＬＲＳは、セット時の電流分布の下限値である。エンデュランス特性の向上を指向する場合、ＩＨＲＳとＩＬＲＳとのウインドウ（幅）Ｗ＿Ｅができるだけ狭くなるような書込み条件でデータの書込みが行われる。

リテンション特性は、可変抵抗素子によってデータを保持することができる時間を表し、リテンション関連コマンドは、そのような保持時間の向上を指向したコマンドである。可変抵抗素子への書き換えが繰り返され、可変抵抗素子の電極間の導電経路に変化が生じると、セット時に可変抵抗素子を流れる電流、リセット時に可変抵抗素子を流れる電流が変化する。センスアンプ１６０は、セット／リセット時に流れる電流（または電流に対応する電圧）と基準値とを比較し、可変抵抗素子に保持されたデータを感知するが、セット／リセット時の電流差が小さくなると、データの感知が難しくなる。それ故、リテンション特性を向上させるには、エンデュランス特性の向上を指向するときよりも、セット／リセット時の電流差を大きくする必要がある。

図５（Ｂ）は、リテンション特性の向上を指向したときのセット／リセット時の電流Ｉｃｅｌｌの分布例である。同図に示すように、リテンション特性の向上を指向する場合、ＩＨＲＳとＩＬＲＳとのウインドウ(幅)Ｗ＿Ｒは、Ｗ＿Ｒ＞Ｗ＿Ｅとなるような書込み条件でデータの書込みが行われる。

高速読出し特性は、可変抵抗素子に保持されたデータを読み出す速度を表し、高速読出し関連コマンドは、そのようなデータの読出し速度の高速化を指向したコマンドである。センスアンプ１６０は、セット／リセット時に可変抵抗素子に流れる電流を検出するが、その電流差が大きければ、検出速度も速くなる。それ故、読出し速度の高速化をさせるには、リテンション特性の向上を指向するときよりも、セット／リセット時の電流差を大きくする。

図５（Ｃ）は、読出し速度の高速化を指向したときのセット／リセット時の電流Ｉｃｅｌｌの分布例である。同図に示すように、読出し速度の高速化を幅る場合、ＩＨＲＳとＩＬＲＳとのウインドウ（幅）Ｗ＿Ｈは、Ｗ＿Ｈ＞Ｗ＿Ｒとなるような書込み条件でデータの書込みが行われる。

図６は、本実施例の書込み動作を説明するフローチャートである。外部から書込みコマンド、アドレス、データが抵抗可変型メモリ１００に入力されると（Ｓ３００）、行デコーダ１２０は、行アドレスＡｘに基づきワード線を選択し、これによりアクセス用トランジスタをオンさせ、列デコーダ１３０は、列アドレスＡｙに基づきビット線ＢＬ／ソース線ＳＬを選択する。制御回路１５０は、書込みコマンドがエンデュランス関連コマンドに該当するか否かを判定し（Ｓ３１０）、エンデュランス関連コマンドでれば、エンデュランス用アルゴリズムを選択し（Ｓ３２０）、当該アルゴリズムによって規定された書込み条件に従いデータの書込みを行う。

図７に書込み条件の一例を示す。書込み条件は、セットまたはリセット時に可変抵抗素子に印加する書込みパルスの条件を規定している。書込み条件は、例えば、設定情報として予め任意のメモリ領域に格納される。書込みパルスの条件は、パルス幅および／またはパルスの振幅レベルを含み、エンデュランス用アルゴリズムが選択されたとき、セット／リセットの書込みパルス幅Ｔ＿ＥＳ、Ｔ＿ＥＲＳおよび／または書込みパルスの振幅レベルＶ＿ＥＳ、Ｖ＿ＥＲＳが設定される。また、書込み条件は、ワード線（アクセス用トランジスタ）に印加される電圧を含むことができ、当該電圧を調整することで可変抵抗素子に過剰な電流が流れることを防止することが可能である。なお、抵抗変化型メモリ１００は、外部から供給される電源電圧Ｖｃｃよりも高い電圧を必要とする場合には、チャージポンプ等を含む内部電圧生成回路を含み、当該内部電圧生成回路によって生成された電圧は、行デコーダ１２０、列デコーダ１３０、書込みドライバ・読出しバイアス回路１７０に供給される。

セットの書込みでは、書込みドライバ・読出しバイアス回路１７０は、グローバルビット線ＧＢＬとグローバルソース線ＧＳＬとの間に、Ｔ＿ＥＳで規定されるパルス幅、Ｖ＿ＥＳで規定される振幅を有する書込みパルスをグローバルビット線ＧＢＬに印加する。グローバルビット線ＧＢＬに印加された書込みパルスはさらに、列デコーダ１３０によって選択されたビット線ＢＬに印加される。リセットの書込みでは、セットのときと極性が反転され、書込みドライバ・読出しバイアス回路１７０は、Ｔ＿ＥＲＳで規定されるパルス幅、Ｖ＿ＥＲＳで規定される振幅を有する書込みパルスをグローバルソース線ＧＳＬに印加する。グローバルソース線ＧＳＬに印加された書込みパルスはさらに、列デコーダ１３０によって選択されたソース線ＳＬに印加される。

制御回路１５０は、上記のようにエンデュランス用書込み条件に従い、外部から入力されたアドレスにより選択された可変抵抗素子にデータの書込みを行う（Ｓ３３０）。ここで、ある実施態様では、メモリセルアレイ１１０は、図８に示すように、エンデュランス用記憶領域１１０−Ｅ、リテンション用記憶領域１１０−Ｒ、高速読出し用記憶領域１１０−Ｈに分割され、制御回路１５０は、書込みコマンドに応じた記憶領域にデータの書込みを行う。つまり、エンデュランス関連コマンドが入力され、当該コマンドが実行される場合には、制御回路１５０は、エンデュランス用記憶領域１１０−Ｅを選択し、入力されたアドレスに従いエンデュランス用記憶領域内１１０−Ｅ内にデータの書込みを行う。ここでは、メモリアレイ１１０を３つの記憶領域に分割する例を示しているが、メモリアレイ１１０が３つのメモリプレーンまたはメモリバンクを有し、各メモリプレーンにエンデュランス用記憶領域、リテンション用記憶領域、高速読出し用記憶領域を割り当て、書込みコマンドに応じてメモリプレーンを選択するようにしてもよい。

一方、書込みコマンドがエンデュランス関連コマンドでない場合には（Ｓ３１０）、リテンション関連コマンドか否かが判定され（Ｓ３４０）、リテンション関連コマンドであれば、制御回路１５０は、リテンション用アルゴリズムを選択し（Ｓ３５０）、図７に示すリテンション用アルゴリズムで規定される書込み条件（Ｔ＿ＲＳ、Ｔ＿ＲＲＳ、Ｖ＿ＲＳ、Ｖ＿ＲＲＳ）に従い、リテンション用記憶領域１１０−Ｒにデータを書込む（Ｓ３６０）。

書込みコマンドがリテンション関連コマンドでない場合には、高速読出し関連コマンドと判別され、制御回路１５０は、高速読出し用アルゴリズムを選択し（Ｓ３７０）、図７に示す高速読出し用アルゴリズムで規定される書込み条件（Ｔ＿ＨＳ、Ｔ＿ＨＲＳ、Ｖ＿ＨＳ、Ｖ＿ＨＲＳ）に従い、高速読出し用記憶領域１１０−Ｈにデータを書込む（Ｓ３７０）。

こうして、エンデュランス用記憶領域１１０−Ｅには、エンデュランス特性の向上を指向したデータ、つまり、図５（Ａ）に示すようなウインドウＷ−Ｅの分布を持つデータが記憶され、リテンション用記憶領域１１０−Ｒには、リテンション特性の向上を指向したデータ、つまり、図５（Ｂ）に示すようなウインドウＷ−Ｒの分布を持つデータが記憶され、高速読出し用記憶領域１１０−Ｈには、高速読出しを指向したデータ、つまり、図５（Ｃ）に示すようなウインドウＷ−Ｈの分布を持つデータが記憶される。

読出し動作の際、外部から読出しコマンドとアドレスとが入力されると、制御回路１５０は、入力されたアドレスに従いメモリセルアレイ１１０からデータを読み出す。ある実施態様では、制御回路１５０は、入力アドレスに該当する記憶領域がエンデュランス用、リテンション用あるいは高速読出し用かを判別し、その判別結果に基づきセンスアンプ１６０の基準値（検出した電流または電圧と比較）を調整することができる。例えば、エンデュランス用記憶領域１１０−Ｅからデータを読出す場合、ウインドウＷ＿Ｅの範囲内に適切な基準値を設定し、リテンション用記憶領域１１０−Ｒからデータを読出す場合、ウインドウＷ＿Ｒの範囲内に適切な基準値を設定し、高速読出し用記憶領域１１０−Ｈからデータを読出す場合、ウインドウＷ−Ｈの範囲内に適切な基準値を設定する。但し、ウインドウＷ＿Ｅ、Ｗ＿Ｒ、Ｗ＿Ｈのいずれにも共通して基準値を利用することができる場合には、基準値の調整は不要である。また、メモリセルアレイが２Ｔ×２Ｒから構成される場合には、センスアンプ１６０が差信号を検出するため、そもそも基準値は不要である。

次に、本発明の第２の実施例について説明する。第１の実施例では、外部から入力される書込みコマンドの種類に応じて書込み条件または書込み特性を変えてデータの書込みを行う例を示したが、第２の実施例では、外部から入力されるアドレスに応じて書込み条件または書込み特性を変えてデータの書込みを行う。この場合、抵抗可変型メモリ１００に接続されるホスト装置は、メモリセルアレイ１１０に設定されたエンデュランス用記憶領域１１０−Ｅ、リテンション用記憶領域１１０−Ｒ、高速読出し用記憶領域１１０−Ｈのアドレス領域を既知である。

図９に、第２の実施例による書込み動作のフローを示す。外部から書込みコマンドが入力されると（Ｓ４００）、制御回路１５０は、外部から入力アドレスがエンデュランス用記憶領域１１０−Ｅに該当するか否か判定し（Ｓ４１０）、該当する場合には、エンデュランス用アルゴリズムを選択し（Ｓ４２０）、エンデュランス用記憶領域１１０−Ｅにデータの書込みを行う（Ｓ４３０）。一方、制御回路１５０は、入力アドレスがエンデュランス用記憶領域１１０−Ｅに該当しない場合、リテンション用記憶領域１１０−Ｒに該当するか否か判定し（Ｓ４４０）、該当する場合には、リテンション用アルゴリズムを選択し（Ｓ４５０）、リテンション用記憶領域１１０−Ｒにデータの書込みを行う（Ｓ４６０）。また、制御回路１５０は、入力アドレスがリテンション用記憶領域１１０−Ｒに該当しない場合には、高速読出しを指向していると判断し、高速読出し用アルゴリズムを選択し（Ｓ４７０）、高速読出し用記憶領域１１０−Ｈにデータの書込みを行う（Ｓ４８０）。

このように第２の実施例によれば、第１の実施例のように外部から複数種の書込みコマンドを入力することなく、メモリセルアレイに関連付けされたアドレスに基づき書込みコマンドの指向に応じたデータの書込みを行うことができる。第２の実施例は、あたかも入力アドレスに基づき信頼性指向または読出し指向のコマンドを内部生成するのと同義である。

次に、本発明の第３の実施例について説明する。第３の実施例は、メモリセルアレイの記憶領域に格納されたデータをリフレッシュする機能に関する。データの書き換え回数が増加するにつれ可変抵抗素子の導電経路が劣化すると、セット／リセット時の電流が変動する。特に、エンデュランス特性を指向した可変抵抗素子の場合、ウインドウＷ＿Ｅが狭いため、データを正確に読み出すことができなくなる可能性がある。

ある実施態様では、制御回路１５０は、記憶されたデータが無効になる兆候を予測する予測手段を有する。予測手段は、例えば、可変抵抗素子の書き換え回数を記憶したり、データ読出し時のＥＣＣのエラー回数を記憶したり、ベリファイ時のフェール回数を記憶したり、データが保持された時間をカウントする。メモリセル単位での予測は非常に煩雑になるため、例えば、１つの記憶領域を複数のブロックに分割し、ブロック単位でデータが無効になる兆候を予測する。予測手段は、バックグランド処理でメモリセルアレイの状態を監視するためのテーブルを備え、例えば、図１０に示すように、データが無効になる兆候が予測されたブロックＢＬ＿１が発見されたとき、フラグをデータ「０」から「１」にセットする。そして、フラグが「１」にセットされたブロックＢＬ＿１についてリフレッシュが行われる。

制御回路１５０は、無効になる兆候が予測されたブロックについてリフレッシュを行う。例えば、図１１（Ａ）に示すように、エンデュランス用記憶領域１１０−ＥのブロックＢＬ−１のデータが無効になる兆候があると予測されると、制御回路１５０は、図１１（Ｂ）に示すように、ブロックＢＬ−１を同一データで再書込みする。あるいは、制御回路１５０は、ブロックＢＬ−１とは異なる領域のブロックＢＬ−ｎに同一データを再書込むようにしてもよい。この場合、ブロックＢＬ＿ｎは、データの書込みが行われていない未使用領域である。

また、別な実施態様では、制御回路１５０は、リフレッシュをする前に、当該ブロックをフォーミングするようにしてもよい。フォーミング中、ブロックに記憶されていたデータは、他の記憶領域に一時的に退避される。

さらに他の実施態様では、制御回路１５０は、ユーザーコマンドに応答してリフレッシュを行うようにしてもよい。外部からリフレッシュ用のコマンドが入力されると、制御回路１５０は、図１０に示すフラグが「１」にセットされたブロックについてリフレッシュを開始する。あるいは、リフレッシュコマンドが入力された場合、制御回路１５０は、選択された記憶領域、例えば、エンデュランス用記憶領域１１０−Ｅの全てのブロックをリフレッシュするようにしてもよい。あるいは、リフレッシュコマンドとともにブロックアドレスが入力された場合には、制御回路１５０は、当該ブロックアドレスに該当するブロックをリフレッシュするようにしてもよい。

次に、本発明の第４の実施例について説明する。第４の実施例は、メモリセルアレイのある記憶領域に記憶されたデータを他の記憶領域へ移動する機能に関する。メモリセルアレイ１１０に設定された記憶領域についての情報は、ホスト装置側において既知であり、ホスト装置は、抵抗変化型メモリ１００に対して、データ移動のコマンドおよび移動元および移動元に関するアドレスを出力する。制御回路１５０は、入力されたコマンドおよびアドレスに応答してデータ移動を実行する。

例えば、図１２に示すように、エンデュランス用記憶領域１１０−ＥのブロックＢＬ＿１のデータをリテンション用記憶領域１１０−ＲのブロックＢＬ＿３に移動する場合、制御回路１５０は、ブロックＢＬ＿１のデータを読出し、読み出したデータをリテンション関連コマンドを実行するときと同様の書込み条件に従いデータをリテンション用記憶領域１１０−ＲのブロックＢＬ＿３に書込む。

第４の実施例によれば、メモリセルアレイに記憶されたデータの信頼性条件または性能を任意に変更することができる。

上記実施例では、エンデュランス関連コマンド、リテンション関連コマンド、高速用読出し関連コマンドを例示したが、これは一例であり、本発明は、これら以外の信頼性や性能（例えば、ディスターブ特性など）を指向した書込みコマンドを用いることも可能である。また、上記実施例では、抵抗変化型メモリが３つの種類の書込みコマンドに対応する例を示したが、本発明は、２つの種類、あるいは４つ以上の種類の書込みコマンドに対応するものであってもよい。さらに本発明は、種々の機能を包含する半導体装置に抵抗変化型メモリ１００を埋め込んだものにも適用される。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１００：抵抗変化型メモリ
１１０：メモリアレイ
１２０：行デコーダおよび駆動回路（Ｘ−ＤＥＣ）
１３０：列デコーダ（Ｙ−ＤＥＣ）
１４０：入出力バッファ
１５０：制御回路
１６０：センスアンプ
１７０：書込みドライバ・読出しバイアス回路１７０

Claims (15)

1. 可逆性かつ不揮発性の可変抵抗素子を含むメモリアレイと、
   書込みコマンドの種類に応じて選択された書込み条件により前記メモリアレイにデータを書込む書込み手段と、
   を有する半導体記憶装置。
2. 半導体記憶装置はさらに、書込み条件を規定するアルゴリズムを格納する格納手段を含み、前記書込み手段は、書込みコマンドに対応するアルゴリズムを選択する、請求項１に記載の半導体記憶装置。
3. 前記メモリアレイには、複数の書込み条件に応じた複数の記憶領域が設定され、前記書込み手段は、前記書込み条件に対応する記憶領域にデータを書込む、請求項１または２に記載の半導体記憶装置。
4. 前記書込みコマンドは、信頼性の向上を指向するコマンドを含む、請求項１に記載の半導体記憶装置。
5. 前記書込みコマンドは、読出し動作速度の向上を指向するコマンドを含む、請求項１または４に記載の半導体記憶装置。
6. 可逆性かつ不揮発性の可変抵抗素子を含むメモリアレイと、
   書込み動作の際、外部から入力されたアドレスに応じて選択された書込み条件により前記メモリアレイにデータを書込む書込み手段と、
   を有する半導体記憶装置。
7. 前記メモリアレイには、複数の書込み条件に応じた複数の記憶領域が設定され、前記書込み手段は、入力されたアドレスに対応する記憶領域に設定された書込み条件に基づき書込みを行う、請求項６に記載の半導体記憶装置。
8. 半導体記憶装置はさらに、前記メモリアレイの選択された記憶領域に記憶されたデータをリフレッシュする手段を含む、請求項１または６に記載の半導体記憶装置。
9. 前記リフレッシュ手段は、同一データの再書込みすることを含む、請求項８に記載の半導体記憶装置。
10. 前記リフレッシュ手段は、外部から入力されたコマンドに応答して実行される、請求項８に記載の半導体記憶装置。
11. 前記リフレッシュ手段は、記憶領域に記憶されたデータが無効となる兆候を検出する検出手段を含み、当該検出結果に応答してリフレッシュを実行する、請求項８に記載の半導体記憶装置。
12. 半導体記憶装置はさらに、前記メモリアレイのある記憶領域に記憶されたデータを他の記憶領域に移動させる移動手段を含む、請求項１または６に記載の半導体記憶装置。
13. 前記移動手段は、外部から入力されたコマンドに応答して実行される、請求項１２に記載の半導体記憶装置。
14. 前記書込み条件は、選択された可変抵抗素子に印加する書込みパルス時間を含む、請求項１にまたは６に記載の半導体記憶装置。
15. 前記書込み条件は、選択された可変抵抗素子に印加する書込みパルスの電圧レベルを含む、請求項１にまたは６に記載の半導体記憶装置。

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