CN110120239A - 半导体存储器装置 - Google Patents

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Abstract

本发明提供一种半导体存储器装置，所述半导体存储器装置能够满足多种可靠性条件和多种性能要求。本发明的可变电阻存储器使得有可能通过根据来自外部的写入命令的类型而变化写入条件来将数据写入到存储器阵列中。如果写入命令为耐久性相关的命令，那么选择耐久性算法并将数据写入耐久性存储区域。如果写入命令为保持性相关的命令，那么选择保持性算法并将数据写入保持性存储区域。

Description

半导体存储器装置
技术领域
本发明涉及一种半导体存储器装置，更具体地说，涉及一种使用可变电阻元件的可变电阻随机存取存储器。
背景技术
可变电阻存储器通过向可变电阻元件施加脉冲电压并将可变电阻元件可逆地且非易失地设置为高电阻状态或低电阻状态来存储数据。可变电阻存储器的一个优点是数据可在低电压下重写，因此功率消耗较低且读取时间较短(第2012-64286号日本公开专利申请案，第2008-41704号日本公开专利申请案，等)。
图1(A)示出双极存储器阵列的配置(“导电丝的演化和其对基于氧化物电解质的电阻性随机存取存储器的可靠性问题的影响(Evolution of conductive filament andits impact on reliability issues in oxide-electrolyte based resistive randomaccess memory)”，吕航兵(Hangbing Lv)等人，科学报告(Scientific Reports)5，文章编号：7764(2015))。在附图中，示出3行×3列的存储器阵列10。此处例示的存储器单元MC具有所谓的1T×1R配置，其具有串联连接到其上的一个可变电阻元件和一个存取晶体管。
可变电阻元件由过渡金属的薄膜氧化物构成，例如氧化铪(HfOx)，且根据写入脉冲电压的极性和值设置或重置，举例来说，在存取存储器单元MC的情况下，通过行解码器20经由字线WL(n)接通存储器单元MC的存取晶体管，且通过列解码器30选择位线BL(n)和源极线SL(n)在写入操作的情况下(n＝1,….n)，将对应于设置或重置的写入电压施加到所选择的位线BL(n)和所选择的源极线SL(n)；且在读取操作的情况下，对应于设置或重置可变电阻元件的电压或电流出现于所选择的位线BL(n)和所选择的源极线SL(n)上，且这由感测电路检测。
图1(B)示出形成、设置以及重置时的偏压的实例。在形成时，将正形成电压Vf施加到位线BL，将GND施加到源极线SL，将接通存取晶体管所需的正电压施加到字线WL，电流在可变电阻元件中从位线BL流向源极线SL，且形成可变电阻元件。当设置可变电阻元件时，将正电压施加到位线BL，将GND施加到源极线SL，将正电压施加到字线WL，电流在可变电阻元件中从位线BL流向源极线SL，且将可变电阻元件设置为低电阻状态。在重置可变电阻元件时，将GND施加到位线BL，将正电压施加到源极线SL，将正电压施加到字线，电流在可变电阻元件中从源极线SL流向位线BL，且将可变电阻元件重置为高阻状态。
对于可变电阻存储器，取决于要存储的数据的特性，所需的存储器可靠性条件(耐久性特征/保持性特征/干扰特征)可能不同。如果制造出规格来匹配特定可靠性条件，那么成本可能由于过多规格或规格可能无法实现而增加。
发明内容
本发明提供一种半导体存储器装置，其能够满足多种可靠性条件和多种性能要求。
根据本发明的半导体存储器装置包含：存储器阵列，包含可逆且非易失性可变电阻元件；以及写入元件，基于根据写入命令的类型或在写入操作期间从外部输入的地址而选择的写入条件来将数据写入到存储器阵列。
在一实施例中，半导体存储器装置还包括存储指定写入条件的算法的存储元件，且写入元件对应于写入命令选择算法。在一实施例中，对应于多种写入条件的多个存储区域设置于存储器阵列中，且写入元件将数据写入到对应于写入条件的存储区域。在一实施例中，写入命令包含用于改良可靠性的命令。在一实施例中，写入命令包含用于改良读取操作速度的命令。
在一实施例中，对应于多种写入条件的多个存储区域设置于存储器阵列中，且写入元件基于对应于输入的地址的存储区域中设定的写入条件执行写入。在一实施例中，半导体存储器装置还包含刷新存储于存储器阵列的所选择存储区域中的数据的刷新元件。在一实施例中，刷新元件包含重写相同数据。在一实施例中，响应于从外部输入的命令而执行刷新元件。在一实施例中，刷新元件包含检测存储于存储区域中的数据无效的指示的检测元件，并响应于检测结果执行刷新。在一实施例中，半导体存储器装置还包含将存储于存储器阵列的某一存储区域中的数据移动到另一存储区域的移动元件。在一实施例中，响应于从外部输入的命令而执行移动元件。在一实施例中，写入条件包含施加到所选择的可变电阻元件的写入脉冲时间。在一实施例中，写入条件包含施加到所选择的可变电阻元件的写入脉冲的电压电平。
根据本发明，由于数据是基于根据写入命令的类型而选择的写入条件来写入到存储器阵列，因此可满足多种可靠性条件和多种性能要求。
附图说明
图1(A)为示出常规可变电阻随机存取存储器的阵列配置的图。
图1(B)为示出操作期间的偏压条件的表。
图2为示出根据本发明的实施例的可变电阻随机存取存储器的示意性配置的框图。
图3为示出根据本发明的实施例的命令处理顺序的实例的图。
图4为示出根据本发明的实施例的写入命令处理的处理顺序的实例的图。
图5(A)、图5(B)以及图5(C)为示出在设置/重置时流经可变电阻元件的电流的曲线的实例的图。
图6为说明根据本发明的第一实施例的写入操作的流程图。
图7为示出根据本发明的实施例的写入条件的实例的图。
图8为示出存储器单元阵列区域中的存储区域组的实例的图。
图9为说明根据本发明的第二实施例的写入操作的流程图。
图10为说明根据本发明的第三实施例设置刷新标志的图。
图11(A)和图11(B)为说明根据本发明的第三实施例的刷新操作的图。
图12为说明根据本发明的第四实施例的数据移动操作的图。
附图标号说明
10、110：存储器阵列；
20：行解码器；
30、130、Y-DEC：列解码器；
100：可变电阻存储器；
110-E：耐久性存储区域；
110-H：高速读取存储区域；
110-R：保持性存储区域；
120、X-DEC：行解码器和驱动电路；
140：输入/输出(I/O)缓冲器；
150：控制电路；
160：感测放大器(SA)；
170：写入驱动器/读取偏压电路(WD)；
Ax：行地址；
Ay：列地址；
BL、BL(n-1)、BL(n)、BL(n+1)、/BL：位线；
block_0、block_1、block_2、BL_1、BL_3、BL_n：区块；
D0、DI：数据总线；
GBL：全局位线；
GSL：全局源极线；
Icell：电流；
IHRS：上限值；
ILRS：下限值；
MC：存储器单元；
S100、S110、S120、S130、S200、S210、S220、S230、S300、S310、S320、S330、S340、S350、S360、S370、S380、S400、S410、S420、S430、S440、S450、S460、S470、S480：步骤；
SL、SL(n-1)、SL(n)、SL(n+1)：源极线；
T_ES、T_ERS：写入脉冲宽度；
T_HS、T_HRS、T_RS、T_RRS、V_HRS、V_HS、V_RS、V_RRS、：写入条件；
Vf：正形成电压；
V_ES、V_ERS：幅度电平；
WL、WL(n-1)、WL(n)、WL(n+1)：字线；
W_E、W_H、W_R：窗口。
具体实施方式
接着，将参看附图详细地描述本发明的实施例。然而，应注意，附图可着重一些部分以促进对本发明的理解，且未必按实际元件的相同比例示出。
实施例
图2为示出根据本发明的实施例的可变电阻随机存取存储器的示意性配置的框图。本发明的实施例的可变电阻存储器100包含存储器阵列110、行解码器和驱动电路(X-DEC)120、列解码器(Y-DEC)130、控制电路150、感测放大器160以及写入驱动器/读取偏压电路170。在存储器阵列110中，包含可变电阻元件和存取晶体管的多个存储器单元按行和列布置。行解码器和驱动电路(X-DEC)120用于基于行地址Ax选择并驱动字线WL。列解码器(Y-DEC)130用于基于列地址Ay选择位线BL和源极线SL。控制电路150用于基于通过输入/输出(I/O)缓冲器140从外部接收到的命令、地址、数据等来控制每一部件。感测放大器160感测通过位线BL/源极线SL从存储器单元读取的数据。写入驱动器/读取偏压电路170用于在读取操作期间通过位线BL/源极线SL施加偏压电压且在写入操作期间根据设置和重置施加电压。
如图1(A)中所示出，可变电阻元件可具有1T×1R的配置，其中一个电极电性连接到位线且另一电极电性连接到存取晶体管的源极/漏极，或具有2T×2R的配置，其包含一对存取晶体管和串联连接于一对位线BL和位线/BL(位线杆)之间一对可变电阻元件，且存储一对可变电阻元件中的补充数据。每一感测放大器160通过内部数据总线D0连接到控制电路150且感测放大器160所感测的结果通过内部数据总线D0输出到控制电路150。
在1T×1R配置的情况下，感测放大器160将所选择的可变电阻元件的位线BL和源极线SL之间的电压或流动的电流与参考值进行比较以确定数据“0”和“1”。在2T×2R的情况下，感测放大器160通过使用所述对位线BL和位线/BL之间的差信号来确定数据“0”和“1”。另外，每一写入驱动器/读取偏压电路170通过内部数据总线DI连接到控制电路150，且每一写入驱动器/读取偏压电路170通过内部数据总线DI接收写入数据。
控制电路150基于来自外部(例如主机装置)的命令或类似者控制读取和写入。在一实施例中，控制电路150包含中央处理单元(central processing unit，CPU)和存储用于控制读取操作和写入操作的程序的ROM/RAM。中央处理单元根据命令执行存储于ROM中的程序。图3示出由中央处理单元所执行命令的处理顺序的实例。当通过I/O缓冲器140输入命令时(S100)，中央处理单元将命令解密。如果命令为写入命令(S110)，那么中央处理单元执行用于控制写入操作的程序(算法)(S120)，且如果命令为读取命令，那么中央处理单元执行用于控制读取操作的程序(算法)(S130)。
由于本发明的实施例的可变电阻存储器通过一个单个存储器满足多种可靠性条件和多种性能要求，因此有可能处理多个写入命令且根据每一写入命令执行写入操作。写入命令包含用于改良可靠性的命令和用于提高读取速度的命令。用于改良可靠性的命令包含用于数据的耐久性特征(重写的持久性)的命令、用于数据的保持性特征(保存特征)的命令，或在例如写入时用于干扰特征的命令。
图4示出由中央处理单元所执行写入命令的处理顺序的实例。在输入命令为写入命令的情况下(S200)，中央处理单元识别写入命令的类型(S210)，选择对应于所识别的写入命令的写入程序(算法)(S220)，并执行所选择的写入程序(S230)。
本发明的实施例说明一实例，其中写入命令包含用于耐久性特征的写入命令(下文称为耐久性相关的命令)、用于保持性特征的写入命令(下文称为保持性相关的命令)，以及用于读取速度的写入命令(下文称为高速读取相关的命令)。
耐久性特征表示可变电阻元件的数据重写的持久性(次数)，且耐久性相关的命令为用于改良此类持久性的命令。丝状导电路径形成于可变电阻元件的电极之间。导电路径的电阻在设置期间较小，且相对较大电流流入导电路径。导电路径的电阻在重置期间变得较高，且相对较小电流流入导电路径。当设置和重置期间导电路径中流动的电流之间的差增大时，导电路径中产生的压力增大，且导电路径加速劣化。因此，为改良可变电阻元件的重写的持久性(次数)，期望降低设置和重置期间流动的电流之间的差。
图5(A)、图5(B)以及图5(C)示出在设置/重置期间流经可变电阻元件的电流Icell的曲线。图5(A)为在用于改良耐久性特征时设置/重置期间的电流Icell的分布的实例。IHRS为重置期间电流分布的上限值且ILRS为设置期间电流分布的下限值。当用于改良耐久性特征时，基于写入条件写入数据，使得IHRS与ILRS之间的窗口(宽度)W_E尽可能窄。
保持性特征表示数据可由可变电阻元件保持的时间，且保持性相关的命令为用于改良此类保持时间的命令。当对可变电阻元件反复进行重写且可变电阻元件的电极之间的导电路径变化时，在设置期间流经可变电阻元件的电流和在重置期间流经可变电阻元件的电流将变化。感测放大器160将设置/重置期间流动的电流(或对应于电流的电压)与参考值进行比较并感测可变电阻元件中所保持的数据。然而，当设置/重置之间的电流差变小时，就难以感测数据。因此，为改良保持性特征，与改良耐久性特征的情况相比，有必要增加设置/重置期间的电流差。
图5(B)示出在用于改良保持性特征时设置/重置期间的电流Icell的分布的实例。如附图中所示出，当用于改良保持性特征时，基于写入条件写入数据，使得IHRS与ILRS之间的窗口(宽度)W_R满足W_R＞W_E。
高速读取特征表示读取可变电阻元件中所保持数据的速度，且高速读取相关的命令为用于提高数据的读取速度的命令。感测放大器160检测设置/重置期间流经可变电阻元件的电流，但如果电流差较大，那么检测速度也会提高。因此，为提高读取速度，与改良保持性特征的情况相比，增加设置/重置期间的电流差。
图5(C)示出在用于提高读取速度时设置/重置期间的电流Icell的分布的实例。如图示中所示出，当用于提高读取速度时，基于写入条件写入数据，使得IHRS与ILRS之间的窗口(宽度)W_H满足W_H＞W_R。
图6为说明本发明的实施例的写入操作的流程图。当写入命令、地址以及数据从外部输入到可变电阻存储器100时(S300)，行解码器120基于行地址Ax选择字线且从而接通存取晶体管，且列解码器130基于列地址Ay选择位线BL/源极线SL。控制电路150确定写入命令是否对应于耐久性相关的命令(S310)。如果写入命令为耐久性相关的命令，那么控制电路150根据由算法所指定的写入条件来选择耐久性算法(S320)并写入数据。
图7示出写入条件的实例。写入条件指定设置或重置期间要施加到可变电阻元件的写入脉冲的条件。写入条件作为设置信息(例如)提前存储于任何存储器区域中。写入脉冲的条件包含脉冲的脉冲宽度和/或幅度电平，且当选择耐久性算法时，将设置/重置的写入脉冲宽度T_ES和写入脉冲宽度T_ERS和/或写入脉冲的幅度电平V_ES和幅度电平V_ERS设置。另外，写入条件可包含要施加到字线(存取晶体管)的电压且使得有可能通过调整电压来防止过度电流流经可变电阻元件。可变电阻存储器100包含内部电压产生电路，所述内部电压产生电路包含充电泵或类似者，用于需要高于从外部供应的电源电压的情况。内部电压产生电路所产生的电压供应到行解码器120、列解码器130以及写入驱动器/读取偏压电路170。
对于设置期间的写入，写入驱动器/读取偏压电路170将具有由T_ES指定的脉冲宽度和由V_ES指定的幅度的写入脉冲施加到全局位线GBL与全局源极线GSL之间的全局位线GBL。施加到全局位线GBL的写入脉冲另外施加到由列解码器130所选择的位线BL。对于重置期间的写入，极性相对于设置反相，且写入驱动器/读取偏压电路170将具有由T_ERS指定的脉冲宽度和由V_ERS指定的幅度的写入脉冲施加到全局源极线GSL。施加到全局源极线GSL的写入脉冲另外施加到由列解码器130所选择的源极线SL。
根据如上文所描述的用于耐久性的写入条件，控制电路150将数据写入到由从外部输入的地址所选择的可变电阻元件(S330)。此处，在一实施例中，存储器阵列110分为耐久性存储区域110-E、保持性存储区域110-R以及高速读取存储区域110-H，如图8所示出，且控制电路150将数据写入到对应于写入命令的存储区域。换句话说，当输入耐久性相关的命令且执行命令时，控制电路150根据输入的地址选择耐久性存储区域110-E且将数据写入到耐久性存储区域110-E。此处，作为一实例，存储器阵列110分成三个存储区域。然而，存储器阵列110可具有三个存储器平面或存储器组，且存储器平面可分别分配有耐久性存储区域、保持性存储区域以及高速读取存储区域以根据写入命令选择。
此外，如果写入命令不为耐久性相关的命令(S310)，那么确定写入命令是否为保持性相关的命令(S340)。如果写入命令为保持性相关的命令，那么控制电路150选择保持性算法(S350)且根据由图7中示出的保持性算法指定的写入条件(T_RS、T_RRS、V_RS、V_RRS)将数据写入到保持性存储区域110-R(S360)。
如果写入命令不为保持性相关命令，那么确定写入命令为高速读取相关的命令，且控制电路150选择高速读取算法(S370)且根据由图7中示出的高速读取算法指定的写入条件(T_HS、T_HRS、V_HS、V_HRS)将数据写入高速读取存储区域110-H(S380)。
因此，在耐久性存储区域110-E中，存储用于改良耐久性特征的数据(即具有如图5(A)所示出的窗口W_E的分布的数据)。在保持性存储区域110-R中，存储用于改良保持性特征的数据(即具有如图5(B)所示出的窗口W_R的分布的数据)。在高速读取存储区域110-H中，存储用于高速读取的数据(即具有如图5(C)所示出的窗口W_H的分布的数据)。
在读取操作中，当从外部输入读取命令和地址时，控制电路150根据输入的地址从存储器阵列110读取数据。在一实施例中，控制电路150可确定对应于输入地址的存储区域是用于耐久性、保持性还是高速读取，并基于确定结果调整感测放大器160的参考值(来与所检测到的电流或电压进行比较)。具体来说，如果从耐久性存储区域110-E读取数据，那么适当的参考值设置在窗口W_E的范围内。如果从保持性存储区域110-R读取数据，那么适当参考值设置在窗口W_R的范围内。如果从高速读取存储区域110-H读取数据，那么适当参考值设置在窗口W_H内。然而，当一个参考值可用于窗口W_E、窗口W_R以及窗口W_H中的任一个时，不必调整参考值。另外，在存储器单元阵列具有2T×2R的配置时，由于感测放大器160检测到差信号，因此最开始不需要参考值。
接下来，将描述本发明的第二实施例。第一实施例说明一实例，其中通过根据从外部输入的写入命令的类型改变写入条件或写入特征来写入数据。然而，在第二实施例中，通过根据从外部输入的地址而改变写入条件或写入特征来写入数据。在这种情况下，连接到可变电阻存储器100的主机装置已获取存储器阵列110中设置的耐久性存储区域110-E、保持性存储区域110-R以及高速读取存储区域110-H的地址区域。
图9示出根据第二实施例的写入操作的流程。当从外部输入写入命令时(S400)，控制电路150确定从外部输入的地址是否对应于耐久性存储区域110-E(S410)。如果从外部输入的地址对应于耐久性存储区域110-E，那么控制电路150选择耐久性算法(S420)且将数据写入到耐久性存储区域110-E(S430)。另一方面，如果输入的地址不对应于耐久性存储区域110-E，那么控制电路150确定输入的地址是否对应于保持性存储区域110-R(S440)。如果输入的地址对应于保持性存储区域110-R，那么控制电路150选择保持性算法(S450)且将数据写入到保持性存储区域110-R(S460)。此外，如果输入的地址不对应于保持性存储区域110-R，那么控制电路150确定其用于高速读取，且控制电路150选择高速读取算法(S470)且将数据写入高速读取存储区域110-H(S480)。
如上文所描述，根据第二实施例，可基于与存储器单元阵列相关联的地址写入对应于写入命令的取向的数据，而无需像在第一实施例中那样从外部输入多种类型的写入命令。第二实施例类似于基于输入的地址内部生成面向可靠性的命令或面向读取的命令。
接下来，将描述本发明的第三实施例。第三实施例涉及刷新存储于存储器单元阵列的存储区域中的数据的功能。当可变电阻元件的导电路径随着数据重写的次数增加而劣化时，设置/重置期间的电流将波动。具体来说，在可变电阻元件用于耐久性特征的情况下，由于窗口W_E较窄，因此存在数据无法准确读取的可能性。
在一实施例中，控制电路150具有用于预测存储数据无效的指示的预测元件。举例来说，预测元件存储可变电阻元件重写的次数，存储数据读取期间ECC(Error CorrectionCode)错误的次数，存储校验期间故障的次数，且统计数据保持的时间。由于对存储器单元的单元的预测极复杂，因此将存储区域分成多个区块，例如来预测数据在区块的单元中无效的指示。预测元件包含用于监测后台处理的存储器单元阵列的状态的表。举例来说，如图10所示出，当发现其中预测到无效数据的指示区块BL_1时，将标志设定为数据“0”到“1”。接着，对其中标志被设置为“1”的区块BL_1执行刷新。
控制电路150刷新其中预测到无效数据的指示的区块。举例来说，如图11(A)中所示出，如果预测到耐久性存储区域110-E的区块BL_1的数据为无效的指示，那么控制电路150用相同数据重写区块BL_1，如图11(B)所示出。可替换的是，控制电路150可将相同数据重写到区域中不同于区块BL_1的区块BL_n。在这种情况下，区块BL_n为尚未写入有数据的未使用区域(n＝1,…n)。
在另一实施例中，控制电路150可在刷新之前形成区块。在形成期间，存储于区块中的数据临时保存于另一存储区域中。
在又一实施例中，控制电路150可响应于用户命令刷新。当从外部输入刷新命令时，控制电路150开始刷新其中标志被设置成“1”的区块，如图10中所示出。可替换的是，当输入刷新命令时，控制电路150可刷新所选择的存储区域，例如耐久性存储区域110-E的所有区块。可替换的是，当区块地址与刷新命令一起输入时，控制电路150可刷新对应于区块地址的区块。
接下来，将描述本发明的第四实施例。第四实施例涉及将存储于存储器的存储区域中的数据传送到另一存储区域的功能。存储器阵列110中所设置的存储区域上的信息对于主机装置侧已知，且主机装置将数据传送、移动源以及与移动源相关的地址的命令输出到可变电阻存储器100。控制电路150响应于输入的命令和地址执行数据传送。
举例来说，如图12中所示出，在将耐久性存储区域110-E的区块BL_1的数据传送到保持性存储区域110-R的区块BL_3的情况下，控制电路150读取区块BL_1的数据且根据与执行保持性相关的命令相同的写入条件将感测数据写入到保持性存储区域110-R的区块BL_3。
根据第四实施例，存储于存储器单元阵列中的数据的可靠性条件或性能可任意改变。
以上实施例说明耐久性相关的命令、保持性相关的命令以及高速读取相关的命令，但这些仅为实例。根据本发明，有可能使用用于其它可靠性或性能(例如干扰特征等)的写入命令。此外，虽然以上实施例说明可变电阻存储器对应于三种类型的写入命令，但本发明还可对应于两种或四种或多于四种类型的写入命令。此外，本发明还适用于其中可变电阻存储器100嵌入于包含各种功能的半导体装置中的情况。
虽然本发明的示范性实施例已经在上文中详细描述，但本发明不限于特定实施例，且可在由权利要求中所定义的本发明的范畴内进行各种修改和改变。

Claims (11)

1.一种半导体存储器装置，包括：
存储器阵列，包括可逆且非易失性可变电阻元件；以及
写入元件，基于根据写入命令的类型而选择的写入条件来将数据写入到所述存储器阵列。
2.根据权利要求1所述的半导体存储器装置，还包括存储指定所述写入条件的算法的存储元件，其中所述写入元件选择与所述写入命令对应的所述算法，对应于多种写入条件的多个存储区域设置于所述存储器阵列中，以及所述写入元件将所述数据写入到对应于所述写入条件的所述存储区域。
3.根据权利要求1所述的半导体存储器装置，其中所述写入命令包括用于改良可靠性的命令，或所述写入命令包括用于改良读取操作速度的命令。
4.根据权利要求1所述的半导体存储器装置，还包括刷新元件，其刷新存储于所述存储器阵列的所选择存储区域中的数据，
其中所述刷新元件包括重写相同数据及响应于从外部输入的命令而执行所述刷新元件。
5.根据权利要求4所述的半导体存储器装置，其中所述刷新元件包括检测元件，所述检测元件检测存储于所述存储区域中的所述数据无效的指示，且响应于检测结果而执行刷新，其中所述的半导体存储器装置，还包括移动元件，将存储于所述存储器阵列的某一存储区域中的数据移动到另一存储区域，其中响应于从外部输入的命令而执行所述移动元件。
6.根据权利要求1所述的半导体存储器装置，其中所述写入条件包括施加到所选择的所述可变电阻元件的写入脉冲时间，或所述写入条件包括施加到所选择的所述可变电阻元件的写入脉冲的电压电平。
7.一种半导体存储器装置，包括：
存储器阵列，包括可逆且非易失性可变电阻元件；以及
写入元件，基于根据在写入操作期间从外部输入的地址而选择的写入条件，来将数据写入到所述存储器阵列。
8.根据权利要求7所述的半导体存储器装置，其中对应于多种写入条件的多个存储区域设置于所述存储器阵列中，以及所述写入元件基于对应于所述输入的地址的所述存储区域中设置的所述写入条件来执行写入。
9.根据权利要求8所述的半导体存储器装置，还包括刷新元件，刷新存储于所述存储器阵列的所选择存储区域中的数据，其中所述刷新元件包括重写相同数据，及其中响应于从外部输入的命令而执行所述刷新元件。
10.根据权利要求9所述的半导体存储器装置，其中所述刷新元件包括检测元件，所述检测元件检测存储于所述存储区域中的所述数据无效的指示，且响应于检测结果而执行刷新，所述刷新元件还包括移动元件，将存储于所述存储器阵列的某一存储区域中的数据移动到另一存储区域，其中响应于从外部输入的命令而执行所述移动元件。
11.根据权利要求10所述的半导体存储器装置，其中所述写入条件包括施加到所选择的所述可变电阻元件的写入脉冲时间，或所述写入条件包括施加到所选择的所述可变电阻元件的写入脉冲的电压电平。
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