JP7185748B1 - 半導体記憶装置 - Google Patents

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Abstract

【課題】 回路の複雑化や面積増加を抑制しつつベリファイ精度を保証し、書込み時間を短縮させることが可能な半導体記憶装置を提供する。【解決手段】 本発明の抵抗変化型メモリは、２Ｔ２Ｒのメモリセルから構成されるメモリセルアレイを含み、セット／リセット書込み時にベリファイを行う。ベリファイは、選択された一対のメモリセルの真のメモリセルＭＣ１１に接続されたデータラインＤＬ＿Ｔを流れる電流ＩＴと補のメモリセル／ＭＣ１１に接続されたデータラインＤＬ＿Ｃを流れる電流ＩＣとの差電流ΔＩを検出し、検出された差電流ΔＩに基づき書込みの合否を判定する。ベリファイでは、書込み判定合格後（書き込み終了後）の読み出し動作において、セル電流分布のシフトを考慮した差電流が確保できるようデータラインＤＬ＿ＴまたはデータラインＤＬ＿Ｃに電流が追加される。【選択図】 図９

Description

本発明は、半導体記憶装置に関し、特に可変抵抗素子を利用した抵抗変化型ランダムアクセスメモリのベリファイ方法に関する。
抵抗変化型メモリは、可変抵抗素子にパルス電圧を印加し、可変抵抗素子を可逆的かつ不揮発的に高抵抗状態または低抵抗状態にすることでデータを記憶する。可変抵抗素子は、例えば、酸化ハフニウム（ＨｆＯｘ）等の金属酸化物の薄膜から構成され、印加されるパルス電圧の大きさおよび極性によって低抵抗状態または高抵抗状態となる（特許文献１）。例えば、可変抵抗素子を低抵抗状態に書込みすることをセット（ＳＥＴ）、高抵抗状態に書込みすることをリセット（ＲＥＳＥＴ）という。抵抗変化型メモリには、セット／リセット時に可変抵抗素子に印加する書込み電圧の極性を同じに電圧の大きさを変えるユニポーラタイプと、セット／リセット時に可変抵抗素子に印加する書込み電圧の極性を反転させるバイポーラタイプとがある。
図１に、抵抗変化型メモリの１Ｔ１Ｒのメモリセルアレイの概略構成を示す。メモリセルＭＣは、ソース線とビット線との間に接続された１つの可変抵抗素子と１つのアクセス用トランジスタとを含み、ビット単位で選択することができる。例えば、書込み時には、ワード線ＷＬ１を介して行方向のアクセス用トランジスタを選択し、ビット線ＢＬ１、ソース線ＳＬ１間に書込みパルス電圧を印加し、可変抵抗素子をセットまたはリセットする。読出し時には、ワード線ＷＬ１を介して行方向のアクセス用トランジスタを選択し、ビット線ＢＬ１、ソース線ＳＬ１に読出し用の電圧を印加し、可変抵抗素子に流れる電流または電圧をセンスする。
図２に、抵抗変化型メモリの２Ｔ２Ｒのメモリセルアレイの概略構成を示す。２Ｔ２Ｒのメモリセルは、一対の可変抵抗素子と一対のアクセス用トランジスタによって相補データを記憶する。例えば、メモリセルＭＣ１１は、ソース線ＳＬ１とビット線ＢＬ１との間に接続された可変抵抗素子とアクセス用トランジスタとを含み、当該可変抵抗素子が真のデータ（例えば、低抵抗状態）を保持し、メモリセル／ＭＣ１１は、ソース線／ＳＬ１とビット線／ＢＬ１との間に接続された可変抵抗素子とアクセス用トランジスタとを含み、当該可変抵抗素子が補のデータ（例えば、高抵抗状態）を保持する。
特許第５７４８８７７号公報
従来の抵抗変化型メモリにおいて、２Ｔ２Ｒのメモリセルの読出しは、真のメモリセルを流れる電流と、補のメモリセルを流れる電流との差電流を検出することによって行われる。図３に、一対のメモリセルＭＣ１１、／ＭＣ１１の読出し例を示す。真のデータを保持するメモリセルＭＣ１１の可変抵抗素子が低抵抗状態（ＬＲＳ）であり、補のデータを保持するメモリセル／ＭＣ１１の可変抵抗素子が高抵抗状態（ＨＲＳ）であると仮定する。
選択ワード線ＷＬ１に読出し電圧Ｖｗｌが印加され、メモリセルＭＣ１１、／ＭＣ１１のアクセス用トランジスタがオンし、非選択ワード線ＷＬ２に０Ｖが印加され、非選択メモリセルＭＣ２１、／ＭＣ２１のアクセス用トランジスタがオフする。メモリセルＭＣ１１のソース線ＳＬ１がトランジスタＱ１、Ｑ２を介してセンスアンプ１０の一方の入力に結合され、ビット線ＢＬ１がトランジスタＱ４を介してＧＮＤに接続される。また、メモリセル／ＭＣ１１のソース線／ＳＬ１がトランジスタＱ６、Ｑ７を介してセンスアンプ１０の他方の入力に結合され、ビット線／ＢＬ１がトランジスタＱ９を介してＧＮＤに接続される。ソース線ＳＬ１とソース線／ＳＬ１との間に接続されたトランジスタＱ５はオフであり、ソース線／ＳＬ１と基準電流生成部３０との間に接続されたトランジスタＱ１０はオフである。
センスアンプ１０を活性化させるためＶＳＡＲＥＦ信号によりトランジスタをオンさせ、ソース線ＳＬ１、／ＳＬ１がセンスアンプ１０に電気的に接続されると、センスアンプ１０は、ソース線ＳＬ１からメモリセルＭＣ１１を介してビット線ＢＬ１に流れる読出し電流ＩＴと、ソース線／ＳＬ１からメモリセル／ＭＣ１１を介してビット線／ＢＬ１に流れる読出し電流ＩＣとの差電流ΔＩ（＝｜ＩＴ－ＩＣ｜）を検出し、その検出結果に応じたデータ「１」または「０」を出力する。
図４は、セット／リセット時に可変抵抗素子に流れる電流分布の一例である。初期の段階では、高抵抗状態の可変抵抗素子に流れる電流ＨＲＳ＿initialと、低抵抗状態の可変抵抗素子に流れる電流ＬＲＳ＿initialとの間に比較的大きなマージンがあるが、可変抵抗素子への書込み回数が増加し、可変抵抗素子の電極間に形成されたフィラメント状の電流経路が劣化すると、リテンション特性やエンデュランス特性が劣化し、電流ＨＲＳ＿drift、電流ＬＲＳ＿driftに示すように、電流分布の裾野が広がり、いわゆるテールビットのシフトが生じ、電流ＨＲＳ＿driftと電流ＬＲＳ＿driftとの間のマージンが狭くなる。そうすると、センスアンプ１０は、差電流ΔＩの検出を正しく行えない場合があり、正しいデータを出力できなくなるおそれがある。
例えば、初期状態の電流分布ＨＲＳ＿initialの上限値が３μＡ、電流分布ＬＲＳ＿initialの下限値が１６μＡとする。
（１）データ「０」が記憶されるとき（高抵抗状態が記憶されているとき）：
真のメモリセルＭＣ１１には３μＡの読出し電流が流れ、補のメモリセル／ＭＣ１１には１６μＡの読出し電流が流れる。差電流ΔＩ＝１３μＡであり、センスアンプ１０は、十分なマージンにより差電流を正確に検出し、データ「０」を出力する。
（２）データ「１」が記憶されるとき（低抵抗状態が記憶されているとき）：
真のメモリセルＭＣ１１には１６μＡの読出し電流が流れ、補のメモリセル／ＭＣ１１には３μＡの読出し電流が流れる。差電流ΔＩ＝１３μＡであり、センスアンプ１０は、十分なマージンにより差電流を正確に検出し、データ「１」を出力する。
ここで、メモリセルにテールビットシフトが生じ、電流分布ＨＲＳ＿driftの上限値が６μＡ（＋３μＡのシフト）、電流分布ＬＲＳ＿driftの下限値が１０μＡ（－６μＡのシフト）になったとする。
（１）データ「０」が記憶されるとき：
真のメモリセルＭＣ１１には６μＡの読出し電流が流れ、補のメモリセル／ＭＣ１１には１０μＡの読出し電流が流れる。差電流ΔＩ＝４μＡであり、センスアンプ１０は、マージンが小さいために差電流を正しく検出できないおそれがあり、データ「０」を出力できない場合がある。
（２）データ「１」が記憶されるとき：
真のメモリセルＭＣ１１には１０μＡの読出し電流が流れ、補のメモリセル／ＭＣ１１には６μＡの読出し電流が流れる。差電流ΔＩ＝４μＡであり、センスアンプ１０は、マージンが小さいために差電流を正しく検出できないおそれがあり、データ「１」を出力できない場合がある。
差電流ΔＩを正しく検出するためには一定のマージンが必要であり、セット／リセット書込み時のベリファイにおいてマージン設定が行われる。図５は、従来のリセット書込み時のベリファイ動作を示すフローである。図示しない制御回路は、書込みデータ「０」を受け取ると（Ｓ１０）、真のメモリセルにリセットパルスを印加する（Ｓ２０）。例えば、メモリセルＭＣ１１へのリセット書込みであれば、トランジスタＱ３を介してソース線ＳＬ１にリセット書込みパルスが印加される。もし、メモリセルＭＣ１１へのセット書込みであれば、トランジスタＱ４を介してビット線ＢＬ１にセット書込みパルスが印加される。
次に、真のメモリセルのリセットベリファイが行われる（Ｓ３０）。ベリファイが不合格であれば、さらにリセット書込みパルスを印加してベリファイが繰り返され、最終的にリセットベリファイが合格すると、次に、補のメモリセルにセットパルスを印加する（Ｓ４０）。例えば、メモリセル／ＭＣ１１へのセット書込みであれば、トランジスタＱ９を介してビット線／ＢＬ１にセット書込みパルスが印加される。次に、補のメモリセルのセットベリファイが行われる（Ｓ５０）。ベリファイが不合格であれば、さらにセット書込みパルスを印加してベリファイが繰り返され、最終的にセットベリファイが合格すると、リセットの書込みが終了される。なお、セット書込みの場合にも同様に、真のメモリセルにセット書込みパルスを印加した後にセットベリファイが行われ、セットベリファイが合格すると、次に、補のメモリセルにリセット書込みパルスを印加した後にリセットベリファイが行われる。
図６は、メモリセルＭＣ１１のセットベリファイの動作を示す図、図７は、メモリセル／ＭＣ１１のリセットベリファイの動作を示す図である。セットベリファイでは、センスアンプ１０は、メモリセルＭＣ１１を流れる電流ＩＳＥＴと基準電流生成部３０で生成されたセットベリファイ用の基準電流ＩＲＥＦとの差電流を検出し、判定回路２０は、検出された差電流に基づきセットベリファイの合否を判定する。セットベリファイを行うとき、トランジスタＱ６がオフし、センスアンプ１０がソース線／ＳＬ１から切り離され、トランジスタＱ１０がオンし、センスアンプ１０が基準電流生成部３０に結合される。
リセットベリファイでは、図７に示すように、センスアンプ１０は、メモリセル／ＭＣ１１を流れる電流ＩＲＥＳＥＴと基準電流生成部３０で生成されたリセットベリファイ用の基準電流ＩＲＥＦとの差電流を検出し、判定回路２０は、検出された差電流に基づきリセットベリファイの合否を判定する。リセットベリファイを行うとき、トランジスタＱ２をオフし、トランジスタＱ５をオンし、ソース線ＳＬ１の代わりにソース線／ＳＬ１がセンスアンプ１０に結合される。
このような抵抗変化型メモリのベリファイ方式には次のような課題がある。図５のフローに示すように、リセット書込みであれば、真のメモリセルのリセットベリファイと補のメモリセルのセットベリファイをそれぞれ行う必要があり、セット書込みであれば、真のメモリセルのセットベリファイと補のメモリセルのリセットベリファイをそれぞれ行う必要があり、つまり、１度のセット／リセット書込みを行うときに２度のベリファイが必要となり、書込みに要する時間が長くなってしまう。
また、選択メモリセルの位置に応じてソース線の配線抵抗や負荷容量が異なるため、選択メモリセルの位置によって読出し電流ＩＳＥＴ／電流ＩＲＥＳＥＴが変化してしまう。例えば、センスアンプ１０から最も離れた位置にあるメモリセルの読出し電流が小さくなり過ぎると、基準電流ＩＲＥＦとの差電流の検出が難しくなり、ベリファイの判定に誤りを生じさせるおそれがある。そのため、選択メモリセルの位置に応じた読み出しのバイアス条件（ＷＬ／ＳＬ／ＢＬのレベル）や基準電流の調整などが必要となり、回路の複雑化や面積増加を生じさせてしまうという課題がある。
本発明は、このような従来技術の課題を解決するものであり、回路の複雑化や面積増加を抑制しつつベリファイ精度を保証し、書込み時間を短縮させることが可能な半導体記憶装置を提供することである。
本発明に係る半導体記憶装置は、複数のメモリセルを含むメモリセルアレイと、前記メモリセルアレイの中から選択された一対のメモリセルに書込みデータに応じた相補データを書込む書込み手段と、前記メモリセルアレイの中から選択された一対のメモリセルに記憶されたデータを読出す読出し手段と、前記書込み手段により書込みが行われるとき、選択された一対のメモリセルの一方のメモリセルに接続された第１のデータラインを流れる電流と他方のメモリセルに接続された第２のデータラインを流れる電流との差電流を検出し、検出された差電流に基づき書込みの合否を判定するベリファイ手段とを含み、前記ベリファイ手段は、書込みデータに基づき前記差電流が大きくなるように第１のデータラインまたは第２のデータラインに電流を追加する。
ある態様では、前記ベリファイ手段は、第１のデータラインを流れる電流が第２のデータラインを流れる電流よりも大きいとき、第１のデータラインに電流を追加し、第２のデータラインを流れる電流が第１のデータラインを流れる電流よりも大きいとき、第２のデータラインに電流を追加する。ある態様では、前記ベリファイ手段は、第１のデータラインを流れる電流と第２のデータラインを流れる電流との差電流を検出する検出部と、第１のデータラインに電流を追加可能な第１の電流追加部と、第２のデータラインに電流を追加可能な第２の電流追加部とを含み、前記ベリファイ手段は、書込みデータに基づき前記第１の電流追加部または前記第２の電流追加部を選択し、第１のデータラインまたは第２のデータラインに電流を追加する。ある態様では、第１のデータラインは、第１のノードを介して第１の電流供給部に接続され、第２のデータラインは、第２のノードを介して第２の電流供給部に接続され、第１のノードおよび第２のノードは、前記検出部の第１の入力および第２の入力にそれぞれ接続され、前記第１の電流追加部は、前記第１の電流供給部と並列になるように第１のノードに接続され、前記第２の電流追加部は、前記第２の電流供給部と並列になるように第２のノードに接続される。ある態様では、第１のデータラインは、第１のノードを介して第１の電流供給部に接続され、第２のデータラインは、第２のノードを介して第２の電流供給部に接続され、第１のノードおよび第２のノードは、前記検出部の第１の入力および第２の入力にそれぞれ接続され、前記第１の電流追加部は、第１のデータラインと並列になるように第1のノードとＧＮＤとの間に接続され、前記第２の電流追加部は、第２のデータラインと並列になるように第２のノードとＧＮＤとの間に接続される。ある態様では、前記メモリセルは、可逆性かつ不揮発性の可変抵抗素子と当該可変抵抗素子に接続されたアクセス用トランジスタとを含み、真のメモリセルは、可変抵抗素子が低抵抗状態または高抵抗状態であり、補のメモリセルは、可変抵抗素子が高抵抗状態または低抵抗状態であり、前記ベリファイ手段は、真のメモリセルに低抵抗状態を書込むとき、真のメモリセルに接続された第１のデータラインに第１の電流追加部を介して電流を追加し、補のメモリセルに接続された第２のデータラインに第２の電流追加部を介して電流を追加せず、真のメモリセルに高抵抗状態を書込むとき、真のメモリセルに接続された第１のデータラインに第１の電流追加部を介して電流を追加せず、補のメモリセルに接続された第２のデータラインに第２の電流追加部を介して電流を追加する。ある態様では、前記ベリファイ手段は、前記書込み手段が真のメモリセルおよび補のメモリセルに相補データの書込みパルスを印加した後に書込みの合否を判定し、前記書込み手段は、合格の判定であれば書込みを終了し、不合格の判定であれば書込みパルスを再度印加する。ある態様では、前記ベリファイ手段は、書込みデータに基づき相補的な第１および第２の制御信号を第１および第２の電流追加部に供給し、第１および第２の電流追加部は、前記第１および第２の制御信号に応答して電流を追加する。ある態様では、第１および第２の電流追加部は、第１および第２の制御信号に応じてオン／オフする第１および第２のトランジスタを含み、第１のトランジスタは、電力供給源と第1のノードとの間に接続され、第２のトランジスタは、電力供給源と第２のノードとの間に接続される。ある態様では、第１および第２の電流追加部は、第１および第２の制御信号に応じてオン／オフする第１および第２のトランジスタを含み、第１のトランジスタは、第1のノードとＧＮＤの間に接続され、第２のトランジスタは、第２のノードとＧＮＤの間に接続される。
本発明に係るベリファイ方法は、メモリセルアレイの選択された一対のメモリセルに書込みデータに応じた相補データを書込み、選択された一対のメモリセルから相補データを読み出す機能を備えた抵抗変化型メモリにおけるものであって、選択された一対のメモリセルへの書込みが行われるとき、真のメモリセルに接続されたデータラインを流れる電流と補のメモリセルに接続されたデータラインを流れる電流との差電流を検出するステップと、検出された差電流に基づき書込みの合否を判定するステップとを含み、前記検出するステップは、書込みデータに基づき前記差電流が大きくなるように真のメモリセルまたは補のメモリセルに接続されたデータラインに電流を追加することを含む。
ある態様では、前記検出するステップは、真のメモリセルに接続されたデータラインを流れる電流が補のメモリセルに接続されたデータラインを流れる電流よりも大きいとき、真のメモリセルに接続されたデータラインに電流を追加し、補のメモリセルに接続されたデータラインを流れる電流が真のメモリセルに接続されたデータラインを流れる電流よりも大きいとき、補のメモリセルに接続されたデータラインに電流を追加する。ある態様では、前記検出するステップは、真のメモリセルに低抵抗状態を書込むとき、真のメモリセルに接続されたデータラインに電流を追加し、真のメモリセルに高抵抗状態を書込むとき、補のメモリセルに接続されたデータラインに電流を追加する。ある態様では、前記検出するステップは、書込みデータに基づき真のメモリセルに書込みパルスを印加し、かつ補のメモリセルに書込みパルスを印加した後に実施される。
本発明によれば、書込み時のベリファイにおいて、メモリセルに接続された第１のデータラインを流れる電流と他方のメモリセルに接続された第２のデータラインを流れる電流との差電流を検出するようにしたので、選択されたメモリセルの位置によりデータラインの配線抵抗や負荷容量が変化したとしても、差電流によって配線抵抗や負荷容量を相殺することができる。また、書込みデータに基づき差電流が大きくなるように第１のデータラインまたは第２のデータラインに電流を追加するようにしたので、ベリファイ精度を保証し、仮に高抵抗状態および低抵抗状態の電流分布のシフトが生じても、読出しが正しく行われる電流差が確保されるまでセットおよびリセットの書込みを行うことができる。さらに、選択メモリセルの位置に応じた読み出しのバイアス条件（ＷＬ／ＳＬ／ＢＬのレベル）や基準電流の調整などが不要となり、回路の複雑化や面積増加を抑えることができる。
従来の抵抗変化型メモリの１Ｔ１Ｒのメモリセルアレイの構成を示す図である。 従来の抵抗変化型メモリの２Ｔ２Ｒのメモリセルアレイの構成を示す図である。 従来の２Ｔ２Ｒメモリセルの読出し動作を説明する図である。 セット／リセットされたメモリセルのセル電流の分布を示す図である。 従来のリセット書込み時のベリファイ動作のフローを示す図である。 真のメモリセルのセットベリファイを説明する図である。 補のメモリセルのリセットベリファイを説明する図である。 本発明の実施例に係る抵抗変化型ランダムアクセスメモリの構成を示すブロック図である。 本発明の実施例に抵抗変化型メモリの読出し動作を説明する図である。 図１０（Ａ）は従来のセンスアンプの構成を示し、図１０（Ｂ）は本実施例のセンスアンプの構成を示す図である。 本実施例のセンスアンプのＶＳＬＣ用トランジスタの真理値表である。 本発明の実施例に係るベリファイ動作のフローを示す図である。 本発明の第２の実施例に係るセンスアンプの構成を示す図である。
本発明に係る半導体記憶装置は、抵抗変化型ランダムアクセスメモリまたはそのようなメモリを含む半導体装置において実施される。抵抗変化型ランダムアクセスメモリは、可変抵抗素子として、例えば、酸化ハフニウムのような金属遷移酸化物を用いて構成される。
図８は、本発明の実施例に係る抵抗変化型ランダムアクセスメモリの概略構成を示すブロック図である。本実施例の抵抗変化型メモリ１００は、可変抵抗素子およびアクセス用トランジスタを含むメモリセル（記憶素子）が行列状に複数配列されたメモリセルアレイ１１０と、行アドレスＡｘに基づきワード線ＷＬの選択および駆動を行う行デコーダおよび駆動回路（Ｘ－ＤＥＣ）１２０と、列アドレスＡｙに基づきビット線ＢＬおよびソース線ＳＬを選択する列デコーダ（Ｙ－ＤＥＣ）１３０と、入出力バッファ１４０を介して外部から受け取ったコマンド、アドレス、データ等に基づき各部を制御する制御回路１５０と、ビット線ＢＬおよびソース線ＳＬを介してメモリセルから読み出されたデータをセンスするセンスアンプ１６０と、読出し動作時に読出し動作のための電圧をビット線ＢＬやソース線ＳＬに印加したり、書込み動作時の書込みデータに応じたセットパルス／リセットパルスをビット線ＢＬやソース線ＳＬに印加する書込みドライバ・読出しバイアス回路１７０とを含んで構成される。
メモリセルアレイ１１０は、図２に示すように、相補的なデータを保持する２Ｔ２Ｒのメモリセルから構成される。つまり、真のデータを保持するメモリセルと補のデータを保持するメモリセルとを対にしたデータの読出しや書込みが行われる。
行デコーダ１２０は、入力された行アドレスＡｘに基づきワード線ＷＬを選択し、列デコーダ１３０は、入力された列アドレスＡｙに基づきグローバルビット線ＧＢＬおよびグローバルソース線ＧＳＬを介してビット線ＢＬおよびソース線ＳＬを選択する。例えば、図３に示す一対のメモリセルＭＣ１１、／ＭＣ１１が選択される場合、行アドレスに基づきワード線ＷＬ１が選択され、列アドレスに基づき一対のビット線ＢＬ１、／ＢＬ１と、一対のソース線ＳＬ１、／ＳＬ１とが選択される。
制御回路１５０は、入出力バッファ１４０を介して入力されたコマンドに基づき読出し動作や書込み動作を制御する。読出し動作が行われるとき、制御回路１５０は、書込みドライバ・読出しバイアス回路１７０を介して選択メモリセルのソース線およびビット線に読出し用のバイアス電圧を印加し、センスアンプ１６０は、真のメモリセルを流れる電流ＩＴと補のメモリセルを流れるＩＣの差電流ΔＩを検出し、検出結果に応じたデータ「０」または「１」を内部データバスＤＯを介して制御回路１５０に出力する。
書込み動作が行われるとき、書込みドライバ・読出しバイアス回路１７０は、内部データバスＤＩを介して制御回路１５０から書込みデータを受け取り、選択メモリセルのソース線およびビット線に書込みデータに応じた書込みパルスを印加し、選択メモリセルにデータ「０」、「１」の相補データを書込む。例えば、メモリセルＭＣ１１にデータ「１」を書込む場合、トランジスタＱ３を介してソース線ＳＬ１にセット書込みパルスが印加され（ビット線ＢＬ１はＧＮＤに接続）、可変抵抗素子が低抵抗状態（ＬＲＳ）に遷移される。データ「０」を書込む場合、トランジスタＱ４を介してビット線ＢＬ１にリセット書込みパルスが印加され（ソース線ＳＬ１はトランジスタＱ３を介してＧＮＤに接続）、可変抵抗素子が高抵抗状態（ＨＲＳ）に遷移される。
また、制御回路１５０は、リセット書込みおよびセット書込みを行う場合、リセットベリファイおよびセットベリファイを実施する。従来のベリファイ方法は、図６、図７に示すように、基準電流生成部３０で生成された基準電流ＩＲＥＦと読出し電流ＩＳＥＴ／ＩＲＥＳＥＴとの差電流を検出したが、本実施例のベリファイ方法は、読出し動作と同様に、真のメモリセルに接続されたデータラインＤＬ＿Ｔ（ソース線ＳＬ１）を流れる電流ＩＴと補のメモリセルに接続されたデータラインＤＬ＿Ｃ（ソース線／ＳＬ１）を流れる電流ＩＣとの差電流を検出する。但し、本実施例では、差電流のマージンを得るために、書込みデータに基づきデータラインＤＬ＿ＴまたはＤＬ＿Ｃの一方または両方に電流を追加するためのベリファイセンスロード制御（ＶＳＬＣ）を導入する。なお、両方に電流を追加する場合は、ＬＲＳ側に＋電流を追加し、ＨＲＳ側に－電流を追加する。
図９は、メモリセルＭＣ１１、／ＭＣ１１にセット書込みを行うときのベリファイ動作例を示している。セット書込みでは、真のメモリセルＭＣ１１の可変抵抗素子が低抵抗状態（ＬＲＳ）に遷移され、補のメモリセル／ＭＣ１１の可変抵抗素子が高抵抗状態（ＨＲＳ）に遷移される。
ベリファイ読出しが行われるとき、選択メモリセルＭＣ１１のソース線ＳＬ１がトランジスタＱ１、Ｑ２を介してセンスアンプ１６０の一方の入力に結合され、ビット線ＢＬ１がトランジスタＱ４を介してＧＮＤに接続され、選択メモリセル／ＭＣ１１のソース線／ＳＬ１がトランジスタＱ６、Ｑ７を介してセンスアンプ１６０の他方の入力に結合され、ビット線／ＢＬ１がトランジスタＱ９を介してＧＮＤに接続される。ソース線ＳＬ１とソース線／ＳＬ１との間に接続されたトランジスタＱ５は必須ではないが、接続されている場合にはオフである。
制御回路１５０からのＶＳＡＲＥＦ信号に応答してトランジスタがオンし、センスアンプ１６０が活性化される。センスアンプ１６０は、ソース線ＳＬからメモリセルＭＣ１１を介してビット線ＢＬ１を流れる読出し電流ＩＴと、ソース線／ＳＬからメモリセル／ＭＣ１１を介してビット線／ＢＬ１を流れる読出し電流ＩＣとの差電流ΔＩ（＝｜ＩＴ－ＩＣ｜）を検出し、この検出結果を判定回路１８０に出力する。判定回路１８０は、検出された差電流ΔＩに基づきベリファイの合否を判定する。
図１０（Ａ）は、従来のセンスアンプ１０の構成を示し、図１０（Ｂ）は、本実施例のセンスアンプ１６０の構成を示す。従来のセンスアンプ１０は、電力供給源ＶＤＤと真のメモリセルに接続されたデータラインＤＬ＿Ｔとの間に直列に接続されたＰＭＯＳトランジスタＰ１、Ｐ２と、電力供給源ＶＤＤと補のメモリセルに接続されたデータラインＤＬ＿Ｃとの間に直列に接続されたＰＭＯＳトランジスタＰ３、Ｐ４と、データラインＤＬ＿ＴのノードＮ１を非反転入力端子（＋）に入力し、データラインＤＬ＿ＣのノードＮ２を反転入力端子（－）に入力し、その差電流を検出するオペアンプＯＰとを含んで構成される。
トランジスタＰ１、Ｐ３の各ゲートには、制御回路１５０から供給されるイネーブル信号／ＥＮが接続され、トランジスタＰ１、Ｐ３は、読出し動作時にオンし電流源として働く。トランジスタＰ２、Ｐ４の各ゲートはノードＮ１、Ｎ２に接続され、可変抵抗素子の負荷に電流を供給する。オペアンプＯＰは、差電流を検出し、その検出結果を判定回路１８０に出力する。
一方、本実施例のセンスアンプ１６０は、図１０（Ａ）に示す構成に加えて、トランジスタＰ１、Ｐ２による電流経路と並列になるようにノードＮ１に接続された第１の電流源１６２と、トランジスタＰ３、Ｐ４による電流経路と並列になるようにノードＮ２に接続された第２の電流源１６４とを含む。
第１の電流源１６２は、電力供給源ＶＤＤとノードＮ１との間に直列に接続されたＰＭＯＳトランジスタＰ１Ａ、Ｐ２Ａとを含み、トランジスタＰ１Ａのゲートには制御信号／ＶＳＬＣ＿Ｔが接続され、トランジスタＰ２ＡのゲートはノードＮ１に接続される。トランジスタＰ１Ａは、セット書込みのベリファイ時に制御信号／ＶＳＬＣ＿Ｔによってオンし、トランジスタＰ２Ａを介してノードＮ１に追加の電流ＩＡＤＤを供給する。
第２の電流源１６４は、第１の電流源１６２と同様に構成され、すなわち、電力供給源ＶＤＤとノードＮ２との間に直列に接続されたＰＭＯＳトランジスタＰ３Ａ、Ｐ４Ａとを含み、トランジスタＰ３Ａのゲートには制御信号／ＶＳＬＣ＿Ｃが接続され、トランジスタＰ４ＡのゲートはノードＮ２に接続される。トランジスタＰ３Ａは、リセット書込みのベリファイ時に制御信号ＶＳＬＣ＿Ｃによってオンし、トランジスタＰ４Ａを介してノードＮ２に追加の電流ＩＡＤＤを供給する。
ある態様では、第１の電流源１６２を構成するトランジスタＰ１Ａ、Ｐ２Ａは、第２の電流源１６４を構成するトランジスタＰ３Ａ、Ｐ４Ａと同一に構成される。また、第１の電流源１６２、第２の電流源１６４によって供給される電流ＩＡＤＤは、差電流ΔＩを正確に検出するためのマージンに応じて適宜設定される。例えば、図４に示すようなセット／リセットの電流分布の場合、電流分布のテールビットシフトを考慮した差電流のマージンが得られるよう大きさとして、例えば、ＩＡＤＤ＝１６ｕＡに設定される。なお、第１の電流源１６２、第２の電流源１６４は、図１０（Ｂ）に示すような構成に限定されるものではなく、ノードＮ１、Ｎ２に定電流ＩＡＤＤを供給する他の定電流回路等から構成することも可能である。
図１１（Ａ）、（Ｂ）に制御信号ＶＳＬＣ＿Ｔ、／ＶＳＬＣ＿Ｃ、イネーブル信号／ＥＮの真理値表を示す。制御回路１５０は、セット書込み時にベリファイを行うとき、制御信号／ＶＳＬＣ_Ｔ＝Ｌ、／ＶＳＬＣ＿Ｃ＝Ｈ、／ＥＮ＝Ｌを出力する。これにより、ノードＮ１には、メモリセルＭＣ１１を流れる電流ＩＭＣに第１の電流源１６２からの電流ＩＡＤＤが追加される。このとき、ノードＮ２には、第２の電流源１６４からの電流ＩＡＤＤは追加されない。従って、真のメモリセルに接続されたデータラインＤＬ＿Ｔを流れる電流ＩＴは、ＩＴ＝ＩＭＣ＋ＩＡＤＤになり（ＩＭＣは、真のメモリセルを流れる電流）、補のメモリセルに接続されたデータラインＤＬ＿Ｃを流れる電流ＩＣは、ＩＣ＝Ｉ／ＭＣになり、オペアンプＯＰがこの追加電流を加味した状態でベリファイパスと認識する差電流（極端な例ではＩＴ＝ＩＣ）を検出するまで、セットあるいは／及びリセットパルスが印加され、ベリファイが繰り返し行われる。つまり、第１の電流源１６２が設けられていない場合と比べて、ベリファイ後の読み出し時の電流差はＩＡＤＤ以上が確保されることとなり、電流ＩＡＤＤを適切な値（例えば、電流分布のテールビットシフトを考慮した差電流のマージン）に設定することで、オペアンプＯＰは電流分布のテールビットシフトが生じた後においても正しく読み出しデータを判別することができるようになる。
一方、制御回路１５０は、リセット書込み時にベリファイを行うとき、制御信号／ＶＳＬＣ_Ｔ＝Ｈ、／ＶＳＬＣ＿Ｃ＝Ｌ、／ＥＮ＝Ｌを出力する。これにより、ノードＮ２には、トランジスタ／ＭＣ１１を介して流れる電流Ｉ／ＭＣに第２の電流源１６４からの電流ＩＡＤＤが追加される。このとき、ノードＮ１には、第１の電流源１６２からの電流ＩＡＤＤは追加されない。従って、補のメモリセルに接続されたデータラインＤＬ＿Ｃを流れる電流ＩＣは、ＩＣ＝Ｉ／ＭＣ＋ＩＡＤＤになり（Ｉ／ＭＣは、補のメモリセルを流れる電流）、真のメモリセルに接続されたデータラインＤＬ＿Ｔを流れる電流ＩＴは、ＩＴ＝ＩＭＣになり、オペアンプＯＰがこの追加電流を加味した状態でベリファイパスと認識する差電流（極端な例ではＩＴ＝ＩＣ）を検出するまで、セットあるいは／及びリセットパルスが印加され、ベリファイが繰り返し行われる。つまり、第２の電流源１６４が設けられていない場合と比べて、ベリファイ後の読み出し時の電流差はＩＡＤＤ以上が確保されることとなり、電流ＩＡＤＤを適切な値（例えば、電流分布のテールビットシフトを考慮した差電流のマージン）に設定することで、オペアンプＯＰは電流分布のテールビットシフトが生じた後においても正しく読み出しデータを判別することができるようになる。
図１２は、本実施例の抵抗変化型メモリにおいてリセット書込み時のベリファイ動作を示すフローである。まず、制御回路１５０は、書込みデータ「０」を受け取り（Ｓ１１０）、書込みドライバ・読出しバイアス回路１７０を介して真のメモリセルにリセット書込みパルスを印加し（Ｓ１２０）、次に、補のメモリセルにセット書込みパルスを印加する（Ｓ１３０）。次いで、制御回路１５０、書込みデータ「０」に基づき第２の電流源１６４の動作を選択するべく制御信号／ＶＳＬＣ_Ｔ＝Ｈ、／ＶＳＬＣ＿Ｃ＝Ｌをセンスアンプ１６０に出力する（Ｓ１４０）。次に、オペアンプＯＰは、真のメモリセルに接続されたデータラインＤＬ＿Ｔを流れる電流ＩＴと補のメモリセルに接続されたデータラインＤＬ＿Ｃを流れる電流ＩＣとの差電流ΔＩを検出し、判定回路１８０は、差電流ΔＩに基づきベリファイの合否を判定する（Ｓ１５０）。もし、ベリファイが不合格と判定された場合には、ステップＳ１２０からステップＳ１４０までの動作が繰り返され、ベリファイが合格と判定されたとき、リセット書込みが終了する。なお、セット書込みの場合にも同様のベリファイが行われる。
このように本実施例によれば、セット／リセットの書込み時のベリファイにおいて、真のメモリセルに接続されたデータラインＤＬ＿Ｔを流れる電流ＩＴと補のメモリセルに接続されたデータラインＤＬ＿Ｃを流れる電流ＩＣとの差電流ΔＩを検出し、この検出結果に基づきベリファイの合否を判定するようにしたので、選択メモリセルの位置によってデータラインＤＬ＿ＴとＤＬ＿Ｃの配線抵抗または負荷容量が変化しても、両者の配線抵抗または負荷容量が相殺され差電流に影響を及ぼすことを防止することができる。これにより、ベリファイの合否を正しく判定することができる。また、書込みデータに基づき差電流が大きくなるように電流ＩＡＤＤを追加するようにしたので、ベリファイ精度を保証し、仮に高抵抗状態および低抵抗状態の電流分布のシフトが生じても、読出しが正しく行われる電流差が確保されるまでセットおよびリセットの書込みを行うことができる。さらに、選択メモリセルの位置に応じた読み出しのバイアス条件（ＷＬ／ＳＬ／ＢＬのレベル）や基準電流の調整などが不要となり、回路の複雑化や面積増加を抑えることができる。さらに、本実施例では、従来のように１度の書込み動作で２度のベリファイを必要とせず、つまり、１度の書込み動作で１度のベリファイでよいため、セット／リセットの書込み時間を短縮することができる。
次に、本発明の第２の実施例について説明する。図１３は、第２の実施例によるセンスアンプの構成を示す図である。第１の実施例のセンスアンプ１６０は、電力供給源ＶＤＤからの電流供給と並列になるようにノードＮ１、Ｎ２に電流ＩＡＤＤを追加するための第１および第２の電流源１６２、１６４を備えたが、第２の実施例のセンスアンプ１６０Ａは、データラインＤＬ＿Ｔ、ＤＬ＿Ｃと並列になるようにノードＮ１、Ｎ２からＧＮＤに電流ＩＡＤＤを追加するための第１の電流源１６２Ａと第２の電流源１６４Ａとを備える。
第１の電流源１６２Ａは、ノードＮ１とＧＮＤとの間に直列に接続されたＮＭＯＳトランジスタＰ１Ｂ、Ｐ２Ｂを含み、トランジスタＰ１Ｂのゲートにはバイアス信号ＢＩＡＳ＿Ｔが印加され、トランジスタＰ２Ｂのゲートには制御信号ＶＳＬＣ＿Ｔが印加される。第２の電流源１６４Ａは、ノードＮ１とＧＮＤとの間に直列に接続されたＮＭＯＳトランジスタＰ３Ｂ、Ｐ４Ｂを含み、トランジスタＰ３Ｂのゲートにはバイアス信号ＢＩＡＳ＿Ｃが印加され、トランジスタＰ４Ｂのゲートには制御信号ＶＳＬＣ＿Ｃが印加される。第1の電流源１６２ＡのトランジスタＰ１Ｂ、Ｐ２Ｂは、第２の電流源１６４ＡのトランジスタＰ３Ｂ、Ｐ４Ｂと同一に構成される。バイアス信号ＢＩＡＳ＿Ｔ、ＢＩＡＳ＿Ｃは、ある正のアナログ電圧値であり、トランジスタＰ１Ｂ、Ｐ３Ｂは、電流源として機能する。ここでは、トランジスタＰ１Ｂ、Ｐ３Ｂのゲートのバイアス信号ＢＩＡＳ＿Ｔ、ＢＩＡＳ＿Ｃをそれぞれ印加する例を示しているが、トランジスタＰ１Ｂ、Ｐ３Ｂの各ゲートに共通のバイアス信号を印加するように構成してもよい。
制御回路１５０は、セット書込み時にベリファイを行うとき、ＶＳＬＣ＿Ｔ＝Ｈ、ＶＳＬＣ＿Ｃ＝Ｌを出力する。これにより、第１の電流源１６２Ａがイネーブルされ、第２の電流源１６４Ａがディスエーブルされ、ノードＮ１からＧＮＤには、メモリセルＭＣ１１を流れる電流ＩＭＣに第１の電流源１６２Ａの電流ＩＡＤＤが追加される。従って、真のメモリセルに接続されたデータラインＤＬ＿Ｔを流れる電流ＩＴは、実質的にＩＴ＝ＩＭＣ＋ＩＡＤＤと見做すことができ（ＩＭＣは、真のメモリセルを流れる電流）、補のメモリセルに接続されたデータラインＤＬ＿Ｃを流れる電流ＩＣは、ＩＣ＝Ｉ／ＭＣになる。オペアンプＯＰは差電流ΔＩを加味した状態でＩＴ、ＩＣの比較を行い、判定回路１８０はその比較結果をもとにベリファイ判定を行う。その結果、書き込み終了後の読み出しでは電流差ＩＡＤＤが確保されることになる。
一方、制御回路１５０は、リセット書込み時にベリファイを行うとき、ＶＳＬＣ_Ｔ＝Ｌ、ＶＳＬＣ＿Ｃ＝Ｈを出力する。これにより、第１の電流源１６２Ａがディスエーブルされ、第２の電流源１６４Ａがイネーブルされ、ノードＮ２からＧＮＤには、トランジスタ／ＭＣ１１を介して流れる電流Ｉ／ＭＣに第２の電流源１６４からの電流ＩＡＤＤが追加される。従って、補のメモリセルに接続されたデータラインＤＬ＿Ｃを流れる電流ＩＣは、実質的にＩＣ＝Ｉ／ＭＣ＋ＩＡＤＤと見做すことができ（Ｉ／ＭＣは、補のメモリセルを流れる電流）、真のメモリセルに接続されたデータラインＤＬ＿Ｔを流れる電流ＩＴは、ＩＴ＝ＩＭＣになり、差電流ΔＩは、ΔＩ＝ＩＭＣ＋Ｉ／ＡＤＤ－ＩＭＣになる。オペアンプＯＰは差電流ΔＩを加味した状態でＩＴ、ＩＣの比較を行い、判定回路１８０はその比較結果をもとにベリファイ判定を行う。その結果、書き込み終了後の読み出しでは電流差ＩＡＤＤが確保されることになる。
上記実施例では、トランジスタＰ１Ｂ、Ｐ２Ｂにより第１の電流源１６２Ａを構成し、トランジスタＰ３Ｂ、Ｐ４Ｂにより第２の電流源１６４Ａを構成したが、これは一例であり、他の定電流回路等を用いて電流ＩＡＤＤを生成することができる。また、上記実施例では、ＩＡＤＤ＝１６μＡを示したが、これは一例であり、電流ＩＡＤＤは、例えば、オペアンプＯＰの検出精度等に基づき適宜設定されるものである。
また、上記実施例では、第１および第２の実施例を個別に記載したが、第１および第２の実施例を組み合わせることも可能であり、例えば、電力供給源ＶＤＤとノードＮ１との間に第１の電流源１６２を接続し、ノードＮ１とＧＮＤとの間に第１の電流源１６２Ａを接続し、同様に、電力供給源ＶＤＤとノードＮ２との間に第２の電流源１６４を接続し、ノードＮ２とＧＮＤとの間に第２の電流源１６４Ａを接続するようにしてもよい。
上記実施例では、メモリセルが２次元アレイ状に形成された抵抗変化型メモリを例示したが、本発明は、メモリセルが３次元構造に形成された抵抗変化型メモリにも適用することができる。さらに本発明は、抵抗変化型メモリ以外の他の半導体記憶装置、例えば、ランダムアクセスが可能な相補データを保持するＮＯＲ型フラッシュメモリ等にも適用することができる。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１００：抵抗変化型メモリ
１１０：メモリアレイ
１２０：行デコーダおよび駆動回路（Ｘ－ＤＥＣ）
１３０：列デコーダおよび駆動回路（Ｙ－ＤＥＣ）
１４０：入出力バッファ
１５０：制御回路
１６０、１６０Ａ：センスアンプ
１７０：書込みドライバ・読出しバイアス回路
１８０：判定回路

Claims (14)

  1. 複数のメモリセルを含むメモリセルアレイと、
    前記メモリセルアレイの中から選択された一対のメモリセルに書込みデータに応じた相補データを書込む書込み手段と、
    前記メモリセルアレイの中から選択された一対のメモリセルに記憶されたデータを読出す読出し手段と、
    前記書込み手段により書込みが行われるとき、選択された一対のメモリセルの一方のメモリセルに接続された第１のデータラインを流れる電流と他方のメモリセルに接続された第２のデータラインを流れる電流との差電流を検出し、検出された差電流に基づき書込みの合否を判定するベリファイ手段とを含み、
    前記ベリファイ手段は、書込みデータに基づき前記差電流が大きくなるように第１のデータラインおよび第２のデータラインの少なくとも一方に電流を追加する、半導体記憶装置。
  2. 前記ベリファイ手段は、第１のデータラインを流れる電流が第２のデータラインを流れる電流よりも大きいとき、第１のデータラインに電流を追加し、第２のデータラインを流れる電流が第１のデータラインを流れる電流よりも大きいとき、第２のデータラインに電流を追加する、請求項１に記載の半導体記憶装置。
  3. 前記ベリファイ手段は、第１のデータラインを流れる電流と第２のデータラインを流れる電流との差電流を検出する検出部と、第１のデータラインに電流を追加可能な第１の電流追加部と、第２のデータラインに電流を追加可能な第２の電流追加部とを含み、
    前記ベリファイ手段は、書込みデータに基づき前記第１の電流追加部または前記第２の電流追加部を選択し、第１のデータラインまたは第２のデータラインに電流を追加する、請求項１または２に記載の半導体記憶装置。
  4. 第１のデータラインは、第１のノードを介して第１の電流供給部に接続され、第２のデータラインは、第２のノードを介して第２の電流供給部に接続され、
    第１のノードおよび第２のノードは、前記検出部の第１の入力および第２の入力にそれぞれ接続され、
    前記第１の電流追加部は、前記第１の電流供給部と並列になるように第１のノードに接続され、前記第２の電流追加部は、前記第２の電流供給部と並列になるように第２のノードに接続される、請求項３に記載の半導体記憶装置。
  5. 第１のデータラインは、第１のノードを介して第１の電流供給部に接続され、第２のデータラインは、第２のノードを介して第２の電流供給部に接続され、
    第１のノードおよび第２のノードは、前記検出部の第１の入力および第２の入力にそれぞれ接続され、
    前記第１の電流追加部は、第１のデータラインと並列になるように第１のノードとＧＮＤとの間に接続され、前記第２の電流追加部は、第２のデータラインと並列になるように第２のノードとＧＮＤとの間に接続される、請求項３または４に記載の半導体記憶装置。
  6. 前記メモリセルは、可逆性かつ不揮発性の可変抵抗素子と当該可変抵抗素子に接続されたアクセス用トランジスタとを含み、真のメモリセルは、可変抵抗素子が低抵抗状態または高抵抗状態であり、補のメモリセルは、可変抵抗素子が高抵抗状態または低抵抗状態であり、
    前記ベリファイ手段は、真のメモリセルに低抵抗状態を書込むとき、真のメモリセルに接続された第１のデータラインに第１の電流追加部を介して電流を追加し、補のメモリセルに接続された第２のデータラインに第２の電流追加部を介して電流を追加せず、真のメモリセルに高抵抗状態を書込むとき、真のメモリセルに接続された第１のデータラインに第１の電流追加部を介して電流を追加せず、補のメモリセルに接続された第２のデータラインに第２の電流追加部を介して電流を追加する、請求項３ないし５いずれか１つに記載の半導体記憶装置。
  7. 前記ベリファイ手段は、前記書込み手段が真のメモリセルおよび補のメモリセルに相補データの書込みパルスを印加した後に書込みの合否を判定し、
    前記書込み手段は、合格の判定であれば書込みを終了し、不合格の判定であれば書込みパルスを再度印加する、請求項１ないし６いずれか１つに記載の半導体記憶装置。
  8. 前記ベリファイ手段は、書込みデータに基づき相補的な第１および第２の制御信号を第１および第２の電流追加部に供給し、第１および第２の電流追加部は、前記第１および第２の制御信号に応答して電流を追加する、請求項３ないし７いずれか１つに記載の半導体記憶装置。
  9. 第１および第２の電流追加部は、第１および第２の制御信号に応じてオン／オフする第１および第２のトランジスタを含み、
    第１のトランジスタは、電力供給源と第1のノードとの間に接続され、第２のトランジスタは、電力供給源と第２のノードとの間に接続される、請求項８に記載の半導体記憶装置。
  10. 第１および第２の電流追加部は、第１および第２の制御信号に応じてオン／オフする第１および第２のトランジスタを含み、
    第１のトランジスタは、第1のノードとＧＮＤの間に接続され、第２のトランジスタは、第２のノードとＧＮＤの間に接続される、請求項８に記載の半導体記憶装置。
  11. メモリセルアレイの選択された一対のメモリセルに書込みデータに応じた相補データを書込み、選択された一対のメモリセルから相補データを読み出す機能を備えた抵抗変化型メモリにおけるベリファイ方法であって、
    選択された一対のメモリセルへの書込みが行われるとき、真のメモリセルに接続されたデータラインを流れる電流と補のメモリセルに接続されたデータラインを流れる電流との差電流を検出するステップと、
    検出された差電流に基づき書込みの合否を判定するステップとを含み、
    前記検出するステップは、書込みデータに基づき前記差電流が大きくなるように真のメモリセルまたは補のメモリセルに接続されたデータラインに電流を追加することを含む、ベリファイ方法。
  12. 前記検出するステップは、真のメモリセルに接続されたデータラインを流れる電流が補のメモリセルに接続されたデータラインを流れる電流よりも大きいとき、真のメモリセルに接続されたデータラインに電流を追加し、補のメモリセルに接続されたデータラインを流れる電流が真のメモリセルに接続されたデータラインを流れる電流よりも大きいとき、補のメモリセルに接続されたデータラインに電流を追加する、請求項１１に記載のベリファイ方法。
  13. 前記検出するステップは、真のメモリセルに低抵抗状態を書込むとき、真のメモリセルに接続されたデータラインに電流を追加し、真のメモリセルに高抵抗状態を書込むとき、補のメモリセルに接続されたデータラインに電流を追加する、請求項１１または１２に記載のベリファイ方法。
  14. 前記検出するステップは、書込みデータに基づき真のメモリセルに書込みパルスを印加し、かつ補のメモリセルに書込みパルスを印加した後に実施される、請求項１１または１２に記載のベリファイ方法。
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