TWI790756B - 儲存裝置及控制方法 - Google Patents

Abstract

一種儲存裝置，包括一記憶陣列以及一抗干擾電路。記憶陣列包括一第一記憶胞以及一第二記憶胞。第一記憶胞耦接一第一導線以及一特定導線。第二記憶胞耦接一第二導線以及特定導線。抗干擾電路對第一記憶胞進行一第一寫入操作，並對第二記憶胞進行一確認操作。確認操作係判斷第二記憶胞所儲存的資料是否受到第一寫入操作的干擾。當第二記憶胞所儲存的資料受到第一寫入操作的干擾時，抗干擾電路對第二記憶胞進行一第二寫入操作。

Description

儲存裝置及控制方法

本發明係有關於一種儲存裝置，特別是有關於一種具有補償寫入干擾的儲存裝置。

一般而言，記憶體區分為揮發性記憶體(Volatile memory)以及非揮發性記憶體(Non-Volatile memory)。當電源中斷後，所儲存的資料便會消失的記憶體稱為揮發性記憶體。當電源中斷後，所儲存的資料不會消失的記憶體稱為非揮發性記憶體。在對非揮發性記憶體進行一寫入操作時，記憶體內部原本儲存的資料可能會受到寫入操作的干擾(disturb)。

本發明之一實施例提供一種儲存裝置，包括一記憶陣列以及一抗干擾電路。記憶陣列包括一第一記憶胞以及一第二記憶胞。第一記憶胞耦接一第一導線以及一特定導線。第二記憶胞耦接一第二導線以及特定導線。抗干擾電路對第一記憶胞進行一第一寫入操作，並對第二記憶胞進行一確認操作。確認操作係判斷第二記憶胞所儲存的資料是否受到第一寫入操作的干擾。當第二記憶胞所儲存的資料受到第一寫入操作的干擾時，抗干擾電路對第二記憶胞進行一第二寫入操作。

本發明之另一實施例提供一種控制方法，適用於一儲存裝置。儲存裝置具有一記憶陣列。記憶陣列具有複數記憶胞。本發明之控制方法包括：選擇該等記憶胞之一者；對選擇的記憶胞進行一第一寫入操作；對該等記憶胞中之一未被選擇的記憶胞進行一確認操作，用以判斷未被選擇的記憶胞所儲存的資料是否受到第一寫入操作的干擾。當未被選擇的記憶胞所儲存的資料受到該第一寫入操作的干擾時，對未被選擇的記憶胞進行一第二寫入操作。未被選擇的記憶胞與被選擇的記憶胞共同耦接一特定導線。

本發明之控制方法可經由本發明之儲存裝置來實作，其為可執行特定功能之硬體或韌體，亦可以透過程式碼方式收錄於一紀錄媒體中，並結合特定硬體來實作。當程式碼被電子裝置、處理器、電腦或機器載入且執行時，電子裝置、處理器、電腦或機器變成用以實行本發明之儲存裝置。

為讓本發明之目的、特徵和優點能更明顯易懂，下文特舉出實施例，並配合所附圖式，做詳細之說明。本發明說明書提供不同的實施例來說明本發明不同實施方式的技術特徵。其中，實施例中的各元件之配置係為說明之用，並非用以限制本發明。另外，實施例中圖式標號之部分重覆，係為了簡化說明，並非意指不同實施例之間的關聯性。

第1圖為本發明之儲存裝置的示意圖。如圖所示，儲存裝置100包括一抗干擾電路110以及一記憶體120。抗干擾電路110接收一晶片選擇信號CS、一寫入信號WR、一讀取信號READ、一位址ADR＜0:8＞、一寫入資料DIN＜0:7＞以及一補償信號WRDIS_EN，並產生一晶片選擇信號CSI、一寫入信號WRI、一讀取信號READI、一位址ADRI＜0:8＞以及一寫入資料DINI＜0:7＞。

在一可能實施例中，當補償信號WRDIS_EN未被致能時，抗干擾電路110進入一正常存取模式。在正常存取模式下，抗干擾電路110可能將晶片選擇信號CS、寫入信號WR、讀取信號READ、位址ADR＜0:8＞以及寫入資料DIN＜0:7＞直接作為晶片選擇信號CSI、寫入信號WRI、讀取信號READI、位址ADRI＜0:8＞以及寫入資料DINI＜0:7＞。

當補償信號WRDIS_EN被致能時，抗干擾電路110進入一補償存取模式。在補償存取模式下，抗干擾電路110根據讀取信號READ及寫入信號WR，命令記憶體120進行一讀取操作或是一寫入操作。舉例而言，如果讀取信號READ被致能，抗干擾電路110將讀取信號READ及位址ADR＜0:8＞作為讀取信號READI及位址ADRI＜0:8＞，用以命令記憶體120進行一讀取操作。如果寫入信號WR被致能，抗干擾電路110將寫入信號WR、位址ADR＜0:8＞及寫入資料DIN＜0:7＞作為寫入信號WRI、位址ADRI＜0:8＞及寫入資料DINI＜0:7＞。在此例中，記憶體120進行一第一寫入操作。在記憶體120完成第一寫入操作後，抗干擾電路110暫時不理會讀取信號READ及寫入信號WR，並直接對記憶體120進行一確認操作，用以判斷記憶體120所儲存的資料是否受到第一寫入操作的干擾。如果記憶體120的一特定記憶胞所儲存的資料受到第一寫入操作的干擾，抗干擾電路110命令記憶體120對特定記憶胞進行一第二寫入操作，直到特定記憶胞的資料回復。

本發明並不限定記憶體120的種類。在一可能實施例中，記憶體120係為一非揮發性記憶體(Non-Volatile Memory；NVM)，如一次編程非揮發性記憶體(One-Time Programmable Non-Volatile Memory；OTP NVM)、多次編程非揮發性記憶體(Multi-Time Programmable Non-Volatile Memory；MTP NVM)、快閃記憶體(flash memory)、磁阻式隨機存取記憶體(Magnetoresistive Random Access Memory；MRAM)或電阻式記憶體(Resistive Random Access Memory；RRAM)。

在本實施例中，記憶體120包括一存取電路121以及一記憶陣列122。記憶陣列122包括記憶胞123~126，但並非用以限制本發明。在其它實施例中，記憶陣列122具有更多或更少的記憶胞。在本實施例中，記憶胞123~126之每一者具有一電容以及一電晶體，但並非用以限制本發明。在其它實施例中，每一記憶胞具有更多的電容或電晶體。

如第1圖所示，記憶胞123包括一電容C1以及一電晶體T1。電容C1耦接於字元線WL1與電晶體T1的閘極之間。電晶體T1的汲極耦接位元線BL1，其源極耦接源極線SL1。記憶胞124包括一電容C2以及一電晶體T2。電容C2耦接於字元線WL1與電晶體T2的閘極之間。電晶體T2的汲極耦接位元線BL2，其源極耦接源極線SL1。記憶胞125包括一電容C3以及一電晶體T3。電容C3耦接於字元線WL2與電晶體T3的閘極之間。電晶體T3的汲極耦接位元線BL1，其源極耦接源極線SL2。記憶胞126包括一電容C4以及一電晶體T4。電容C4耦接於字元線WL2與電晶體T4的閘極之間。電晶體T4的汲極耦接位元線BL2，其源極耦接源極線SL2。

存取電路121根據晶片選擇信號CSI、寫入信號WRI、讀取信號READI、位址ADRI<0：8>以及寫入資料DINI<0：7>，控制字元線WL1、WL2、位元線BL1、BL2、源極線SL1及SL2的電壓位準，用以對相對應的記憶胞進行一寫入操作或是一讀取操作。舉例而言，當讀取信號READI被致能時，存取電路121對記憶陣列122進行一讀取操作。假設位址ADRI<0：8>對應記憶胞123。在此例中，存取電路121可能設定字元線WL1、位元線BL1及源極線SL1的電壓位準為一第一電壓、一第二電壓以及一第三電壓，用以選擇記憶胞123。本發明並不限定第一至第三電壓的大小。在一些實施例中，第一電壓大於第二電壓，第二電壓大於第三電壓。舉例而言，第一電壓為2V，第二電壓為1V，第三電壓為0V。在此例中，由於存取電路121未針對記憶胞124~126進行讀取操作，故存取電路121也會設定記憶胞124~126所耦接的字元線WL2、位元線BL2及源極線SL2的電壓位準，用以不選擇記憶胞124~126。在一可能實施例中，存取電路121設定位元線BL2的電壓位準為一第四電壓。在一可能實施例中，存取電路121可能不施加任何電壓至位元線BL2，使得位元線BL2的電壓位準為一浮動位準(floating)。另外，存取電路121可能設定字元線WL2為一第五電壓，並設定源極線SL2為一第六電壓。在一可能實施例中，第五電壓等於第三電壓。另外，第六電壓可能等於第四電壓。

在另一可能實施例中，當寫入信號WRI被致能時，存取電路121對記憶陣列122進行一寫入操作。在本實施例中，寫入操作分為一抹除操作(erase operation)以及一編程操作(program operation)。舉例而言，當存取電路121打算寫入數值1至記憶胞123時，存取電路121對記憶胞123進行一抹除操作。當存取電路121打算寫入數值0至記憶胞123時，存取電路121對記憶胞123進行一編程操作。

以記憶胞123為例，如果存取電路121準備對記憶胞123進行一抹除操作時，存取電路121設定字元線WL1、位元線BL1及源極線SL1的電壓位準為一第七電壓、一第八電壓以及一第九電壓。在此例中，記憶胞123儲存數值1。在一可能實施例中，第七電壓及第九電壓相同，並小於第八電壓。舉例而言，第七電壓及第九電壓均為0V，第八電壓為9.5V。在此例，由於存取電路121不對記憶胞124~126進行抹除操作，故存取電路121設定字元線WL2、位元線BL2以及源極線SL2的電壓位準， 用以不選擇記憶胞124~126。在一可能實施例中，存取電路121設定位元線BL2的電壓位準為一第十電壓。在一可能實施例中，第十電壓等於第四電壓。另外，存取電路121可能設定字元線WL2為一第十一電壓，並設定源極線SL2為一第十二電壓。在一可能實施例中，第十一電壓等於第十二電壓，如均為5V。

在其它實施例中，如果存取電路121準備對記憶胞123進行一編程操作時，存取電路121可能設定字元線WL1、位元線BL1及源極線SL1的電壓位準為一第十三電壓、一第十四電壓以及一第十五電壓。在此例中，記憶胞123儲存數值0。在一可能實施例中，第十三電壓等於第十四電壓，第十三電壓大於第十五電壓。舉例而言，第十三電壓及第十四電壓為9.5V，第十五電壓為2V。在此例中，由於存取電路121不對記憶胞124~126進行編程操作，故存取電路121設定字元線WL2、位元線BL2以及源極線SL2的電壓位準， 用以不選擇記憶胞124~126。在一可能實施例中，存取電路121設定位元線BL2的電壓位準為一第十六電壓。在此例中，第十六電壓可能等於第四電壓。另外，存取電路121可能設定字元線WL2為一第十七電壓，並設定源極線SL2為一第十八電壓。在一可能實施例中，第十七電壓等於第十八電壓，如均為5V。

然而，在存取電路121選擇一特定記憶胞進行一寫入操作(抹除操作或編程操作)時，被選擇的特定記憶胞所耦接的字元線或位元線上的電壓將會影響其它未被選擇的記憶胞所儲存的資料。以記憶胞123為例，當存取電路121對記憶胞123進行一寫入操作時，由於記憶胞124也耦接字元線WL1，故字元線WL1的電壓位準將會干擾記憶胞124所儲存的資料。在一些實施例中，記憶胞124所儲存的資料可能因字元線WL1的電壓位準，而由數值0變化至數值1，或是由數值1變化至數值0。同樣地，由於記憶胞125與123均耦接位元線BL1，故位元線BL1的電壓位準也可能會干擾記憶胞125所儲存的資料。

為了避免未被選擇的記憶胞受到寫入操作的干擾，在存取電路121將資料寫入記憶胞123後，抗干擾電路110對至少一未被選擇的記憶胞進行一確認操作。未被選擇的記憶胞係指與記憶胞123耦接相同字元線或位元線的記憶胞。以第1圖為例，在存取電路121選擇字元線WL1上的記憶胞123，並對記憶胞123進行一寫入操作後，抗干擾電路110命令存取電路121對字元線WL1上其它未被選擇的記憶胞(如124)進行一確認操作。在其它實施例中，當記憶陣列122具有更多耦接到字元線WL1的記憶胞時，存取電路121依序對耦接到字元線WL1的記憶胞進行一確認操作。

在一些實施例中，在存取電路121選擇位元線BL1上的記憶胞123，並對記憶胞123進行一寫入操作後，抗干擾電路110命令存取電路121對位元線BL1上其它未被選擇的記憶胞(如125)進行一確認操作。在其它實施例中，當記憶陣列122具有更多耦接到位元線BL1的記憶胞時，存取電路121依序對耦接到位元線BL1的記憶胞進行一確認操作。

在其它實施例中，在存取電路121對記憶胞123進行寫入操作後，抗干擾電路110命令存取電路121對字元線WL1及位元線BL1上其它未被選擇的記憶胞進行一確認操作。在此例中，存取電路121可能先對字元線WL1上未被選擇的記憶胞進行確認操作，然後再對位元線BL1上未被選擇的記憶胞進行確認操作。

在本實施例中，確認操作係判斷未被選擇的記憶胞所儲存的資料是否受到寫入操作的干擾。本發明並不限定存取電路121如何判斷未被選擇的記憶胞所儲存的資料是否受到寫入干擾。在一可能實施例中，存取電路121讀取未被選擇的記憶胞所儲存的資料以及記憶胞電流(cell current)Icell。然後，存取電路121根據資料的數值，選擇一臨界值，再將記憶胞電流Icell與臨界值作比較。在一可能實施例中，當資料的數值為1時，存取電路121將記憶胞電流Icell與一抹除臨界值作比較。當資料的數值為0時，存取電路121將記憶胞電流Icell與一編程臨界值作比較。存取電路121根據比較結果，判斷未被選擇的記憶胞所儲存的資料是否受到寫入操作的影響。

第2A~2C圖為記憶胞電流Icell的示意圖。在第2A圖中，當一未被選擇的記憶胞所儲存的資料為數值0時，未被選擇的記憶胞的記憶胞電流Icell位於一編程區間210中。當未被選擇的記憶胞所儲存的資料為數值1時，未被選擇的記憶胞的記憶胞電流Icell位於一抹除區間220中。

在第2B圖中，由於未被選擇的記憶胞受到寫入干擾，故記憶胞電流Icell脫離抹除區間220。在此例中，由於記憶胞電流Icell大於參考電流Rv，故存取電路121得知未被選擇的記憶胞的資料為數值1。因此，存取電路121將記憶胞電流Icell與一抹除臨界值Ev作比較。由於記憶胞電流Icell小於抹除臨界值Ev，故存取電路121得知未被選擇的記憶胞所儲存的資料受到寫入干擾。

在此例中，如果未即時對未被選擇的記憶胞進行補償，記憶胞電流Icell可能逐漸靠近編程區間210。當記憶胞電流Icell進入編程區間210後，未被選擇的記憶胞所儲存的資料將由1變成0。為了補償未被選擇的記憶胞，抗干擾電路110命令存取電路121對未被選擇的記憶胞進行一寫入操作。在此例中，由於未被選擇的記憶胞的資料等於數值1，故存取電路121對未被選擇的記憶胞進行一抹除操作。在一些實施例中，抹除操作具有一驗證(verify)步驟，用以判斷記憶胞電流Icell是否回到抹除區間220。如果記憶胞電流Icell未回到抹除區間220，存取電路121再次對未被選擇的記憶胞進行抹除操作，直到記憶胞電流Icell回到抹除區間220。

在第2C中，由於未被選擇的記憶胞受到寫入干擾，故記憶胞電流Icell脫離編程區間210。在此例中，由於記憶胞電流Icell小於參考電流Rv，故存取電路121得知未被選擇的記憶胞的資料為數值0。因此，存取電路121將記憶胞電流Icell與一編程臨界值Pv作比較。由於記憶胞電流Icell大於編程臨界值Pv，故存取電路121得知未被選擇的記憶胞所儲存的資料受到寫入干擾。

在此例中，如果未即時對未被選擇的記憶胞進行補償，記憶胞電流Icell可能逐漸靠近抹除區間220。當記憶胞電流Icell進入抹除區間220後，未被選擇的記憶胞所儲存的資料將由0變成1。為了補償未被選擇的記憶胞，抗干擾電路110命令存取電路121對未被選擇的記憶胞進行一寫入操作。在此例中，由於未被選擇的記憶胞的資料為數值0，故存取電路121對未被選擇的記憶胞進行一編程操作。在一些實施例中，編程操作具有一驗證步驟，用以判斷記憶胞電流Icell是否回到編程區間210。如果記憶胞電流Icell未回到編程區間210，存取電路121再次對未被選擇的記憶胞進行編程操作，直到記憶胞電流Icell回到編程區間210。

在第1圖中，抗干擾電路110位於記憶體120之外，但並非用以限制本發明。在一可能實施例中，抗干擾電路110可能整合於存取電路121之中，或是整合於記憶體120之中，但與存取電路121各自獨立。在本實施例中，記憶體120每次寫入或讀取單一位元(bit)的資料至一記憶胞中。在其它實施例中，記憶體120可能寫入多位元的資料至相對應的記憶胞之中，或是讀取多位元的資料。

在一些實施例中，由於抗干擾電路110命令記憶體120對記憶胞進行確認操作，故可確保資料的正確性。再者，記憶體120僅對耦接到同一字元線及/或位元線的未被選擇記憶胞進行確認操作。由於記憶體120不需對所有未被選擇的記憶胞進行確認操作，故可節省功率損耗。

第3圖為本發明之儲存裝置100的操作示意圖。在儲存裝置100接收到電壓VDD後，儲存裝置100開始讀取外部信號，如第1圖的CS、WR、READ…。為方便說明，當第3圖所示的信號為高位準時，表示該信號被致能。當信號為低位準時，表示該信號不被致能。

在期間310，補償信號WRDIS_EN不被致能。因此，抗干擾電路110進入一正常存取模式。在正常存取模式下，當字元線WL _M及位元線BL _N被致能時，存取電路121對字元線WL _M及位元線BL _N所對應的記憶胞(未顯示)進行一寫入操作。在本實施例中，符號M及N均為正整數。

在存取電路121開始進行寫入操作時，一忙碌信號Busy被致能。在完成寫入操作後，存取電路121不致能(或稱禁能)忙碌信號Busy。在一些實施例中，當忙碌信號Busy被致能的時間超過一預設值時，表示寫入操作失敗。在此例中，存取電路121可能停止寫入操作，或是重新對字元線WL _M及位元線BL _N所對應的記憶胞進行寫入操作。

在期間320中，補償信號WRDIS_EN被致能。因此，抗干擾電路110進入一補償存取模式。在補償存取模式下，當字元線WL _M及位元線BL _N被致能時，存取電路121對字元線WL _M及位元線BL _N所對應的記憶胞進行一寫入操作。在完成寫入操作後，抗干擾電路110命令存取電路121對字元線WL _M上其它記憶胞進行一確認操作。在本實施例中，存取電路121依序對耦接位元線BL ₀~BL _N的記憶胞進行確認操作。因此，位元線BL ₀~BL _N依序被致能。在其它實施例中，存取電路121可能不對耦接位元線BL _N的記憶胞進行確認操作。

在一些實施例中，如果存取電路121係對耦接字元線WL _M及位元線BL _K所對應的記憶胞進行寫入操作，則在完成寫入操作後，存取電路121依序對耦接位元線BL ₀~BL _K-1、BL _K+1~BL _N的每一記憶胞進行一確認操作。在所有記憶胞都進行過確認操作後，存取電路121最後才對耦接位元線BL _K的記憶胞進行確認操作。

在本實施例中，存取電路121先對字元線WL _M及位元線BL _N所對應的記憶胞進行寫入操作，然後再對字元線WL _M上的其它記憶胞進行確認操作。在其它實施例中，存取電路121係對位元線BL _N上的其它記憶胞進行確認操作。在一些實施例中，存取電路121係對字元線WL _M及位元線BL _N上的其它記憶胞進行確認操作。在此例中，存取電路121可能先對字元線WL _M上的所有未被選擇記憶胞依序進行確認操作，然後再對位元線BL _N上的所有未被選擇記憶胞進行確認操作。在另一可能實施例中，存取電路121可能先對位元線BL _N上的所有未被選擇記憶胞依序進行確認操作，然後再對字元線WL _M上的所有未被選擇記憶胞進行確認操作。

在其它實施例中，抗干擾電路110判斷一特定事件是否發生。當特定事件未發生時，抗干擾電路110停止命令存取電路121執行確認操作。在一可能實施例中，特定事件係指補償信號WRDIS_EN被致能。在另一可能實施例中，特定事件係指記憶陣列122被寫入的次數達一目標值。

第4圖為本發明之抗干擾電路的示意圖。如圖所示，抗干擾電路400包括一控制邏輯電路410、一計數器420、一讀取脈衝產生器(read pulse generator)430以及一寫入脈波產生器(write pulse generator)440。在一可能實施例中，當補償信號WRDIS_EN未被致能時，控制邏輯電路410直接將晶片選擇信號CS、寫入信號WR、讀取信號READ、位址ADR＜0:8＞、寫入資料DIN＜0:7＞作為晶片選擇信號CSI、寫入信號WRI、讀取信號READI、位址ADRI＜0:8＞以及寫入資料DINI＜0:7＞。

在另一可能實施例中，當補償信號WRDIS_EN被致能時，控制邏輯電路410控制計數器420、讀取脈衝產生器430以及寫入脈波產生器440，用以調整寫入信號WRI、讀取信號READI、位址ADRI＜0:8＞以及寫入資料DINI＜0:7＞。舉例而言，當讀取信號READ被致能時，控制邏輯電路410直接將讀取信號READ及位址ADR＜0:8＞作為讀取信號READI及位址ADRI＜0:8＞，用以命令記憶體120進行一讀取操作。

在一可能實施例中，當寫入信號WR被致能時，控制邏輯電路410直接將寫入信號WR、位址ADR＜0:8＞以及寫入資料DIN＜0:7＞作為寫入信號WRI、位址ADRI＜0:8＞以及寫入資料DINI＜0:7＞，用以命令記憶體120進行一寫入操作。在完成寫入操作後，控制邏輯電路410觸發計數器420，用以調整位址ADRI＜0:8＞，使得記憶體120對一相對應的記憶胞(或稱未被選擇記憶胞)進行確認操作。在此例中，控制邏輯電路410驅動讀取脈衝產生器430，用以命令記憶體120讀取未被選擇記憶胞的資料DOUT＜0:7＞。控制邏輯電路410根據未被選擇記憶胞的資料DOUT＜0:7＞，驅動寫入脈衝產生器440，用以寫入資料至未被選擇記憶胞中。在一可能實施例中，當未被選擇記憶胞的資料DOUT＜0:7＞為數值1時，控制邏輯電路410透過寫入脈衝產生器440，命令記憶體120進行一抹除操作。當未被選擇記憶胞的資料DOUT＜0:7＞為數值0時，控制邏輯電路410透過寫入脈衝產生器440，命令記憶體120進行一編程操作。

在完成確認操作後，記憶胞120禁能忙碌信號Busy。控制邏輯電路410再次觸發計數器420，用以命令記憶胞120讀取下一個未被選擇記憶胞的資料。在此例中，當計數器420的計數值達一目標值時，表示已確認完所有未被選擇記憶胞的資料。因此，控制邏輯電路410再度判斷讀取信號READ及寫入信號WR是否被致能。在本實施例，每當寫入信號WR被致能時，控制邏輯電路410命令記憶體120進行一寫入操作以及一確認操作。

第5圖為本發明之控制方法的流程圖。本發明的控制方法，適用於一儲存裝置。儲存裝置具有一記憶陣列。記憶陣列具有複數記憶胞。首先，選擇該等記憶胞之一者，並對選擇的記憶胞進行一第一寫入操作(步驟S511)。在一可能實施例中，第一寫入操作包括一抹除操作以及一編程操作。抹除操作係將數值1寫入記憶胞。編程操作係將數值0寫入記憶胞。

對一未被選擇的記憶胞進行一確認操作，用以判斷未被選擇的記憶胞所儲存的資料是否受到第一寫入操作的干擾(步驟S512)。在本實施例中，步驟S512係對與步驟S511所選擇的記憶胞共同耦接一特定導線的記憶胞進行確認操作。在一可能實施例中，特定導線係為字元線或是位元線。

當未被選擇的記憶胞所儲存的資料受到第一寫入操作的干擾時，對未被選擇的記憶胞進行一第二寫入操作(步驟S514)。當未被選擇的記憶胞所儲存的資料未受到第一寫入操作的干擾時，回到步驟S511，對另一記憶胞進行第一寫入操作。

在一些實施例中，步驟S512的確認操作係讀取未被選擇的記憶胞所儲存的資料及記憶胞電流。在得到未被選擇的記憶胞所儲存的資料後，判斷未被選擇的記憶胞所儲存的資料是否等於一特定數值(如數值1)。

當未被選擇的記憶胞所儲存的資料等於特定數值時，步驟S513判斷未被選擇的記憶胞的記憶胞電流是否脫離一抹除區間。在一可能實施例中，步驟S513將未被選擇的記憶胞的記憶胞電流與一抹除臨界值(或稱第一臨界值)作比較。當記憶胞電流小於抹除臨界值時，表示記憶胞電流脫離抹除區間。因此，步驟S514對未被選擇的記憶胞進行一抹除操作，直到未被選擇的記憶胞的記憶胞電流等於或大於抹除臨界值。

當未被選擇的記憶胞所儲存的資料不等於特定數值時，步驟S513判斷未被選擇的記憶胞的記憶胞電流是否脫離一編程區間。在一可能實施例中，步驟S513將未被選擇的記憶胞的記憶胞電流與一編程臨界值(或稱第二臨界值)作比較。當記憶胞電流大於編程臨界值時，表示記憶胞電流脫離編程區間。因此，步驟S514對未被選擇的記憶胞進行一編程操作，直到未被選擇的記憶胞的記憶胞電流等於或小於編程臨界值。

在本實施例中，當未被選擇的記憶胞所儲存的資料未受到第一寫入操作的干擾，或是未被選擇的記憶胞回到相對應的區間時，執行步驟S511，用以對另一記憶胞進行寫入操作。在一些實施例中，在步驟S514後，對被選擇的記憶胞進行該確認操作。在此例中，對被選擇的記憶胞進行該確認操作後，執行步驟S511，用以對另一記憶胞進行寫入操作。

在其它實施例中，在步驟S511前，判斷一特定事件是否發生。當特定事件未發生時，不進行該確認操作。因此，在寫入資料至相對應的記憶胞後，不對相關記憶胞(耦接同一字元線或位元線)進行確認操作。在一可能實施例中，特定事件係指記憶陣列被寫入的次數達一目標值，如100次。

本發明之控制方法，或特定型態或其部份，可以以程式碼的型態存在。程式碼可儲存於實體媒體，如軟碟、光碟片、硬碟、或是任何其他機器可讀取(如電腦可讀取)儲存媒體，亦或不限於外在形式之電腦程式產品，其中，當程式碼被機器，如電腦載入且執行時，此機器變成用以參與本發明之儲存裝置。程式碼也可透過一些傳送媒體，如電線或電纜、光纖、或是任何傳輸型態進行傳送，其中，當程式碼被機器，如電腦接收、載入且執行時，此機器變成用以參與本發明之儲存裝置。當在一般用途處理單元實作時，程式碼結合處理單元提供一操作類似於應用特定邏輯電路之獨特裝置。

除非另作定義，在此所有詞彙(包含技術與科學詞彙)均屬本發明所屬技術領域中具有通常知識者之一般理解。此外，除非明白表示，詞彙於一般字典中之定義應解釋為與其相關技術領域之文章中意義一致，而不應解釋為理想狀態或過分正式之語態。雖然“第一”、“第二”等術語可用於描述各種元件，但這些元件不應受這些術語的限制。這些術語只是用以區分一個元件和另一個元件。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾。舉例來說，本發明實施例所述之系統、裝置或是方法可以硬體、軟體或硬體以及軟體的組合的實體實施例加以實現。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100:儲存裝置 110、400:抗干擾電路 120:記憶體 CS、CSI:晶片選擇信號 WR、WRI:寫入信號 READ、READI:讀取信號 ADR＜0:8＞、ADRI＜0:8＞:位址 DIN＜0:7＞ 、DINI＜0:7＞:寫入資料 WRDIS_EN:補償信號 121:存取電路 122:記憶陣列 C1~C4:電容 T1~T4:電晶體 WL1、WL2、WL _M:字元線 BL1、BL2、BL ₀~BL _N:位元線 SL1、SL2:源極線 123~126:記憶胞 210:編程區間 220:抹除區間 Rv:參考電流 Ev:抹除臨界值 Pv:編程臨界值 VDD:電壓 Busy:忙碌信號 310、320:期間 410:控制邏輯電路 420:計數器 430:讀取脈衝產生器 440:寫入脈波產生器 DOUT＜0:7＞:資料 S511~S514:步驟

第1圖為本發明之儲存裝置的示意圖。 第2A~2C圖為記憶胞電流的示意圖。 第3圖為本發明之儲存裝置的操作示意圖。 第4圖為本發明之抗干擾電路的示意圖。 第5圖為本發明之控制方法的流程圖。

S511~S514:步驟

Claims (20)

1. 一種儲存裝置，包括: 一記憶陣列，包括一第一記憶胞以及一第二記憶胞，其中該第一記憶胞耦接一第一導線以及一特定導線，該第二記憶胞耦接一第二導線以及該特定導線；以及 一抗干擾電路，對該第一記憶胞進行一第一寫入操作，並對該第二記憶胞進行一確認操作； 其中： 該確認操作係判斷該第二記憶胞所儲存的資料是否受到該第一寫入操作的干擾； 當該第二記憶胞所儲存的資料受到該第一寫入操作的干擾時，該抗干擾電路對該第二記憶胞進行一第二寫入操作。
2. 如請求項1之儲存裝置，其中該抗干擾電路讀取該第二記憶胞的一記憶胞電流，並根據該記憶胞電流，判斷該第二記憶胞所儲存的資料是否受到該第一寫入操作的干擾。
3. 如請求項2之儲存裝置，其中當該記憶胞電流脫離一抹除區間時，該抗干擾電路對該第二記憶胞進行一抹除操作，當該記憶胞電流脫離一編程區間時，該抗干擾電路對該第二記憶胞進行一編程操作。
4. 如請求項3之儲存裝置，其中： 在對該第一記憶胞進行該第一寫入操作後，該抗干擾電路讀取該第二記憶胞所儲存的資料； 當該第二記憶胞所儲存的資料等於一特定數值時，該抗干擾電路將該記憶胞電流與一第一臨界值作比較，當該記憶胞電流小於該第一臨界值時，該抗干擾電路對該第二記憶胞進行該抹除操作；當該第二記憶胞所儲存的資料不等於該特定數值時，該抗干擾電路將該記憶胞電流與一第二臨界值作比較，當該記憶胞電流大於該第二臨界值時，該抗干擾電路對該第二記憶胞進行該編程操作。
5. 如請求項3之儲存裝置，其中當記憶胞電流回到該抹除區間或是該編程區間後，該抗干擾電路對該第一記憶胞進行該確認操作。
6. 如請求項1之儲存裝置，其中該第一記憶胞包括一第一電晶體，該第二記憶胞包括一第二電晶體，該第一及第二電晶體的閘極耦接該特定導線，該第一電晶體的汲極耦接該第一導線，該第二電晶體的汲極耦接該第二導線。
7. 如請求項6之儲存裝置，其中該記憶陣列更包括：一第三記憶胞，包括一第三電晶體，該第三電晶體的汲極耦接該第一導線；其中：該抗干擾電路對該第三記憶胞進行該確認操作，用以確認該第三記憶胞所儲存的資料是否受到該第一寫入操作的干擾；當該第三記憶胞所儲存的資料受到該第一寫入操作的干擾時，該抗干擾電路根據該第三記憶胞所儲存的資料，對該第三記憶胞進行一第三寫入操作。
8. 如請求項1之儲存裝置，其中該第一記憶胞包括一第一電晶體，該第二記憶胞包括一第二電晶體，該第一及第二電晶體的汲極耦接該特定導線，該第一電晶體的閘極耦接該第一導線，該第二 電晶體的閘極耦接該第二導線。
9. 如請求項8之儲存裝置，其中該記憶陣列更包括：一第三記憶胞，包括一第三電晶體，該第三電晶體的閘極耦接該第一導線；其中：該抗干擾電路對該第三記憶胞進行該確認操作，用以確認該第三記憶胞所儲存的資料是否受到該第一寫入操作的干擾；當該第三記憶胞所儲存的資料受到該第一寫入操作的干擾時，該抗干擾電路根據該第三記憶胞所儲存的資料，對該第三記憶胞進行一第三寫入操作。
10. 如請求項1之儲存裝置，其中該抗干擾電路判斷一特定事件是否發生，當該特定事件未發生時，該抗干擾電路不進行該確認操作。
11. 如請求項10之儲存裝置，其中該特定事件係指該記憶陣列被寫入的次數達一目標值。
12. 一種控制方法，適用於一儲存裝置，該儲存裝置具有一記憶陣列，該記憶陣列具有複數記憶胞，該控制方法包括：選擇該等記憶胞之一者；對選擇的記憶胞進行一第一寫入操作；對該等記憶胞中之一未被選擇的記憶胞進行一確認操作，用以判斷該未被選擇的記憶胞所儲存的資料是否受到該第一寫入操作的干擾；以及當該未被選擇的記憶胞所儲存的資料受到該第一寫入操作的干擾時，對該未被選擇的記憶胞進行一第二寫入操作；其中該未被選擇的記憶胞與被選擇的記憶胞共同耦接一特定導線。
13. 如請求項12之控制方法，其中該確認操作包括： 讀取該未被選擇的記憶胞所儲存的資料；以及 讀取該未被選擇的記憶胞的一記憶胞電流。
14. 如請求項13之控制方法，其中該確認操作更包括： 判斷該未被選擇的記憶胞所儲存的資料是否等於一特定數值； 當該未被選擇的記憶胞所儲存的資料等於該特定數值時，判斷該記憶胞電流是否脫離一抹除區間； 當該記憶胞電流脫離該抹除區間時，對該未被選擇的記憶胞進行一抹除操作； 當該未被選擇的記憶胞所儲存的資料不等於該特定數值時，判斷該記憶胞電流是否脫離一編程區間； 當該記憶胞電流脫離該編程區間時，對該未被選擇的記憶胞進行一編程操作。
15. 如請求項14之控制方法，其中判斷該記憶胞電流是否脫離該抹除區間的步驟包括： 比較該記憶胞電流與一第一臨界值； 其中，當該記憶胞電流小於該第一臨界值時，表示該記憶胞電流脫離該抹除區間。
16. 如請求項15之控制方法，其中判斷該記憶胞電流是否脫離該編程區間的步驟包括： 比較該記憶胞電流與一第二臨界值； 其中，當該記憶胞電流大於該第二臨界值時，表示該記憶胞電流脫離該編程區間，該第一臨界值大於該第二臨界值。
17. 如請求項14之控制方法，其中判斷該未被選擇的記憶胞所儲存的資料是否等於該特定數值的步驟包括：比較該記憶胞電流與一參考電流；當該比較該記憶胞電流大於該參考電流，表示該未被選擇的記憶胞所儲存的資料等於該特定數值；以及當該比較該記憶胞電流小於該參考電流，表示該未被選擇的記憶胞所儲存的資料不等於該特定數值。
18. 如請求項14之控制方法，更包括：對該被選擇的記憶胞進行該確認操作。
19. 如請求項12之控制方法，更包括：判斷一特定事件是否發生；當該特定事件未發生時，不進行該確認操作。
20. 如請求項19之控制方法，其中該特定事件係指該記憶陣列被寫入的次數達一目標值。

Images