KR20110124632A - 비휘발성 메모리 장치, 이의 리드 동작 방법 및 이를 포함하는 장치들 - Google Patents

비휘발성 메모리 장치, 이의 리드 동작 방법 및 이를 포함하는 장치들 Download PDF

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KR20110124632A
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Abstract

비휘발성 메모리 장치의 리드 방법이 개시된다. 각각이 복수의 하드 결정 데이터 비트들을 저장할 수 있는 복수의 멀티 레벨 셀들을 포함하는 상기 비휘발성 메모리 장치의 리드 방법에 있어서, 제1리드 동작시 제1리드 전압을 이용하여 상기 복수의 멀티 레벨 셀들 각각의 상태가 온 셀인지 오프 셀인지를 감지하고, 각각의 감지 결과에 따른 비트를 각각의 제1소프트 결정 데이터 비트로 설정하는 단계; 및제2리드 동작시 제2리드 전압을 이용하여 상기 복수의 멀티 레벨 셀들 각각에 저장된 상기 복수의 하드 결정 데이터 비트들 중 어느 하나를 감지하는 단계를 포함하며, 상기 제1리드 동작과 상기 제2리드 동작은 순차적으로 수행된다.

Description

비휘발성 메모리 장치, 이의 리드 동작 방법 및 이를 포함하는 장치들{Non-volatile memory device, read operation method thereof, and devices having the same}
본 발명의 개념에 따른 실시 예는 비휘발성 메모리 장치에 관한 것으로, 특히 공통 소스 라인(common source line(CSL)) 노이즈를 감소시키고, 리드 동작의 성능을 향상시킬 수 있는 비휘발성 메모리 장치, 이의 리드 동작 방법, 및 이를 포함하는 장치들에 관한 것이다.
비휘발성 메모리 장치는 외부 전원 공급이 중단되더라도 상기 비휘발성 메모리 장치에 저장된 데이터를 유지한다. 예컨대, 플래시(flash) 메모리 장치는 전기적으로 리드 동작이 가능한 비휘발성 메모리 장치이다.
최근, 상기 플래시 메모리 장치는 하나의 셀에 복수의 비트들을 저장할 수 있는 복수의 멀티 레벨 셀들을 포함한다. 그러나, 상기 복수의 멀티 레벨 셀들 각각에 저장할 수 있는 비트의 수가 증가함에 따라, 상기 플래시 메모리 장치는 상기 복수의 멀티 레벨 셀들 각각에 저장된 복수의 비트들을 정확히 리드(read)할 수 있는 방법이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 소프트 결정 데이터 비트와 하드 결정 데이터 비트를 순차적으로 감지함으로써, 공통 소스 라인 노이즈를 감소시키고, 리드 동작의 성능을 향상시킬 수 있는 비휘발성 메모리 장치, 이의 리드 동작 방법, 및 이를 포함하는 장치들을 제공하는 것이다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는 각각이 복수의 하드 결정 데이터 비트들을 저장할 수 있는 복수의 멀티 레벨 셀들을 포함하는 메모리 셀 어레이; 제1리드 동작시 제1리드 전압을 이용하여 상기 복수의 멀티 레벨 셀들 각각의 상태가 온 셀인지 오프 셀인지를 감지하고, 각각의 감지 결과에 따른 각각의 비트를 각각의 제1소프트 결정 데이터 비트로 설정하고, 제2리드 동작시 제2리드 전압을 이용하여 상기 복수의 멀티 레벨 셀들 각각에 저장된 상기 복수의 하드 결정 데이터 비트들 중 어느 하나를 감지하는 페이지 버퍼; 및 상기 제1리드 동작과 상기 제2리드 동작은 순차적으로 수행되도록 제어하는 제어 회로를 포함한다.
상기 페이지 버퍼는, 상기 제1리드 전압을 이용하여 각각이 상기 복수의 멀티 레벨 셀들 각각의 상태가 온 셀인지 오프 셀인지를 감지하는 복수의 감지 래치들; 각각이 상기 각각의 감지 결과에 따른 상기 각각의 비트를 상기 각각의 제1소프트 결정 데이터 비트로 설정하여 저장하는 복수의 제1소프트 결정 데이터 래치들; 및 상기 각각의 감지 결과에 따라 각각이 복수의 비트 라인들 각각으로 프리챠지 전압을 선택적으로 공급하는 복수의 프리챠지 회로들을 포함하며, 제3리드 동작시 상기 복수의 감지 래치들 각각은 상기 프리챠지 전압과 제3리드 전압을 이용하여 상기 복수의 멀티 레벨 셀들 중에서 오프 셀로 감지된 적어도 하나의 복수의 멀티 레벨 셀의 상태가 온 셀인지 오프 셀인지를 감지한다.
실시 예에 따라, 상기 제1리드 전압과 상기 제3리드 전압은 서로 동일할 수 있다.
상기 복수의 프리챠지 회로들 각각은, 상기 제3리드 전압을 이용한 감지 결과에 따라 각각이 상기 복수의 비트 라인들 각각으로 상기 프리챠지 전압을 선택적으로 공급하며, 상기 복수의 감지 래치들 각각은, 상기 프리챠지 전압과 상기 제2리드 전압을 이용하여 상기 복수의 하드 결정 데이터 비트들 중 어느 하나를 감지한다.
상기 페이지 버퍼는, 복수의 캐시 래치들을 더 포함하며, 출력 동작시 감지된 복수의 하드 결정 데이터 비트들 중 어느 하나를 상기 복수의 캐시 래치들 각각으로 저장하고 저장된 상기 복수의 캐시 래치들 각각으로부터 출력하며, 제4리드 동작시 제4리드 전압을 이용하여 상기 복수의 멀티 레벨 셀들 각각의 상태가 온 셀인지 오프 셀인지를 감지하고, 감지 결과에 따른 비트를 제2소프트 결정 데이터 비트로 설정하고, 상기 출력 동작과 상기 제4리드 동작은 동시에 수행된다.
본 발명의 실시 예에 따른 메모리 시스템은 상기 비휘발성 메모리 장치; 및 상기 비휘발성 메모리 장치로부터 출력되는 소프트 결정 데이터를 이용하여 복수의 하드 결정 데이터 비트들의 에러 검출과 에러 정정을 하기 위한 에러 정정 회로를 포함한다.
본 발명의 실시 예에 따른 각각이 복수의 하드 결정 데이터 비트들을 저장할 수 있는 복수의 멀티 레벨 셀들을 포함하는 비휘발성 메모리 장치의 리드 방법은 제1리드 동작시 제1리드 전압을 이용하여 상기 복수의 멀티 레벨 셀들 각각의 상태가 온 셀인지 오프 셀인지를 감지하고, 각각의 감지 결과에 따른 비트를 각각의 제1소프트 결정 데이터 비트로 설정하는 단계; 및 제2리드 동작시 제2리드 전압을 이용하여 상기 복수의 멀티 레벨 셀들 각각에 저장된 상기 복수의 하드 결정 데이터 비트들 중 어느 하나를 감지하는 단계를 포함하며, 상기 제1리드 동작과 상기 제2리드 동작은 순차적이다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치, 이의 동작 방법, 및 이를 포함하는 장치들은 소프트 결정 데이터 비트와 하드 결정 데이터 비트를 순차적으로 감지함으로써 공통 소스 라인(common source line) 노이즈를 감소시키고, 리드 동작의 성능을 향상시킬 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 블락도를 나타낸다.
도 2는 도 1에 도시된 페이지 버퍼의 블락도를 나타낸다.
도 3은 도 1에 도시된 멀티 레벨 셀들의 분포를 나타내는 분포도이다.
도 4a부터 도 4d는 도 2에 도시된 페이지 버퍼의 동작을 설명하기 위한 데이터 플로우이다.
도 5는 도 2에 도시된 캐시 래치의 동작을 설명하기 위한 타이밍도이다.
도 6a부터 도 6d은 도 2에 도시된 캐시 래치의 동작을 설명하기 위한 데이터 플로우이다.
도 7은 도 1에 도시된 비휘발성 메모리 장치의 동작을 설명하기 위한 플로우차트이다.
도 8은 도 1에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 블록도를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 블락도를 나타낸다. 도 1을 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 고전압 발생기(120), 로우 디코더(row decoder; 130), 페이지 버퍼(page buffer; 140), Y-게이트(Y-gate; 150), 및 제어 회로(160)를 포함한다.
메모리 셀 어레이(110)는 각각이 복수의 비트들을 저장할 수 있는 복수의 멀티-레벨 셀들(multi-level cells)을 포함한다. 상기 복수의 멀티-레벨 셀들 각각은 복수의 비트 라인들 각각 및 복수의 워드 라인들 각각과 연결되어 있다. 상기 복수의 멀티-레벨 셀들 각각은 2비트 이상의 비트 데이터를 저장할 수 있다.
고전압 발생기(120)는 셀 어레이(110)로 공급되는 워드 라인 전압(Vvrf, Vrd, 또는 Vpgm)을 생성할 수 있다. 고전압 발생기(120)는 각 동작 모드(mode)에 따라 다양한 워드 라인 전압들을 생성하여 생성된 워드 라인 전압들을 선택된 워드 라인으로 공급할 수 있다.
프로그램(program) 동작시, 고전압 발생기(120)는 프로그램 전압(Vpgm)을 생성하여 이를 선택된 워드 라인으로 공급할 수 있다. 리드(read) 동작시, 고전압 발생기(120)는 선택된 워드 라인으로 선택된 데이터를 리드하기 위한 리드 전압(Vrd)를 공급할 수 있다. 검증(verify) 동작시, 고전압 발생기(140)는 선택된 워드 라인으로 선택된 데이터를 검증하기 위한 검증 검압(Vvrf)을 공급할 수 있다.
로우 디코더(130)는 로우 어드레스(Row-Add)에 따라 워드 라인을 선택할 수 있다. 로우 디코더(130)는 선택된 워드 라인으로 고전압 발생기(120)로부터 생성된 워드 라인 전압을 공급할 수 있다.
페이지 버퍼(140)는 동작 모드에 따라 감지 증폭기(sense amplifier) 또는 라이트 드라이버(write driver)로써 동작할 수 있다. 예컨대, 프로그램 동작시, 페이지 버퍼(140)는 메모리 셀 어레이(110)에 저장될 복수의 비트들 각각에 따라 비트 라인들 각각을 구동하기 위해 라이트 드라이버로서 동작한다. 리드 동작시, 페이지 버퍼(140)는 메모리 셀 어레이(110)로부터 프로그램된 된 비트를 리드하기 위해 상기 감지 증폭기로서 동작한다. 페이지 버퍼(140)는 복수의 멀티-레벨 셀들 각각에 저장된 복수의 비트들 각각을 감지할 수 있다.
상기 리드 동작시, 페이지 버퍼(140)는 상기 복수의 멀티-레벨 셀들 각각에 저장되는 비트 수가 증가함에 따라, 상기 복수의 멀티-레벨 셀들 각각에 저장되는 상기 복수의 비트들 각각을 잘못 감지할 수 있다. 따라서 상기 복수의 멀티-레벨 셀들 각각에 저장되는 상기 복수의 비트들 각각의 리드 신뢰도가 어느 정도인지 제공하는 데이터가 필요하다.
상기 복수의 멀티-레벨 셀들 각각에 저장되는 상기 복수의 비트들 각각은 하드 결정 데이터 비트(hard decision data bit)라 불리며, 상기 데이터는 소프트 결정 데이터(soft decision data)라 호칭된다.상기 소프트 결정 데이터는 하나 이상의 소프트 결정 데이터 비트를 포함한다.
예컨대, 상기 소프트 결정 데이터가 2개의 소프트 결정 데이터 비트들을 포함할 때, 상기 소프트 결정 데이터가 "11","01","00","10" 순서로 상기 리드 신뢰도가 높음을 의미한다.
도 2는 도 1에 도시된 페이지 버퍼의 블락도를 나타내며, 도 3은 도 1에 도시된 멀티-레벨 셀들의 분포를 나타내는 분포도이다.
도 1 내지 도 3을 참조하면, 페이지 버퍼(140)는 제1리드 동작과 제2리드 동작을 수행한다.
상기 제1리드 동작은 제1리드 전압(Vrd1)을 이용하여 상기 복수의 멀티-레벨 셀들 각각의 상태가 온 셀(on cell)인지 오프 셀(off cell)인지를 감지하고, 각각의 감지 결과에 따른 각각의 비트를 각각의 제1소프트 결정 데이터 비트(SDDB1)로 설정하는 것을 의미한다. 상기 제2리드 동작은 제2리드 전압(Vrd4)을 이용하여 상기 복수의 멀티 레벨 셀들 각각에 저장된 상기 복수의 하드 결정 데이터 비트들 중 어느 하나(HDDB1)를 감지하는 것을 의미한다.
페이지 버퍼(140)는 복수의 감지 래치들(141-1~141-N; 여기서 N은 자연수), 복수의 프리챠지 회로들(143-1~143-N), 복수의 제1소프트 결정 데이터 래치들(145-1~145-N), 복수의 제2소프트 결정 데이터 래치들(147-1~147-N), 복수의 하드 결정 데이터 래치들(149-1~149-N), 및 복수의 캐시 래치들(151-1~151-N)을 포함한다.
상기 소프트 결정 데이터 비트의 수에 따라 상기 소프트 결정 데이터 비트를 저장하기 위한 소프트 데이터 래치들의 수는 달라질 수 있다. 예컨대, 상기 소프트 결정 데이터가 3개의 소프트 결정 데이터 비트들을 포함할 때, 페이지 버퍼(140)는 제3소프트 결정 데이터 래치들(미도시)를 더 포함할 수 있다.
복수의 감지 래치들(141-1~141-N) 각각은 복수의 비트라인들(BL1~BLN) 각각에 접속된다. 복수의 감지 래치들(141-1~141-N) 각각은 제1리드 전압(Vrd1) 내지 제7리드 전압(Vrd7) 중 어느 하나를 이용하여, 상기 복수의 멀티-레벨 셀들 각각의 상태가 온 셀(On-cell)인지 오프 셀(Off-cell)인지를 감지한다. 제1리드 전압 (Vrd1) 내지 제7리드 전압(Vrd7)은 고전압 발생기(120)에 의해 생성되며, 선택된 워드 라인으로 공급된다.
상기 온 셀(on-cell)이라 함은 선택된 워드 라인으로 공급되는 리드 전압이 상기 복수의 멀티-레벨 셀들 중에서 어느 하나의 문턱 전압보다 높아서 상기 복수의 멀티-레벨 셀들 중 어느 하나가 턴 온(turn on) 상태로 된 것을 의미한다. 상기 오프 셀(off-cell)이라 함은 선택된 워드 라인으로 공급되는 리드 전압이 상기 복수의 멀티-레벨 셀들 중에서 어느 하나의 문턱 전압보다 낮아서 상기 복수의 멀티-레벨 셀들 중에서 어느 하나가 턴 오프(turn off) 상태로 된 것을 의미한다. 예컨대, 복수의 감지 래치들(141-1~141-N) 각각은 상기 복수의 멀티 레벨 셀들 각각의 문턱 전압이 제1리드 전압(Vrd1)보다 높은 셀을 상기 온 셀로 감지하며, 상기 온 셀로 감지한 복수의 감지 래치들 각각은 '1'을 래치한다. 복수의 감지 래치들(141-1~141-N) 각각은 상기 복수의 멀티-레벨 셀들 각각의 문턱 전압이 제1리드 전압 (Vrd1)보다 낮은 셀을 상기 오프 셀로 감지하며, 상기 오프 셀로 감지한 복수의 감지 래치들 각각은 '0'을 래치한다.
제1소프트 결정 데이터 래치들(145-1~145-N) 각각은 상기 각각의 감지 결과에 따라 상기 각각의 비트를 상기 각각의 제1소프트 결정 데이터 비트(SDDB1)로서 저장한다. 예컨대, 상기 각각의 감지 결과 상기 복수의 멀티-레벨 셀들 중에서 어느 하나가 온 셀일 때 '1'이 복수의 제1소프트 결정 데이터 래치들(145-1~145-N) 중에서 어느 하나에 저장되며, 상기 각각의 감지 결과 상기 복수의 멀티-레벨 셀들 중에서 어느 하나가 오프 셀일 때 '0'이 복수의 제1소프트 결정 데이터 래치들 (145-1~145-N) 중 어느 하나에 저장된다.
복수의 프리챠지 회로들(143-1~143-N) 각각은, 복수의 감지 래치들(141-1~141-N) 각각이 제1리드 전압(Vrd1)을 이용하여 감지할 때, 복수의 비트 라인들 각각으로 프리챠지 전압을 공급한다. 복수의 프리챠지 회로들(143-1~143-N) 각각은 복수의 비트 라인들(BL1~BLN) 각각으로 상기 프리챠지 전압을 공급함으로써 공통 소스 라인의 노이즈가 발생된다. 상기 공통 소스 라인의 노이즈 때문에, 복수의 감지 래치들(141-1~141-N) 각각은 상기 복수의 멀티 레벨 셀들 각각의 상태를 잘못 감지할 수 있다.
예컨대, 복수의 감지 래치들(141-1~141-N) 각각은 상기 공통 소스 라인의 노이즈 때문에 온 셀로 감지되어야 할 상기 복수의 멀티-레벨 셀들 각각을 오프 셀로 감지할 수 있다. 따라서 복수의 감지 래치들(141-1~141-N) 각각은 상기 공통 소스 라인의 노이즈가 감소된 상태에서 잘못 감지된 셀의 상태를 다시 감지할 필요가 있다.
복수의 프리챠지 회로들(143-1~143-N) 각각은 상기 공통 소스 라인의 노이즈를 감소시키기 위하여 상기 각각의 감지 결과에 따라 복수의 비트 라인들(BL1~BLN) 각각으로 상기 프리챠지 전압을 선택적으로 공급한다. 즉, 복수의 프리챠지 회로들(143-1~143-N) 각각은 상기 각각의 감지 결과 상기 오프 셀로 감지된 상기 복수의 멀티 레벨 셀들 각각에 대응하는 복수의 비트 라인들(BL1~BLN) 각각에 상기 프리챠지 전압을 선택적으로 공급한다.
복수의 감지 래치들(141-1~141-N) 각각은 상기 프리챠지 전압과 제3리드 전압(Vrd1-1)을 이용하여 상기 복수의 멀티-레벨 셀들 중에서 오프 셀로 판단된 적어도 하나의 복수의 멀티-레벨 셀의 상태가 온 셀인지 오프 셀인지를 감지한다. 따라서 복수의 감지 래치들(141-1~141-N) 각각은 온 셀로 감지되어야 함에도 불구하고 오프 셀로 잘못 감지된 상기 복수의 멀티-레벨 셀 각각을 상기 온 셀로 감지할 수 있다. 상기 감지 결과에 따른 비트를 제1소프트 결정 데이터 비트(SDDB1)로 설정할 수 있다. 실시 예에 따라, 제1리드 전압(Vrd1)과 제3리드 전압(Vrd1-1)은 서로 동일할 수 있다.
복수의 프리챠지 회로들(143-1~143-N) 각각은, 제3리드 전압(Vrd1-1)을 이용하여 감지하기 위해, 제1리드 전압(Vrd1)를 이용한 감지 결과에 따라, 상기 오프 셀로 감지된 상기 복수의 멀티-레벨 셀들에 대응하는 복수의 비트 라인들(BL1~BLN) 각각에 상기 프리챠지 전압을 선택적으로 공급한다.
복수의 프리챠지 회로들(143-1~143-N) 각각은 상기 프리챠지 전압을 선택적으로 공급함으로써, 상기 공통 소스 라인의 노이즈가 감소된다.
따라서 복수의 감지 래치들(141-1~141-N) 각각은 감소된 상기 공통 소스 라인의 노이즈 상태에서, 상기 복수의 멀티-레벨 셀들 각각이 온 셀인지 오프 셀인지를 감지하고, 각각의 감지 결과에 따른 각각의 비트를 각각의 제1소프트 결정 데이터 비트(SDDB1), 또는 각각의 제2소프트 결정 데이터 비트(SDDB2)로 설정할 수 있다.
복수의 제2소프트 결정 데이터 래치들(147-1~147-N) 각각은 설정된 각각의 제2소프트 결정 데이터 비트(SDDB2)를 저장할 수 있다.
복수의 프리챠지 회로들(143-1~143-N) 각각은,제2리드 전압(Vrd4)을 이용하여 감지하기 위해, 제5리드 전압(Vrd3)을 이용하여 감지된 결과에 따라, 복수의 비트 라인들(BL1~BLN) 각각에 상기 프리챠지 전압을 선택적으로 공급한다.
복수의 감지 래치들(141-1~141-N) 각각은 제2리드 전압(Vrd4)을 이용하여, 상기 복수의 하드 결정 데이터 비트들 중 어느 하나(HDDB1)를 감지할 수 있다.
복수의 하드 결정 데이터 래치들(149-1~149-N) 각각은 감지된 복수의 하드 결정 데이터 비트들 중 어느 하나(HDDB1)를 저장할 수 있다.
복수의 캐시 래치들(151-1~151-N) 각각은 제1소프트 결정 데이터 비트(SDDB1), 제2소프트 결정 데이터 비트(SDDB2), 또는 복수의 하드 결정 데이터 비트들(HDDB1~HDDB4)를 저장할 수 있다.
Y-게이트(150)는 리드 동작시 컬럼 어드레스(Y-Add)에 따라 페이지 버퍼(140)에 래치된 데이터를 입출력 버퍼(미 도시)로 전달할 수 있다.
프로그램 동작시 Y-게이트(150)는 입력되는 데이터를 페이지 버퍼(140)로 전달할 수 있다.
제어 회로(160)는 외부로부터 공급되는 제어 신호(칩 인에이블 신호(/CE), 리드 인에이블 신호(/RE), 또는 라이트 인에이블 신호(/WE)) 또는 명령 신호(CMD))에 응답하여 프로그램 동작, 검증 동작, 리드 동작, 또는 이레이즈 동작을 위한 고전압 발생기(160)의 전압 생성을 제어할 수 있다.
특히, 제어 회로(160)는 페이지 버퍼(140)의 상기 제1리드 동작과 상기 제2리드 동작이 순차적으로 수행되도록 제어한다. 예컨대, 제어 회로(160)는 선택된 워드 라인으로 공급되는 제1리드 전압(Vrd1)과 제2리드 전압(Vrd4)의 순서를 제어할 수 있다.
도 4a 내지 도4d는 도 2에 도시된 페이지 버퍼의 동작을 설명하기 위한 데이터 플로우이다. 도 1 내지 도 4d를 참조하면, 도 4a는 제1리드 전압를 이용하여 각각이 상기 복수의 멀티 레벨 셀들 각각이 온 셀인지 오프 셀인지를 감지하는 복수의 감지 래치들의 동작을 나타낸다.
복수의 감지 래치들(141-1~141-N) 각각은 제1리드 전압(Vrd1)를 이용하여, 상기 복수의 멀티 레벨 셀들 각각의 상태가 온 셀(on-cell)인지 오프 셀(off-cell)인지를 감지한다.
상기 각각의 감지 결과, 복수의 감지 래치들(141-1~141-N) 각각은 제1리드 전압(Vrd1)보다 높은 문턱 전압을 가지는 셀을 상기 온 셀로 감지하며, 상기 온 셀로 감지한 복수의 감지 래치들(141-1~141-N) 각각은 '1'로 감지한다.
예컨대, 복수의 감지 래치들(141-1~141-N) 각각은 E상태(Erase상태)와 P1("0111"로 프로그램된 상태) 내지 P6 상태("0101"로 프로그램된 상태)에 해당하는 셀들, 및 P7상태("1101"로 프로그램된 상태)에 해당하는 셀들 중 제1리드 전압(Vrd1)보다 높은 문턱 전압을 가지는 셀들을 온 셀로 감지하며, '1'로 감지한다.
상기 각각의 감지 결과, 복수의 감지 래치들(141-1~141-N) 각각은 제1리드 전압(Vrd1)보다 낮은 문턱 전압을 가지는 셀을 상기 오프 셀로 감지하며, 상기 오프 셀로 감지한 복수의 감지 래치들(141-1~141-N) 각각은 '0'으로 감지된다.
예컨대, 복수의 감지 래치들(141-1~141-N) 각각은 P7상태("1101"로 프로그램된 상태)에 해당하는 셀들 중 제1리드 전압(Vrd1)보다 낮은 문턱 전압을 가지는 셀들과 P8상태("1100"로 프로그램된 상태) 내지 P15 상태("1110"으로 프로그램된 셀)에 해당하는 셀들을 오프 셀로 감지하며, '0'으로 감지한다.
복수의 감지 래치들(141-1~141-N) 각각은 상기 각각의 감지 결과 각각 감지된 비트를 제1 소프트 결정 데이터 비트(SDDB1)로 설정한다.
복수의 감지 래치들(141-1~141-N) 각각은 복수의 프리챠지 회로들(143-1~143-N) 각각이 선택적으로 상기 프리챠지 전압을 공급하기 위하여 감지된 비트들 각각을 반전시킨다. 왜냐하면 복수의 감지 래치들(141-1~141-N) 각각의 비트가 '1'일 때, 복수의 프리챠지 회로들(143-1~143-N) 각각이 복수의 비트 라인들(BL1~BLN) 각각으로 상기 프리챠지 전압을 공급할 수 있기 때문이다.
예컨대, 복수의 감지 래치들(141-1~141-N) 각각은 '0'을 '1'로 반전시키며, '1'을 '0'으로 반전시킨다.
도 4b는 감지 결과에 따른 각각의 비트를 복수의 제1소프트 결정 데이터 래치들에 저장하는 동작을 나타낸다.
복수의 감지 래치들(141-1~141-N) 각각은 반전 결과 '1'로 설정된 감지 비트만을 반전하여 반전된 비트를 복수의 제1소프트 결정 데이터 래치들(145-1~145-N)각각에 저장한다.
도 4c는 제3리드 전압을 이용하여 각각이 상기 복수의 멀티 레벨 셀들 각각이 온 셀인지 오프 셀인지를 감지하는 복수의 감지 래치들의 동작을 나타낸다.
복수의 프리챠지 회로들(143-1~143-N) 각각은 복수의 비트 라인들(BL1~BLN) 각각으로 상기 프리챠지 전압을 선택적으로 공급한다.
예컨대, 복수의 프리챠지 회로들(143-1~143-N) 각각은 복수의 감지 래치들(141-1~141-N) 각각에 '1'로 설정된 감지 비트에 대응되는 복수의 비트 라인들(BL1~BLN) 각각으로 상기 프리챠지 전압을 선택적으로 공급한다.
복수의 감지 래치들(141-1~141-N) 각각은 상기 프리챠지 전압과 제3리드 전압(Vrd1-1)을 이용하여, 상기 복수의 멀티 레벨 셀들 중에서 오프 셀로 판단된 적어도 하나의 복수의 멀티 레벨 셀의 상태(예컨대, P7상태)가 온 셀인지 오프 셀인지를 감지한다.
복수의 감지 래치들(141-1~141-N) 각각은 상기 각각의 감지 결과에 따른 상기 각각의 비트를 복수의 제1소프트 결정 데이터 래치들(145-1~145-N)에 저장한다.
도 4d는 다음 감지를 위한 복수의 감지 래치들의 리셋 동작을 나타낸다.
복수의 제1소프트 결정 데이터 래치들(145-1~145-N) 각각은 다음 감지를 위해 복수의 제1소프트 결정 데이터 래치들(145-1~145-N) 각각에 '0'으로 저장된 비트를 반전하여 반전된 비트를 복수의 감지 래치들(141-1~141-N) 각각으로 이동시킨다.
도 5는 도 2에 도시된 캐시 래치의 동작을 설명하기 위한 타이밍도이며, 도 6a 내지 6d는 도 2에 도시된 캐시 래치의 동작을 설명하기 위한 데이터 플로우이다.
도 1 내지 도 6d를 참조하면, 도 6a는 T1 시간 동안의 페이지 버퍼(140)의 동작을 나타낸다.
상기 T1 시간 동안 복수의 감지 래치들(141-1~141-N) 각각은 상기 복수의 하드 결정 데이터 비트들 중 어느 하나를 감지할 때까지 계속해서 제1복수의 리드 전압들(Vrd1~Vrd3) 각각을 이용하여 상기 복수의 멀티 레벨 셀들 각각이 온 셀인지 오프 셀인지를 감지하고, 각각의 감지 결과에 따른 각각의 비트를 제1소프트 결정 데이터 래치(145-1~145-N) 또는 제2소프트 결정 데이터 래치(147-1~147-N)에 저장할 수 있다.
또한, 복수의 감지 래치들(141-1~141-N) 각각은 상기 제2리드 전압(Vrd4)를 이용하여 상기 복수의 하드 결정 데이터 비트들 중 어느 하나(예컨대, HDDB1)를 감지할 수 있다.
도 6b와 도 6c는 T2 시간 동안의 페이지 버퍼(140)의 동작을 나타낸다.
상기 T2시간 동안 복수의 감지 래치들(141-1~141-N) 각각은 상기 복수의 하드 결정 데이터 비트들 중 어느 하나를 감지한 후 제2복수의 리드 전압들(Vrd5~Vrd8) 각각을 이용하여 상기 복수의 멀티 레벨 셀들 각각이 온 셀인지 오프 셀인지를 감지하고, 각각의 감지 결과에 따른 각각의 비트를 복수의 제1소프트 결정 데이터 래치들(145-1~145-N) 또는 복수의 제2소프트 결정 데이터 래치들(147-1~147-N)에 저장할 수 있다.
또한, 복수의 하드 결정 데이터 래치들(149-1~149-N) 각각은 각각 저장된 복수의 하드 결정 데이터 비트들 중 어느 하나를 복수의 캐시 래치들(151-1~151-N) 각각으로 전달한다.
도 6d는 상기 T3 시간 동안 페이지 버퍼(140)의 동작을 나타낸다.
상기 T3 시간 동안 복수의 감지 래치들(141-1~141-N) 각각은 상기 복수의 하드 결정 데이터 비트들 중 다른 하나(예컨대, HDDB2)를 감지할 수 있다.
또한, 복수의 제1소프트 결정 데이터 래치들(145-1~145-N)) 각각은 저장된 제1소프트 결정 데이터 비트(SDDB1)을 복수의 캐시 래치들(151-1~151-N) 각각으로 전달하며, 복수의 제2소프트 결정 데이터 래치들(147-1~147-N) 각각은 저장된 제2소프트 결정 데이터 비트(SDDB2)을 복수의 캐시 래치들(151-1~151-N) 각각으로 전달한다.
페이지 버퍼(140)는 복수의 하드 결정 데이터 비트들 중 어느 하나를 감지하여 출력하며, 상기 복수의 멀티 레벨 셀들 각각의 상태가 온 셀인지 오프 셀인지를 감지하고 감지 결과에 따른 비트를 각각 제1소프트 결정 데이터 비트(SDDB1) 또는 제2소프트 결정 데이터 비트(SDDB2)로 설정한다.
제어 회로(160)는 상기 출력 동작과 상기 설정 동작을 동시에 수행하도록 함으로써 리드 동작의 성능을 향상시킬 수 있다.
도 7은 도 1에 도시된 비휘발성 메모리 장치의 동작을 설명하기 위한 플로우차트이다. 도 1 내지 도 7를 참조하면, 페이지 버퍼(140)는 제1리드 동작시 제1리드 전압(Vrd1)을 이용하여 상기 복수의 멀티 레벨 셀들 각각의 상태가 온 셀인지 오프 셀인지를 감지하고, 각각의 감지 결과에 따른 비트를 각각의 제1소프트 결정 데이터 비트(SDDB1)로 설정한다(S10).
복수의 프리챠지 회로들(143-1~143-N) 각각은 상기 각각의 감지 결과에 따라 복수의 비트 라인들(BL1~BLN) 각각으로 상기 프리챠지 전압을 선택적으로 공급한다.
복수의 감지 래치들(141-1~141-N) 각각은 상기 프리챠지 전압과 제3리드 전압(Vrd1-1)을 이용하여, 상기 복수의 멀티 레벨 셀들 중에서 오프 셀로 판단된 적어도 하나의 복수의 멀티 레벨 셀의 상태가 온 셀인지 오프 셀인지를 감지한다(S20).
복수의 감지 래치들(141-1~141-N) 각각은 상기 각각의 감지 결과에 따른 상기 각각의 비트를 제1소프트 결정 데이터 비트로 설정한다.
복수의 감지 래치들(141-1~141-N) 각각은 상기 복수의 하드 결정 데이터 비트들 중 어느 하나(HDDB1)를 감지할 수 있다(S30).
도 8은 도 1에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 블록도를 나타낸다. 도 8을 참조하면, 메모리 시스템(300)은 대용량의 데이터 저장 능력을 지원한다. 메모리 시스템(300)은 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)와 메모리 컨트롤러(320)를 포함한다.
메모리 컨트롤러(320)는 호스트와 비휘발성 메모리 장치(100) 간의 데이터 교환을 제어한다. 메모리 컨트롤러(320)는 SRAM(321), 프로세서(322), 호스트 인터페이스(323), 에러 정정 회로(324), 및 메모리 인터페이스(325)를 포함한다.
SRAM(321)은 프로세서(322)의 동작 메모리로서 사용될 수 있다. 프로세서(322)는 메모리 컨트롤러(320)의 데이터 교환을 위한 제어 동작을 수행할 수 있다. 호스트 인터페이스(323)는 메모리 시스템(300)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다.
에러 정정 회로(324)은 비휘발성 메모리 장치(100)에서 출력되는 소프트 결정 데이터를 이용하여 복수의 하드 결정 데이터 비트들의 에러 검출과 에러 정정을 할 수 있다. 메모리 인터페이스(325)는 비휘발성 메모리 장치(100)와 인터페이싱할 수 있다.
메모리 시스템(300)은 솔리드 스테이트 디스크(solid state disk)로 구현될 수 있으며, 이 경우 에러 정정 회로(324)의 부담이 상당히 감소될 수 있다. 또한, 상기 메모리 시스템(300)은 어플리케이션 칩셋(application chipset), 카메라 이미지 프로세서(camera image processor), 모바일 디램 등과 결합하여 대용량의 데이터를 교환할 수 있는 정보 처리 기기의 저장 장치로 제공될 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치의 리드 방법은 컴퓨터로 리드할 수 있는 기록 매체에 컴퓨터가 리드할 수 있는 코드로서 구현될 수 있다. 컴퓨터가 리드할 수 있는 기록 매체는 컴퓨터 시스템에 의하여 리드될 수 있는 데이터가 저장되는 모든 종류의 기록 장치를 포함할 수 있다.
또한 컴퓨터가 리드할 수 있는 기록 매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산 방식으로 컴퓨터가 리드할 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명의 실시예에 따른 비휘발성 메모리 장치의 리드 방법을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100 : 비휘발성 메모리 장치
110 : 메모리 셀 어레이
120 : 고전압 발생기
130 : 로우 디코더
140 : 페이지 버퍼
141-1 : 감지 래치
143-1 : 프리챠지 회로
145-1 : 제1소프트 결정 데이터 래치
147-1 : 제2소프트 결정 데이터 래치
149-1 : 하드 결정 데이터 래치
151-1 : 캐시 래치
150 : Y-게이트
160 : 제어 회로
300 : 메모리 시스템
320 : 메모리 컨트롤러

Claims (10)

  1. 각각이 복수의 하드 결정 데이터 비트들을 저장할 수 있는 복수의 멀티 레벨 셀들을 포함하는 메모리 셀 어레이;
    제1리드 동작시 제1리드 전압을 이용하여 상기 복수의 멀티 레벨 셀들 각각의 상태가 온 셀인지 오프 셀인지를 감지하고, 각각의 감지 결과에 따른 각각의 비트를 각각의 제1소프트 결정 데이터 비트로 설정하고, 제2리드 동작시 제2리드 전압을 이용하여 상기 복수의 멀티 레벨 셀들 각각에 저장된 상기 복수의 하드 결정 데이터 비트들 중 어느 하나를 감지하는 페이지 버퍼; 및
    상기 제1리드 동작과 상기 제2리드 동작이 순차적으로 수행되도록 제어하는 제어 회로를 포함하는 비휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 페이지 버퍼는,
    상기 제1리드 전압을 이용하여 각각이 상기 복수의 멀티 레벨 셀들 각각의 상태가 온 셀인지 오프 셀인지를 감지하는 복수의 감지 래치들;
    각각이 상기 각각의 감지 결과에 따른 상기 각각의 비트를 상기 각각의 제1소프트 결정 데이터 비트로 설정하여 저장하는 복수의 제1소프트 결정 데이터 래치들; 및
    상기 각각의 감지 결과에 따라 각각이 복수의 비트 라인들 각각으로 프리챠지 전압을 선택적으로 공급하는 복수의 프리챠지 회로들을 포함하며,
    제3리드 동작시 상기 복수의 감지 래치들 각각은 상기 프리챠지 전압과 제3리드 전압을 이용하여 상기 복수의 멀티 레벨 셀들 중에서 오프 셀로 감지된 적어도 하나의 복수의 멀티 레벨 셀의 상태가 온 셀인지 오프 셀인지를 감지하는 비휘발성 메모리 장치.
  3. 제2항에 있어서, 상기 제1리드 전압과 상기 제3리드 전압은 서로 동일한 비휘발성 메모리 장치.
  4. 제2항에 있어서, 상기 복수의 프리챠지 회로들 각각은,
    상기 제3리드 전압을 이용한 감지 결과에 따라 각각이 상기 복수의 비트 라인들 각각으로 상기 프리챠지 전압을 선택적으로 공급하며,
    상기 복수의 감지 래치들 각각은,
    상기 프리챠지 전압과 상기 제2리드 전압을 이용하여 상기 복수의 하드 결정 데이터 비트들 중 어느 하나를 감지하는 비휘발성 메모리 장치.
  5. 제2항에 있어서, 상기 페이지 버퍼는,
    복수의 캐시 래치들을 더 포함하며,
    출력 동작시 감지된 복수의 하드 결정 데이터 비트들 중 어느 하나를 상기 복수의 캐시 래치들 각각으로 저장하고 저장된 상기 복수의 캐시 래치들 각각으로부터 출력하며, 제4리드 동작시 제4리드 전압을 이용하여 상기 복수의 멀티 레벨 셀들 각각의 상태가 온 셀인지 오프 셀인지를 감지하고, 감지 결과에 따른 비트를 제2소프트 결정 데이터 비트로 설정하고, 상기 출력 동작과 상기 제4리드 동작은 동시에 수행되는 비휘발성 메모리 장치.
  6. 비휘발성 메모리 장치; 및
    상기 비휘발성 메모리 장치로부터 출력되는 소프트 결정 데이터를 이용하여 복수의 하드 결정 데이터 비트들의 에러 검출과 에러 정정을 하기 위한 에러 정정 회로를 포함하며,
    상기 비휘발성 메모리 장치는,
    각각이 복수의 하드 결정 데이터 비트들을 저장할 수 있는 복수의 멀티 레벨 셀들을 포함하는 메모리 셀 어레이;
    제1리드 동작시 제1리드 전압을 이용하여 상기 복수의 멀티 레벨 셀들 각각의 상태가 온 셀인지 오프 셀인지를 감지하고, 각각의 감지 결과에 따른 각각의 비트를 각각의 제1소프트 결정 데이터 비트로 설정하고, 제2리드 동작시 제2리드 전압을 이용하여 상기 복수의 멀티 레벨 셀들 각각에 저장된 상기 복수의 하드 결정 데이터 비트들 중 어느 하나를 감지하는 페이지 버퍼; 및
    상기 제1리드 동작과 상기 제2리드 동작이 순차적으로 수행되도록 제어하는 제어 회로를 포함하는 메모리 시스템.
  7. 제6항에 있어서, 상기 페이지 버퍼는,
    상기 제1리드 전압을 이용하여 각각이 상기 복수의 멀티 레벨 셀들 각각의 상태가 온 셀인지 오프 셀인지를 감지하는 복수의 감지 래치들;
    각각이 상기 각각의 감지 결과에 따른 비트를 상기 각각의 비트를 상기 각각의 제1소프트 결정 데이터 비트로 설정하여 저장하는 복수의 제1소프트 결정 데이터 래치들; 및
    상기 각각의 감지 결과에 따라 각각이 복수의 비트 라인들 각각으로 프리챠지 전압을 선택적으로 공급하는 복수의 프리챠지 회로들을 포함하며,
    제3리드 동작시 상기 복수의 감지 래치들 각각은 상기 프리챠지 전압과 제3리드 전압을 이용하여 상기 복수의 멀티 레벨 셀들 중에서 오프 셀로 감지된 적어도 하나의 복수의 멀티 레벨 셀의 상태가 온 셀인지 오프 셀인지를 감지하는 메모리 시스템.
  8. 제7항에 있어서, 상기 제1리드 전압과 상기 제3리드 전압은 서로 동일한 메모리 시스템.
  9. 제7항에 있어서, 상기 복수의 프리챠지 회로들 각각은,
    상기 제3리드 전압을 이용한 감지 결과에 따라 각각이 상기 복수의 비트 라인들 각각으로 상기 프리챠지 전압을 선택적으로 공급하며,
    상기 복수의 감지 래치들 각각은,
    상기 프리챠지 전압과 상기 제2리드 전압을 이용하여 상기 복수의 하드 결정 데이터 비트들 중 어느 하나를 감지하는 메모리 시스템.
  10. 제7항에 있어서, 상기 페이지 버퍼는,
    복수의 캐시 래치들을 더 포함하며,
    출력 동작시 감지된 복수의 하드 결정 데이터 비트들 중 어느 하나를 상기 복수의 캐시 래치들 각각으로 저장하고 저장된 상기 복수의 캐시 래치들 각각으로부터 출력하며, 제4리드 동작시 제4리드 전압을 이용하여 상기 복수의 멀티 레벨 셀들 각각의 상태가 온 셀인지 오프 셀인지를 감지하고, 감지 결과에 따른 비트를 제2소프트 결정 데이터 비트로 설정하고, 상기 출력 동작과 상기 제4리드 동작은 동시에 수행되는 메모리 시스템.
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