KR100888695B1 - 과표본화 읽기 동작을 수행하는 플래시 메모리 장치 및그것의 데이터 독출 방법 - Google Patents

과표본화 읽기 동작을 수행하는 플래시 메모리 장치 및그것의 데이터 독출 방법 Download PDF

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Abstract

본 발명에 따른 플래시 메모리 장치의 독출 방법은, (a) 문턱 전압 분포에 따라 선택된 메모리 셀들을 적어도 2 개의 그룹들로 구분하는 단계; (b) 상기 적어도 2 개의 그룹들 중 어느 하나의 그룹에 대응하는 메모리 셀들의 데이터를 제 1 읽기 동작에 따라 감지하고 래치하는 단계; (c) 상기 적어도 2 개의 그룹들 중 다른 하나의 그룹에 대응하는 메모리 셀들의 데이터를 제 2 읽기 동작에 따라 감지하고 래치하는 단계; 및 (d) 상기 (c) 단계 동안, 상기 제 1 읽기 동작에 따라 감지 및 래치된 데이터를 연판정 알고리즘(Soft Decision Algorithm)에 따라 처리하는 단계를 포함한다.

Description

과표본화 읽기 동작을 수행하는 플래시 메모리 장치 및 그것의 데이터 독출 방법{FLASH MEMORY DEVICE FOR OVER-SAMPLING READ OPERATION AND READ METHOD THEREOF}
도 1a는 일반적인 멀티-비트 메모리 셀의 정상 읽기 전압을 보여주는 도면;
도 1b는 멀티-비트 메모리 셀의 과표본화 읽기 전압의 일예를 보여주는 도면;
도 2는 본 발명에 따른 메모리 시스템의 실시예를 간략히 보여주는 블록도;
도 3a 및 도 3b는 본 발명에 제 1 실시예를 간략히 보여주는 도면;
도 4는 도 3a 및 도 3b의 독출 방법을 보여주는 순서도;
도 5a 및 도 5b는 본 발명의 제 2 실시예를 간략히 보여주는 도면;
도 6은 도 5의 독출 방법을 간략히 보여주는 순서도;
도 7은 본 발명의 제 3 실시예를 간략히 보여주는 도면;
도 8은 도 7의 독출 방법을 간략히 보여주는 순서도.
*도면의 주요 부분에 대한 부호의 설명*
100 : 메모리 시스템 110 : 멀티 비트 메모리 장치
120 : 메모리 컨트롤러 121 : ROM
122 : RAM 123 : 프로세싱 유닛
124 : 호스트 인터페이스 125: 에러 정정 블록
126 : 메모리 인터페이스
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 메모리 셀에 대한 과표본화 읽기 동작을 수행하는 플래시 메모리 장치 및 그것의 독출 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분된다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불휘발성 반도체 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 불휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다. 불휘발성 반도체 메모리 장치로는 마스크 롬(Mask read-only memory, MROM), 프로그램 가능한 롬(Programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(Erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(Electrically erasable programmable read-only memory, EEPROM) 등이 있다.
일반적으로, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유 롭지 못해 일반 사용자들이 기억 내용을 갱신하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하기 때문에, 계속적인 갱신이 필요한 시스템 프로그래밍(System programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시(Flash) EEPROM은 기존의 EEPROM에 비해 집적도가 높아, 대용량 보조 기억 장치로의 응용에 매우 유리하다. 플래시 EEPROM 중에서도 낸드형(NAND-type) 플래시 EEPROM(이하, '낸드형 플래시 메모리'라 칭함)은 다른 플래시 EEPROM에 비해 집적도가 매우 높은 장점을 가진다.
최근 들어, 메모리 장치에 대한 고집적 요구가 높아짐에 따라, 하나의 메모리 셀에 멀티 비트 데이터를 저장하는 멀티 비트 메모리 장치들이 활발히 연구되고 있다. 하나의 메모리 셀에 1-비트 데이터를 저장하는 경우, 메모리 셀은 2개의 문턱 전압 분포들, 즉 데이터 "1"과 데이터 "0" 중 어느 하나에 대응되는 문턱 전압 분포를 갖는다. 이에 반해서, 하나의 메모리 셀에 2-비트 데이터를 저장하는 경우, 메모리 셀은 4개의 문턱 전압 분포들 중 어느 하나의 문턱 전압으로 프로그램된다. 하나의 메모리 셀에 3-비트 데이터를 저장하는 경우, 메모리 셀은 8개의 문턱 전압 분포들 중 어느 하나의 문턱 전압으로 프로그램된다. 최근에는, 하나의 메모리 셀에 4-비트 데이터를 저장하기 위한 다양한 기술들이 활발히 연구되고 있다.
도 1a는 하나의 메모리 셀에 3-비트 데이터를 저장하기 위한 메모리 셀의 문턱 전압 분포를 예시적으로 보여주는 도면이다. 도 1a를 참조하면, 메모리 셀에 저장된 멀티 비트 데이터를 읽기 위한 독출 전압들(10)은 각 3-비트 데이터('111', '110, '101',…,'001', '000')에 대응하는 문턱 전압 분포들 사이에 할당된다. 3- 비트 데이터 중 MSB(Most Significant bit) 페이지의 데이터를 독출하기 위해서는 독출 전압(Vrd3)이 셀의 워드 라인에 인가된다. MSB 페이지(1st page)와 LSB 페이지(3rd page)사이에 존재하는 페이지(2nd page) 데이터를 독출하기 위해서 독출 전압 (Vrd1) 또는 (Vrd5)가 인가된다. 그리고 마지막으로 LSB(Least Significant bit) 페이지의 데이터를 독출하기 위해서 독출 전압 (Vrd0, Vrd2, Vrd4, Vrd6)들이 메모리 셀들의 워드 라인에 인가될 것이다.
하나의 메모리 셀에 점점 많은 멀티-비트 데이터를 저장하기 위해서는 프로그램 전압(Vpgm) 및 검증 전압(Vvfy)의 정교한 제어가 필수적이다. 정교한 전압 제어를 통해서 메모리 셀들의 문턱 전압 분포들 각각의 간격은 조밀하게 제어될 수 있다. 조밀한 문턱 전압 분포를 위해서는 프로그램 전압의 스텝 크기를 감소시키는 것으로 가능하나, 이는 프로그램 속도를 현저히 떨어뜨리는 효과를 동반한다. 또는, 메모리 셀들의 문턱 전압 분포들이 보다 넓은 전압 범위에 형성되도록 할 수 있겠으나, 고전압 펌프의 사이즈 증가로 인한 비용 문제가 발생한다. 따라서, 프로그램 단계에서 상술한 문제의 해결에 접근하는 것이 아니라, 독출 단계에서 접근하고자 하는 노력들이 시도되고 있다. 이러한 시도들 중 하나가 확률론적인 방법을 이용하여 독출하는 과표본화 읽기(Over-sampling Read) 또는 분할 읽기(Fractional Read) 동작이다. 과표본화 읽기는 문턱 전압 분포의 기준값(예를 들면 문턱 전압 분포의 중앙값)으로부터의 상대적인 간격을 이용하는 읽기 동작이다.
도 1b는 상술한 과표본화 읽기 동작의 일 예를 간략히 보여주는 도면이다. 도 1b를 참조하면, 과표본화 읽기 전압(Vfrd0~Vfrd7)은 문턱 전압 분포들의 사이에 존재하는 전압이 아닌 문턱 전압 분포에 포함되는 전압으로 설정된다. 도 1b는 하나의 문턱 전압 분포에 대하여 1회의 과표본화 읽기를 수행하는 경우를 보여준다. 따라서, 과표본화 읽기 전압들(Vfrd0~Vfrd7) 각각은 대응하는 문턱 전압 분포의 중앙값(또는 평균값)으로 설정된다. 그러나, 하나의 문턱 전압 분포에 대해 2회 또는 3회의 과표본화 읽기 동작을 수행하는 경우, 과표본화 읽기 전압들은 하나의 문턱 전압 분포를 복수의 단위로 분할한 값들로 설정될 것이다.
이상의 정상 읽기(Normal read) 동작 및 과표본화 읽기(Over-sampling read) 동작을 통하여 문턱 전압 분포의 기준값(예를 들면 분포의 평균값)으로부터 상대적인 간격을 이용하는 읽기 동작이 가능하다. 과표본화 읽기 또는 분할 읽기에 대한 기술이 U.S. Patent No. 7,023,735에 "METHODS OF INCREASING THE RELIABILITY OF A FLASH MEMORY"라는 제목으로, U.S. Patent No. 6,816,409에 " N ON - VOLATILE SEMICONDUCTOR MEMORY DEVICE AND REWRITING METHOD"라는 제목으로 각각 기재되어 있으며, 이 출원의 레퍼런스에 포함된다.
그러나, 상술한 기술들은 과표본화된 데이터를 메모리 장치의 외부로 제공하기 위한 구체적인 장치나 방법들에 대해서는 기재하고 있지 못한 실정이다. 특히, 정상 읽기에 따라 센싱된 데이터와 과표본화 읽기에 따라 센싱된 데이터의 효과적인 출력 방법은 기술하고 있지 않다. 따라서, 과표본화 읽기에 따라 센싱되는 데이터를 고속으로 출력하기 위한 플래시 메모리 장치의 독출 방법에 대한 기술이 절실히 요구되고 있는 실정이다.
본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 과표본화된 데이터를 고속으로 읽기 위한 독출 방법 및 과표본화된 데이터를 고속으로 독출할 수 있는 메모리 시스템을 제공하는 데 있다.
상기의 과제를 이루기 위한 본 발명에 따른 플래시 메모리 장치의 독출 방법은, (a) 문턱 전압 분포에 따라 선택된 메모리 셀들을 적어도 2 개의 그룹들로 구분하는 단계; (b) 상기 적어도 2 개의 그룹들 중 어느 하나의 그룹에 대응하는 메모리 셀들의 데이터를 제 1 읽기 동작에 따라 감지하고 래치하는 단계; (c) 상기 적어도 2 개의 그룹들 중 다른 하나의 그룹에 대응하는 메모리 셀들의 데이터를 제 2 읽기 동작에 따라 감지하고 래치하는 단계; 및 (d) 상기 (c) 단계 동안, 상기 제 1 읽기 동작에 따라 감지 및 래치된 데이터를 연판정 알고리즘(Soft Decision)에 따라 처리하는 단계를 포함한다.
이 실시예에 있어서, 상기 플래시 메모리 장치는 하나의 메모리 셀에 복수 비트의 데이터가 저장되는 멀티 비트 플래시 메모리 장치이다.
이 실시예에 있어서, 상기 적어도 2 개의 그룹들은 상기 선택된 메모리 셀들의 최상위 비트(MSB)의 논리 값에 따라 구분된다.
이 실시예에 있어서, 상기 적어도 2 개의 그룹들은 최상위 비트가 논리 '1'인 메모리 셀들의 집합인 제 1 그룹과 상기 최상위 비트가 논리 '0'인 메모리 셀들의 집합인 제 2 그룹이다.
이 실시예에 있어서, 상기 제 1 읽기 동작은 상기 제 1 그룹에 포함되는 메 모리 셀들을 문턱 전압 분포들 사이에 설정되는 읽기 전압들로 감지하는 제 1 정상 읽기 동작과, 상기 제 1 그룹에 포함되는 메모리 셀들을 문턱 전압 분포들의 범위에 포함되는 읽기 전압들로 감지하는 제 1 과표본화 읽기 동작을 포함한다.
이 실시예에 있어서, 상기 제 2 읽기 동작은 상기 제 2 그룹에 포함되는 메모리 셀들을 문턱 전압 분포들 사이에 설정되는 읽기 전압들로 감지하는 제 2 정상 읽기 동작과, 상기 제 2 그룹에 포함되는 메모리 셀들을 문턱 전압 분포들의 범위에 포함되는 읽기 전압들로 감지하는 제 2 과표본화 읽기 동작을 포함한다.
이 실시예에 있어서, (e) 제 2 읽기 동작에 따라 감지 및 래치된 데이터를 연판정 알고리즘(Soft Decision)에 따라 처리하는 단계를 더 포함한다.
이 실시예에 있어서, (f) 상기 제 1 읽기 동작 및 상기 제 2 읽기 동작 각각에 따라 출력된 데이터에 대한 연판정 알고리즘에 따라 처리된 데이터를 결합하는 단계를 더 포함한다.
상기 목적을 달성하기 위한 본 발명의 다른 특징에 따른 플래시 메모리 장치의 독출 방법은, 문턱 전압 분포들 사이에 설정되는 제 1 읽기 전압들로 선택된 메모리 셀들을 감지하는 단계; 상기 제 1 읽기 전압들로 감지된 제 1 데이터를 출력하는 단계; 과표본화 읽기 동작의 실행 여부를 판단하는 단계; 상기 과표본화 읽기 동작이 선택되는 경우, 상기 문턱 전압 분포들의 범위에 포함되는 제 2 읽기 전압들로 상기 선택된 메모리 셀들을 감지하는 과표본화 읽기 단계; 상기 과표본화 읽기 동작에 따라 감지되는 제 2 데이터를 출력하는 단계; 및 상기 제 1 데이터 및 제 2 데이터를 참조하여 연판정 알고리즘에 따라 독출 데이터를 결정하는 단계를 포함한다.
이 실시예에 있어서, 상기 플래시 메모리 장치는 하나의 메모리 셀에 복수 비트의 데이터가 저장되는 멀티 비트 플래시 메모리 장치이다.
이 실시예에 있어서, 상기 과표본화 읽기 동작의 실행 여부를 판단하는 단계에서 상기 과표본화 읽기 동작이 선택되지 않는 경우, 상기 독출 데이터는 상기 제 1 데이터로 결정된다.
상기 목적을 달성하기 위한 본 발명의 또 다른 특징에 따른 플래시 메모리 장치의 독출 방법은, 문턱 전압 분포들 사이에 설정되는 제 1 읽기 전압들로 선택된 메모리 셀들을 감지하여 제 1 데이터로 래치하는 정상 읽기(Normal read) 단계; 상기 문턱 전압 분포들의 범위에 포함되는 제 2 읽기 전압들로 상기 선택된 메모리 셀들을 감지하고 제 2 데이터로 래치하는 과표본화 읽기(Over sampling read or Fractional read) 단계; 래치된 상기 제 1 및 제 2 데이터를 출력하는 단계; 및 상기 제 1 데이터 및 제 2 데이터를 참조하여 연판정 알고리즘에 따라 독출 데이터를 결정하는 단계를 포함한다.
이 실시예에 있어서, 상기 제 1 데이터는 복수 페이지 단위의 데이터이다.
이 실시예에 있어서, 상기 제 2 데이터는 복수 페이지 단위의 데이터이다.
상기 목적을 달성하기 위한 본 발명의 메모리 시스템은, 선택된 메모리 셀들을 문턱 전압 분포에 따라 적어도 2 개의 그룹들로 구분하고, 각각의 그룹들에 대응하는 메모리 셀들을 문턱 전압 분포들 사이에 설정되는 제 1 읽기 전압들과 상기 문턱 전압 분포들의 범위에 포함되는 제 2 읽기 전압들로 감지하며, 감지된 데이터 를 상기 그룹 단위로 출력하는 멀티 비트 플래시 메모리 장치; 및 상기 멀티 비트 플래시 메모리 장치로부터 출력되는 그룹 단위의 데이터를 연판정 알고리즘(Soft Decision)에 따라 독출 데이터로 결정하는 메모리 컨트롤러를 포함하되, 상기 멀티 비트 플래시 메모리 장치는 상기 적어도 2 개의 그룹들 중 어느 하나의 그룹에 대응하는 메모리 셀들의 감지 데이터를 출력한 이후에 다른 하나의 그룹에 대응하는 메모리 셀들의 데이터를 감지한다.
이 실시예에 있어서, 상기 연판정 알고리즘에 따른 결정 동작은 상기 다른 하나의 그룹에 대응하는 메모리 셀들의 데이터를 감지하는 동작과 파이프라인 방식으로 수행된다.
이 실시예에 있어서, 상기 멀티 비트 플래시 메모리 장치는 낸드형 플래시 메모리 장치이다.
이 실시예에 있어서, 상기 적어도 2 개의 그룹들은 상기 선택된 메모리 셀들의 최상위 비트(MSB)의 논리값에 따라 구분된다.
상기 목적을 달성하기 위한 본 발명의 메모리 시스템은, 선택된 메모리 셀들을 문턱 전압 분포들 사이에 설정되는 제 1 읽기 전압들로 감지하여 제 1 데이터로 출력하는 정상 읽기 동작과, 상기 문턱 전압 분포들의 범위에 포함되는 제 2 읽기 전압들로 감지하여 제 2 데이터로 출력하는 과표본화 읽기 동작을 수행하는 멀티 비트 플래시 메모리 장치; 및 독출 동작시 외부로부터의 요청에 응답하여 상기 과표본화 읽기 동작을 선택적으로 수행하도록 상기 멀티 비트 플래시 메모리 장치를 제어하는 메모리 컨트롤러를 포함하되, 상기 과표본화 읽기 동작을 선택하는 경우, 상기 메모리 컨트롤러는 상기 제 1 데이터 및 제 2 데이터를 참조하여 연판정 알고리즘에 따라 독출 데이터를 결정한다.
이 실시예에 있어서, 상기 제 1 데이터는 복수의 페이지 단위에 대응한다.
이 실시예에 있어서, 상기 제 2 데이터는 복수의 페이지 단위에 대응한다.
상기 목적을 달성하기 위한 본 발명의 메모리 시스템은, 선택된 메모리 셀들을 문턱 전압 분포들 사이에 설정되는 제 1 읽기 전압들로 감지하여 제 1 데이터로 출력하는 정상 읽기 동작과, 상기 문턱 전압 분포들의 범위에 포함되는 제 2 읽기 전압들로 감지하여 제 2 데이터로 출력하는 과표본화 읽기 동작을 수행하는 멀티 비트 플래시 메모리 장치; 및 상기 제 1 데이터 및 제 2 데이터를 참조하여 연판정 알고리즘에 따라 독출 데이터를 결정하는 메모리 컨트롤러를 포함한다.
이 실시예에 있어서, 상기 정상 읽기 동작 및 상기 과표본화 읽기 동작은 동일한 읽기 사이클에서 수행된다.
이 실시예에 있어서, 상기 멀티 비트 플래시 메모리 장치는 상기 제 1 데이터 및 상기 제 2 데이터를 저장하기 위한 페이지 버퍼 회로를 포함한다.
이 실시예에 있어서, 상기 페이지 버퍼 회로는 상기 제 1 데이터 및 상기 제 2 데이터를 저장하는 복수의 래치를 포함한다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일 한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 낸드형(NAND type) 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
더불어, 본 발명에서 서술되는 정상 읽기 동작(Normal read operation)은 읽기 전압이 메모리 스펙에서 사전에 규정된 멀티 비트 데이터 각각 대응하는 문턱 전압 분포들의 사이에 인가되는 일반적인 읽기 동작을 가리킨다. 반면에, 과표본화 읽기 동작(Over-sampling read operation)은 메모리 스펙에서 규정된 멀티 비트 데이터 각각에 대응하는 문턱 전압 분포의 범위에 포함되는 읽기 전압으로 메모리 셀의 데이터를 독출하는 방법을 의미한다. 또 다른 표현으로, 과표본화 읽기 동작은 분할 읽기 동작(Fractional read operation)으로 기술될 수 있다. 이하, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 2는 본 발명에 따른 메모리 시스템의 구성을 간략히 보여주는 블록도이다. 도 2의 메모리 시스템(100)은 멀티 비트 플래시 메모리 장치(110)를 제어하여 과표본화 읽기 동작을 수행한다. 과표본화 읽기 동작에 따라 멀티 비트 플래시 메모리 장치(110)로부터 출력되는 데이터는 메모리 컨트롤러(120)에 구비되는 연판정(Soft Decision) 알고리즘에 의하여 비트 값이 결정된다.
멀티 비트 플래시 메모리 장치(110)는 메모리 컨트롤러(120)로부터의 제어에 따라 과표본화 읽기(Over-sampling read) 또는 분할 읽기(Fractional read) 동작을 수행한다. 메모리 컨트롤러(120)는 상술한 과표본화 읽기 동작 및 정상 읽기 동작을 수행하도록 멀티 비트 플래시 메모리 장치(110)를 제어한다. 이후 메모리 컨트롤러(120)는 멀티 비트 플래시 메모리 장치(110)로부터 독출된 데이터를 경판정(Hard Decision) 알고리즘 또는 연판정(Soft Decision) 알고리즘에 따라 결정한다. ROM(121)에는 호스트(Host)와의 인터페이싱을 위한 코드 데이터가 저장된다. ROM(121)에는 메모리 컨트롤러(120)를 구동하기 위한 코드 데이터들이 저장되고, 파워 업(Power-up)시에 이들 코드 데이터는 RAM(122)으로 로드된다. RAM(122)은 프로세싱 유닛(123)의 동작 메모리로써 사용된다. 호스트 인터페이스(124)는 메모리 시스템(100)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(125)은 멀티 비트 플래시 메모리 장치(110)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(126)는 본 발명의 멀티 비트 플래시 메모리 장치(110)와 인터페이싱한다. 프로세싱 유닛(123)은 연판정(Soft decision) 알고리즘에 따라, 정상 읽기 동작 및 과표본화 읽기 동작에 의해서 독출되는 데이터를 참조하여, 확률론적(Maximum likelihood)으로 데이터의 비트 값을 결정한다. 또한, 프로세싱 유닛(123)은 메모리 컨트롤러(120)의 제반 제어 동작들을 수행한다.
상술한 구성들을 통하여 본 발명의 메모리 시스템(100)은 파이프라인(Pipeline) 방식의 과표본화 읽기 동작을 수행한다. 좀더 자세히 설명하면 다음 과 같다.
멀티 비트 플래시 메모리 장치(110)는 메모리 컨트롤러(120)로부터의 제어에 따라 과표본화 읽기(Over-sampling read) 또는 분할 읽기(Fractional read) 동작을 수행한다. 메모리 컨트롤러(120)로부터의 명령어에 응답하여 멀티 비트 플래시 메모리 장치(110)는 선택된 메모리 셀들의 MSB(Most Significant Bit) 데이터를 독출한다. 독출된 MSB 페이지 데이터를 참조하여, 멀티 비트 플래시 메모리 장치(110)는 MSB가 '1'인 메모리 셀들에 대한 정상 읽기 동작(Normal read operation) 및 과표본화 읽기 동작(Over-sampling read operation)을 수행한다. MSB가 '1'인 메모리 셀들의 정상 및 과표본화 읽기에 따라 래치된 데이터는 이후에 메모리 컨트롤러(120)로 제공된다.
MSB가 '1'인 메모리 셀들의 정상 및 과표본화 읽기 동작에 따라 래치된 데이터가 출력되면, 멀티 비트 플래시 메모리 장치(110)는 MSB가 '0'인 메모리 셀들에 대해 정상 및 과표본화 읽기 동작을 수행한다. 이때, 이미 출력된 MSB가 '1'인 셀들이 정상 및 과표본화 읽기로 출력된 데이터는 메모리 컨트롤러(120)의 연판정(Soft decision) 알고리즘에 따라 최종 비트 값이 결정된다. MSB가 '0'인 메모리 셀들의 정상 및 과표본화 읽기 동작이 수행되는 동안에, MSB가 '1'인 메모리 셀들의 연판정(Soft decision) 동작이 메모리 컨트롤러(120)에서 수행될 수 있다. 즉, 멀티 비트 플래시 메모리 장치(110)에서의 독출 동작과 메모리 컨트롤러(120)에서의 결정 동작(Decision operation)이 파이프 라인 방식으로 진행된다.
MSB가 '0'인 메모리 셀들에 대한 정상 및 과표본화 읽기 동작이 종료되면, 멀티 비트 플래시 메모리 장치(110)는 래치된 데이터를 메모리 컨트롤러(120)로 출력한다. 출력된 MSB가 '0'인 메모리 셀들에 대한 정상 및 과표본화 읽기 데이터는 연판정 알고리즘(Soft decision)에 따라 비트값이 최종적으로 결정된다. 연판정 알고리즘에 따라 최종 비트 값이 결정된 이후에 MSB가 '1'인 메모리 셀들의 데이터 및 MSB가 '0'인 메모리 셀들의 데이터는 결합된다.
상술한 읽기 동작은 본 발명의 제 1 실시예에 대한 설명이다. 본 발명의 메모리 시스템(100)은 과표본화 읽기 동작의 실행 여부를 선택할 수 있다. 즉, 정상 읽기 동작만을 수행할 수 있다. 또는 선택된 모든 메모리 셀들에 대하여 정상 읽기 동작 및 과표본화 읽기 동작을 MSB의 값에 관계없이 연속적으로 수행할 수 있다. 이상의 읽기 방법들에 따라, 본 발명의 메모리 시스템은 선택된 메모리 셀들에 대한 과표본화 읽기 동작을 파이프라인 방식에 따라 고속으로 수행할 수 있다.
도 3a 및 도 3b는 본 발명의 제 1 실시예에 따른 파이프라인 방식의 과표본화 읽기 동작을 설명하기 위한 도면이다. 도 3a는 제 1 읽기 동작(1st Read Operation)을, 도 3b는 제 2 읽기 동작(2nd Read Operation)을 각각 설명하기 위한 도면이다.
도 3a를 참조하면, 제 1 읽기 동작(1st Read Operation)은 선택된 메모리 셀들에 대한 MSB의 비트 값을 감지하는 동작으로부터 시작된다. 선택된 메모리 셀들의 워드 라인으로 읽기 전압 (Vrd3)이 제공되면, 페이지 버퍼(미도시됨)에 의해서 선택된 메모리 셀들의 MSB가 감지된다. 여기서, 제 1 읽기 동작에서는 MSB가 '1'로 센싱된 메모리 셀들(130)이 선택된다. MSB가 '1'인 메모리 셀들(130)은 각각 읽기 전압 (Vrd0~Vrd2)으로 정상 읽기 동작(Normal read operation)에 따라 감지된다. 감지된 데이터는 페이지 버퍼(미도시됨)에 구비되는 래치에 저장된다. 정상 읽기 동작에 뒤따라, MSB가 '1'인 메모리 셀들(130)은 과표본화 읽기 전압들(Vfrd0~Vrfd2)에 따라 감지된다. 과표본화 읽기 동작에 따라 감지된 데이터는 상술한 정상 읽기 동작에 따라 감지된 데이터와는 별도의 래치들에 저장된다. 제 1 읽기 동작에 포함되는 정상 및 과표본화 읽기 동작이 종료되면, 래치된 정상 및 과표본화 읽기 데이터는 출력된다. 출력된 MSB가 '1'인 메모리 셀들(130)의 정상 및 과표본화 읽기 데이터는 경판정 알고리즘에 따라 신뢰성 높은 결정 데이터로 생성된다.
도 3b를 참조하면, 제 2 읽기 동작(1st Read Operation)이 MSB가 '0'인 메모리 셀들(140)에 대해서 수행된다. MSB가 '0'인 메모리 셀들(140)은 읽기 전압 (Vrd4~Vrd6)들이 워드 라인으로 공급되는 정상 읽기 동작(Normal read operation) 따라 프로그램된 멀티 비트 데이터가 감지된다. 정상 읽기 동작에 뒤따라, MSB가 '0'인 메모리 셀들(140)은 과표본화 읽기 전압들(Vfrd0~Vrfd2)에 의해 감지된다. 과표본화 읽기 동작에 따라 감지된 데이터는 상술한 정상 읽기 동작에 따라 감지된 데이터와는 별도의 래치들에 저장된다. 제 2 읽기 동작에 포함되는 정상 및 과표본화 읽기 동작이 종료되면, 래치된 정상 및 과표본화 읽기 데이터는 출력된다.
특히, 제 2 읽기 동작이 멀티 비트 플래시 메모리 장치에서 이루어지는 구간에서, 메모리 컨트롤러(120)는 제 1 읽기 동작에 의해서 출력된 정상 읽기 데이터 및 과표본화 읽기 데이터를 참조하여 연판정(Soft decision) 동작을 수행한다. 즉, 본 발명의 메모리 컨트롤러(120)는 멀티 비트 플래시 메모리 장치(110)에서 데이터를 센싱하는 동작 중에 이전 단계에서 출력된 데이터에 대한 연판정 동작을 수행하는 파이프라인 방식의 읽기 동작을 구성한다.
도 4는 본 발명의 제 1 실시예에 따른 파이프라인 방식의 읽기 동작을 설명하기 위한 순서도이다. 도 4를 참조하면, 본 발명의 메모리 시스템(100)은 선택된 메모리 셀들에 대해 2회에 걸쳐 과표본화 읽기 동작을 파이프라인 방식에 따라 수행한다. 즉, 제 1 읽기 동작에 의해서 출력된 데이터에 대해서 연판정 동작을 수행하는 동시에 제 2 읽기 동작을 수행한다. 좀더 자세히 설명하면 다음과 같다.
호스트로부터의 읽기 요청에 응답하여 메모리 컨트롤러(120)는 본 발명에 따른 파이프라인 읽기 동작을 수행하도록 멀티 비트 플래시 메모리 장치(110)로 명령어 코드를 입력한다. 파이프라인 읽기 명령어 응답하여 멀티 비트 플래시 메모리 장치(110)는 읽기 전압 (Vrd3)에 의해서 선택된 메모리 셀들을 감지한다. 선택된 메모리 셀들 중 MSB 데이터가 '1'인 셀들(130, 도 3a 참조)이 선택된다(S110). MSB 데이터가 '1'인 셀들에 대해서 제 1 읽기 동작이 진행된다. 제 1 읽기 동작시, 메모리 셀들은 각각 읽기 전압들(Vrd0~Vrd2)에 따라 감지된다. 감지된 데이터는 페이지 버퍼(미도시됨)에 구비되는 래치에 저장된다. 정상 읽기 동작에 뒤따라, MSB가 '1'인 메모리 셀들은 과표본화 읽기 전압들(Vfrd0~Vrfd2)에 따라 감지된다. 과표본화 읽기 동작에 따라 감지된 데이터는 상술한 정상 읽기 동작에 따라 감지된 데이터와는 별도의 래치들에 저장된다(S120).
제 1 읽기 동작에 포함되는 정상 및 과표본화 읽기가 종료되면, 래치된 정상 및 과표본화 읽기 데이터는 출력된다. 제 1 읽기 동작에 의해서 출력되는 정상 및 과표본화 읽기 동작에 따라 감지된 데이터는 메모리 컨트롤러(120, 도 2 참조)의 연판정 알고리즘(Soft Decision Algorithm)에 따라 판정된다(S130). 메모리 컨트롤러(120)에서의 연판정 알고리즘(oft Decision Algorithm)과는 별도로, 멀티 비트 플래시 메모리 장치(110)에서는 제 2 읽기 동작이 제 1 읽기 동작에 연속하여 진행된다. 제 2 읽기 동작을 위하여 멀티 비트 플래시 메모리 장치(110)는 선택된 메모리 셀들 중 MSB가 '0'인 메모리 셀들(140, 도 3b 참조)을 선택한다(S140). 제 2 읽기 동작시, MSB가 '0'인 메모리 셀들은 각각 읽기 전압들(Vrd4~Vrd6)에 따라 감지된다. 감지된 데이터는 페이지 버퍼(미도시됨)에 구비되는 래치에 저장된다. 이어서, MSB가 '0'인 메모리 셀들은 과표본화 읽기 전압들(Vfrd0~Vrfd2)에 따라 감지된다. 과표본화 읽기에 따라 감지된 데이터는 상술한 정상 읽기에 따라 감지된 데이터와는 별도의 래치들에 저장된다(S150). 제 2 읽기 동작에 따라 저장된 정상 및 과표본화 읽기에 의해서 래치된 데이터가 출력되면, 메모리 컨트롤러(120)에서 연판정 알고리즘(Soft Decision Algorithm)에 따라 비트 값이 결정된다(S160). 제 1 읽기 동작 및 제 2 읽기 동작에 따라 독출된 데이터는 메모리 컨트롤러(110)의 내부에서 결합되고 이후의 에러 정정 동작이나 기타 프로세싱이 이루어진다(S170). 상술한 순서도에서 단계 (S130)은 단계들 (S140~S150)과 파이프라인(Pipeline)을 구성한다. 즉, 상술한 본 발명의 제 1 실시예에 따르면, 제 1 읽기 동작에 의해서 출력되는 데이터에 대한 경판정 알고리즘의 수행과 제 2 읽기 동작이 파이프 라인 방식으로 수행된다. 따라서, 선택된 메모리 셀들로부터 독출된 데이터에 대한 경판 정 알고리즘을 수행하기 위한 메모리 컨트롤러(120)의 부담을 줄일 수 있다.
도 5a 및 도 5b는 본 발명의 메모리 시스템(100)에 의해서 수행되는 데이터 읽기 방법의 제 2 실시예를 간략히 설명하는 도면이다. 본 발명의 제 2 실시예에 따르면, 멀티 비트 플래시 메모리 장치(110)는 MSB에 따라 메모리 셀들을 구분하지 않고 선택된 메모리 셀들 모두에 대해서 정상 및 과표본화 읽기 동작을 수행한다.
도 5a에는 정상 읽기 동작을 수행하기 위한 읽기 전압들(Vrd0~Vrd6)이 문턱 전압 분포들과 함께 도시되어 있다. 도 5b를 참조하면, 과표본화 읽기 동작을 위한 읽기 전압들(Vfrd0~Vfrd6)이 도시되어 있다. 본 발명의 메모리 시스템은 도 5a에 따른 읽기 전압들에 의한 정상 읽기 동작만을 수행할 수 있다. 그리고 보다 신뢰성 높은 데이터를 얻기 위해 메모리 시스템은 도 5b에 따른 과표본화 읽기 동작을 추가적으로 수행할 수 있다.
도 6은 본 발명의 제 2 실시예를 설명하기 위한 순서도이다. 본 발명의 메모리 시스템은 선택된 메모리 셀들을 MSB에 따라서 분할하지 않고 정상 읽기 동작 또는 과표본화 읽기 동작을 수행한다. 이하 본 발명의 제 2 실시예가 상술한 도면들에 의거하여 상세히 설명될 것이다.
읽기 동작이 시작되면, 멀티 비트 플래시 메모리 장치(110)는 선택된 메모리 셀들에 대해 정상 읽기 동작을 수행한다. 이때, 선택된 메모리 셀들의 워드 라인으로는 정상 읽기 전압(Vrd0~Vrd6)이 순차적으로 공급된다. 이때, 페이지 버퍼(미도시됨)는 선택된 메모리 셀들의 비트 라인을 감지하고 감지된 데이터(멀티 비트 데이터)를 복수의 래치에 저장한다(S210). 정상 읽기 동작이 완료되면, 멀티 비트 플 래시 메모리 장치(110)는 래치에 저장된 감지 데이터를 메모리 컨트롤러(110)에 출력한다(S220). 이후, 메모리 컨트롤러(120)는 과표본화 읽기 동작을 수행할지 여부를 판단한다(S230). 만일 과표본화 읽기 동작을 수행하지 않는 경우에는 정상 읽기 동작에 따라 출력된 데이터를 별도의 처리없이 독출 데이터로 인정하는 경판정 알고리즘에 따라 결정한다(S270).
그러나, 보다 신뢰성 높은 데이터를 얻기 위해 과표본화 읽기 동작을 수행해야 하는 경우, 절차는 과표본화 읽기 동작을 위한 단계(S240)로 이동한다. 과표본화 읽기 동작을 위하여 멀티 비트 플래시 메모리 장치(110)는 과표본화 읽기 전압(Vrfd0~Vfrd6)에 의거하여 선택된 메모리 셀들을 센싱한다. 센싱된 데이터는 페이지 버퍼의 래치에 저장된다(S240). 과표본화 읽기 동작이 종료되면, 과표본화 읽기 데이터는 메모리 컨트롤러(110)로 출력된다(S250). 메모리 컨트롤러(120)는 출력된 과표본화된 데이터와 정상 읽기 동작시에 출력된 데이터를 참조하여 연판정(Soft decision) 동작을 수행한다(S260). 연판정 알고리즘(Soft decision algorithm)에 따라 결정된 데이터는 에러 정정 알고리즘과 같은 호스트로 전송하기 위한 데이터 처리 과정에 의해서 처리된다(S280).
상술한 제 2 실시예에 따르면, 선택된 메모리 셀들에 대한 정상 읽기 동작과 과표본화 읽기 동작을 선택적으로 수행할 수 있다. 고신뢰성을 요구하는 데이터에 대해서 메모리 컨트롤러(120)는 정상 읽기 동작 및 과표본화 읽기 동작을 연속적으로 수행하여 연판정 알고리즘에 따라 데이터 값을 결정한다. 반면에, 고신뢰성을 요구하지 않는 데이터에 대해서는 정상 읽기 동작만을 수행하도록 멀티 비트 플래 시 메모리 장치를 제어할 수 있다.
도 7은 본 발명의 제 3 실시예를 설명하기 위한 도면이다. 도 3을 참조하면, 정상 읽기 동작 및 과표본화 읽기 동작이 연속되는 독출 사이클 동안 진행된다. 그리고, 연속되는 읽기 사이클 동안 감지된 정상 읽기 데이터 및 과표본화 읽기 데이터는 메모리 컨트롤러(120)에 출력될 수 있다.
하지만, 연속되는 읽기 사이클 동안, 정상 읽기 동작에 따라 감지되는 선택된 메모리 셀들의 데이터와, 과표본화 읽기 동작에 의해서 감지되는 데이터를 모두 저장하기 위한 충분한 수의 래치들이 페이지 버퍼에 구비되어야 한다.
도 8은 상술한 제 3 실시예에 따른 읽기 동작을 설명하는 순서도이다. 도 8을 참조하여 정상 읽기 동작과 과표본화 읽기 동작을 연속되는 읽기 사이클 동안에 수행하기 위한 단계별 동작들이 도면에 의거하여 상세히 설명될 것이다.
호스트로부터의 읽기 요청에 응답하여 메모리 컨트롤러(120)는 본 발명에 따른 읽기 동작을 수행하도록 멀티 비트 플래시 메모리 장치(110)로 명령어 코드를 입력한다. 명령어에 응답하여 멀티 비트 플래시 메모리 장치(110)는 읽기 전압들 (Vrd0~Vrd6)에 의해서 선택된 메모리 셀들을 감지한다. 이때 감지된 복수 페이지에 대응하는 정상 읽기 데이터는 페이지 버퍼의 래치들에 순차적으로 저장된다(S310). 정상 읽기 동작에 뒤따라, 멀티 비트 플래시 메모리 장치(110)는 과표본화 읽기 전압들(Vfrd0~Vrfd2)에 따라 선택된 메모리 셀들을 순차적으로 감지한다. 이때 감지된 과표본화 데이터는 정상 읽기 동작시에 감지된 데이터를 저장하는 래치와는 별도로 제공되는 래치들에 저장된다(S320). 과표본화 읽기 동작이 완료되면, 페이지 버퍼에 래치된 정상 읽기 동작에 따른 데이터 및 과표본화 읽기 동작에 따른 데이터는 메모리 컨트롤러(110)로 출력된다(S330). 출력된 데이터는 연판정 알고리즘에 따라 최종적으로 비트 값이 결정된다(S340). 이후에는 호스트로의 전송을 위한 데이터 처리 동작들이 이루어진다(S350).
본 발명의 제 3 실시예에 따른 과표본화 읽기 방법에 따르면, 정상 읽기 동작 및 과표본화 읽기 동작이 연속되는 읽기 사이클 동안에 수행된다. 따라서, 정상 읽기 동작 및 과표본화 읽기 동작에 따라 감지된 데이터를 모두 래치하기 위한 페이지 버퍼의 래치 구조가 필수적이다.
본 발명의 실시예들을 통하여 과표본화 읽기 동작을 수행하는 방법과 과표본화에 따라 감지된 데이터의 출력 방법이 도면들에 의거하여 기술되었다. 본 발명의 멀티 비트 플래시 메모리 장치의 읽기 방법에 따르면, 과표본화 읽기 동작에 따라 감지되는 데이터의 신속한 출력이 가능하여 고속 및 고신뢰성의 메모리 시스템을 구현할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상과 같은 본 발명에 의하면, 고속으로 과표본화 읽기 동작을 수행하는 메모리 시스템을 구현할 수 있다. 따라서 본 발명의 독출 방법에 따르면, 고속 및 고신뢰성을 갖는 메모리 시스템을 제공할 수 있다.

Claims (25)

  1. 플래시 메모리 시스템의 독출 방법에 있어서:
    (a) 선택된 메모리 셀들을 문턱 전압 크기에 따라 적어도 제 1 그룹 및 제 2 그룹으로 구분하는 단계;
    (b) 상기 제 1 그룹에 포함되는 메모리 셀들의 데이터를 각각 제 1 정상 읽기 동작 및 제 1 과표본화 읽기 동작에 따라 감지하고 래치하는 단계; 그리고
    (c) 상기 제 2 그룹에 포함되는 메모리 셀들의 데이터를 각각 제 2 정상 읽기 동작 및 제 2 과표본화 읽기 동작에 따라 감지하고 래치하면서 상기 (b) 단계에서 래치된 데이터를 연판정 알고리즘(Soft decision algorithm)에 따라 처리하는 단계를 포함하는 독출 방법.
  2. 제 1 항에 있어서,
    상기 선택된 메모리 셀들은 하나의 메모리 셀에 복수 비트의 데이터가 저장되는 멀티 비트 플래시 메모리 셀들인 것을 특징으로 하는 독출 방법.
  3. 제 2 항에 있어서,
    상기 제 1 그룹 및 상기 제 2 그룹 각각은 상기 선택된 메모리 셀들의 최상위 비트(MSB)의 논리 값에 따라 구분되는 것을 특징으로 하는 독출 방법.
  4. 제 3 항에 있어서,
    상기 최상위 비트가 논리 '1'인 메모리 셀들은 제 1 그룹으로, 상기 최상위 비트가 논리 '0'인 메모리 셀들의 제 2 그룹으로 구분되는 독출 방법.
  5. 제 1 항에 있어서,
    상기 제 1 정상 읽기 동작 및 상기 제 2 정상 읽기 동작은 프로그램 상태들 각각에 대응하는 기준 문턱 전압 분포들 사이에 위치하는 읽기 전압들에 의해서 수행되는 독출 방법.
  6. 제 5 항에 있어서,
    상기 제 1 과표본화 읽기 동작 및 상기 제 2 과표본화 읽기 동작은 프로그램 상태들 각각에 대응하는 기준 문턱 전압 분포들 범위에 포함되는 읽기 전압들에 의해서 수행되는 독출 방법.
  7. 제 1 항에 있어서,
    (d) 상기 (c) 단계에서 상기 제 2 정상 읽기 동작과 상기 제 2 과표본화 읽기 동작에 따라 래치된 데이터를 연판정(Soft Decision) 알고리즘에 따라 처리하는 단계를 더 포함하는 독출 방법.
  8. 제 7 항에 있어서,
    (e) 상기 (c) 단계와 상기 (d) 단계 각각에서 상기 연판정 알고리즘에 따라 처리된 데이터를 결합하는 단계를 더 포함하는 독출 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    플래시 메모리 시스템의 독출 방법에 있어서:
    기준 문턱 전압 분포들 사이에 위치하는 제 1 읽기 전압들로 선택된 메모리 셀들을 감지하는 단계;
    상기 제 1 읽기 전압들로 감지된 제 1 데이터를 출력하는 단계;
    과표본화 읽기 동작의 실행 여부를 판단하는 단계;
    상기 과표본화 읽기 동작의 실행이 선택되는 경우, 상기 기준 문턱 전압 분포들의 범위에 포함되는 제 2 읽기 전압들로 상기 선택된 메모리 셀들을 감지하는 과표본화 읽기 단계;
    상기 과표본화 읽기 동작에 따라 감지되는 제 2 데이터를 출력하는 단계; 및
    상기 제 1 데이터 및 제 2 데이터를 참조하여 연판정 알고리즘에 따라 독출 데이터를 결정하는 단계를 포함하는 독출 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 9 항에 있어서,
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 9 항에 있어서,
    상기 과표본화 읽기 동작의 실행 여부를 판단하는 단계에서 상기 과표본화 읽기 동작이 선택되지 않는 경우, 상기 제 1 데이터를 상기 독출 데이터로 결정하는 독출 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    플래시 메모리 시스템의 독출 방법에 있어서:
    문턱 전압 분포들 사이에 설정되는 제 1 읽기 전압들로 선택된 메모리 셀들을 감지하여 제 1 데이터로 래치하는 정상 읽기(Normal read) 단계;
    상기 문턱 전압 분포들의 범위에 포함되는 제 2 읽기 전압들로 상기 선택된 메모리 셀들을 감지하고 제 2 데이터로 래치하는 과표본화 읽기(Over sampling read or Fractional read) 단계;
    래치된 상기 제 1 및 제 2 데이터를 출력하는 단계; 및
    상기 제 1 데이터 및 제 2 데이터를 참조하여 연판정 알고리즘에 따라 독출 데이터를 결정하는 단계를 포함하는 독출 방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서,
    상기 제 1 데이터는 복수 페이지 단위의 데이터인 것을 특징으로 하는 독출 방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 13 항에 있어서,
    상기 제 2 데이터는 복수 페이지 단위의 데이터인 것을 특징으로 하는 독출 방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    선택된 메모리 셀들을 문턱 전압 분포에 따라 적어도 2 개의 그룹들로 구분하고, 각각의 그룹들에 대응하는 메모리 셀들을 문턱 전압 분포들 사이에 설정되는 제 1 읽기 전압들과 상기 문턱 전압 분포들의 범위에 포함되는 제 2 읽기 전압들로 감지하며, 감지된 데이터를 상기 그룹 단위로 출력하는 멀티 비트 플래시 메모리 장치; 및
    상기 멀티 비트 플래시 메모리 장치로부터 출력되는 그룹 단위의 데이터를 연판정 알고리즘(Soft decision algorithm)에 따라 독출 데이터로 결정하는 메모리 컨트롤러를 포함하되,
    상기 멀티 비트 플래시 메모리 장치는 상기 적어도 2 개의 그룹들 중 어느 하나의 그룹에 대응하는 메모리 셀들의 감지 데이터를 출력한 이후에 다른 하나의 그룹에 대응하는 메모리 셀들의 데이터를 감지하는 것을 특징으로 하는 메모리 시스템.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서,
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서,
    상기 멀티 비트 플래시 메모리 장치는 낸드형 플래시 메모리 장치인 것을 특징으로 하는 메모리 시스템.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서,
    상기 적어도 2 개의 그룹들은 상기 선택된 메모리 셀들의 최상위 비트(MSB)의 논리값에 따라 구분되는 것을 특징으로 하는 메모리 시스템.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    선택된 메모리 셀들을 문턱 전압 분포들 사이에 설정되는 제 1 읽기 전압들로 감지하여 제 1 데이터로 출력하는 정상 읽기 동작과, 상기 문턱 전압 분포들의 범위에 포함되는 제 2 읽기 전압들로 감지하여 제 2 데이터로 출력하는 과표본화 읽기 동작을 수행하는 멀티 비트 플래시 메모리 장치; 및
    독출 동작시 외부로부터의 요청에 응답하여 상기 과표본화 읽기 동작을 선택적으로 수행하도록 상기 멀티 비트 플래시 메모리 장치를 제어하는 메모리 컨트롤러를 포함하되,
    상기 과표본화 읽기 동작을 선택하는 경우, 상기 메모리 컨트롤러는 상기 제 1 데이터 및 제 2 데이터를 참조하여 연판정 알고리즘에 따라 독출 데이터를 결정하는 것을 특징으로 하는 메모리 시스템.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제 19 항에 있어서,
    상기 제 1 데이터는 복수의 페이지 단위에 대응하는 것을 특징으로 하는 메모리 시스템.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제 20 항에 있어서,
    상기 제 2 데이터는 복수의 페이지 단위에 대응하는 것을 특징으로 하는 메모리 시스템.
  22. 선택된 메모리 셀들을 문턱 전압 분포들 사이에 설정되는 제 1 읽기 전압들로 감지하여 제 1 데이터로 출력하는 정상 읽기 동작과, 상기 문턱 전압 분포들의 범위에 포함되는 제 2 읽기 전압들로 감지하여 제 2 데이터로 출력하는 과표본화 읽기 동작을 수행하는 멀티 비트 플래시 메모리 장치; 및
    상기 제 1 데이터 및 제 2 데이터를 참조하여 연판정 알고리즘에 따라 독출 데이터를 결정하는 메모리 컨트롤러를 포함하는 메모리 시스템.
  23. 제 22 항에 있어서,
    상기 정상 읽기 동작 및 상기 과표본화 읽기 동작은 연속되는 읽기 사이클에 서 수행되는 것을 특징으로 하는 메모리 시스템.
  24. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.
    제 23 항에 있어서,
    상기 멀티 비트 플래시 메모리 장치는 상기 제 1 데이터 및 상기 제 2 데이터를 저장하기 위한 페이지 버퍼 회로를 포함하는 것을 특징으로 하는 메모리 시스템.
  25. 청구항 25은(는) 설정등록료 납부시 포기되었습니다.
    제 24 항에 있어서,
    상기 페이지 버퍼 회로는 상기 제 1 데이터 및 상기 제 2 데이터를 저장하는 복수의 래치를 포함하는 것을 특징으로 하는 메모리 시스템.
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