KR20020057055A - 멀티레벨을 가지는 플래쉬 메모리를 프로그램/리드하기위한 회로 및 그 방법 - Google Patents

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Abstract

본 발명은 멀티레벨을 가지는 플래쉬 메모리를 프로그램/리드하기 위한 회로 및 그 방법에 관한 것으로, 멀티레벨을 가지는 메모리 셀들로 이루어진 플래쉬 메모리 어레이; 메모리 셀의 멀티레벨을 표현하기 위한 비트 중에서 n개의 상위비트를 구성하기 위한 레퍼런스 전류를 공급하는 상위비트 레퍼런스 셀 블록; 메모리 셀의 멀티레벨을 표현하기 위한 비트 중에서 m개의 하위비트를 구성하기 위한 레퍼런스 전류를 공급하는 하위비트 레퍼런스 셀 블록; 메모리 셀의 제어게이트에 전압을 공급하는 셀 게이트 전압 공급부; 레퍼런스 전류와 메모리 셀의 드레인 전압을 비교하여 메모리 셀의 레벨을 리드하거나 프로그램하는 메모리 셀 프로그램/리드부; 및 메모리 셀 프로그램/리드부의 출력 데이터를 저장하거나 저장된 데이터를 메모리 셀 프로그램/리드부에 공급하는 데이터 레지스터로 구성된다. 본 발명은 레벨의 수가 증가할수록 부족해지는 문턱전압 분포간의 간격을 충분히 확보하면서 레벨의 센싱 속도를 적절히 조절할 수 있도록 하기 위해, 메모리 셀과 레퍼런스 전류 셀의 문턱전압을 분포시킨다.

Description

멀티레벨을 가지는 플래쉬 메모리를 프로그램/리드하기 위한 회로 및 그 방법{CIRCUIT FOR PROGRAMMING AND READING FLASH MEMORY WITH MULTIPLE LEVELS AND METHOD FOR THE SAME}
본 발명은 멀티레벨을 가지는 플래쉬 메모리를 프로그램/리드(read)하기 위한 회로 및 그 방법에 관한 것으로, 보다 상세하게는 레벨의 수가 증가할수록 부족해지는 문턱전압 분포간의 간격을 충분히 확보하면서 레벨의 센싱 속도를 적절히 조절할 수 있도록 하기 위해, 메모리 셀과 레퍼런스 전류 셀의 문턱전압을 분포시킴으로써, 멀티레벨을 가지는 플래쉬 메모리를 프로그램/리드하기 위한 회로 및 그 방법에 관한 것이다.
일반적으로 EPROM이나 EEPROM은 DRAM과는 달리 리플래쉬(reflesh) 동작을 필요로 하지 않고, SRAM과도 달리 전원전압이 끊겨도 저장 데이터가 소멸되지 않는 비휘발성 메모리이다. 여기서, 바이트(byte) 단위로 저당 데이터를 소거(erase)하는 대신에, 블록단위의 셀들에 저장된 데이터를 한꺼번에 소거하는 EEPROM을 플래쉬 메모리라 부른다.
플래쉬 메모리는 플로팅 게이트(floating gate)를 가지는 MOS 트랜지스터를 셀(cell) 트랜지스터로서 이용한다. 플래쉬 메모리의 프로그래밍 동작은 플로팅 게이트에 전자를 주입하여 셀 트랜지스터의 문턱(threshold)전압을 증가시키는 동작이고, 플래쉬 메모리의 소거동작은 플로팅 게이트에 주입된 전자를 뽑아내어 플로팅 게이트를 전자가 없는 상태로 만들어 문턱전압을 낮추는 동작이다.
이러한 일반적인 플래쉬 메모리는 프로그램 상태 및 소거상태라는 2개의 상태만 가질 수 있지만, 최근 3개 이상의 상태를 가질 수 있는 플래쉬 메모리가 개발되고 있다.
EEPROM 플래쉬 메모리를 프로그램하는 방법으로는, 프로그램 동작과 검증(verify)동작을 반복하는 방법과, 메모리 셀이 프로그램될 때까지 긴 프로그램 펄스를 메모리 셀의 게이트에 계속 인가하다가 메모리 셀이 프로그램되는 순간 모든 프로그램 조건(condition)을 제거하는 방법 등이 있다.
상기와 같은 방법들을 이용하여 메모리 셀의 플로팅 게이트에 저장되는 전하의 양을 정밀하게 조절하여 플래쉬 메모리를 프로그램함으로써, 각각의 메모리 셀은 복수개의 특정 문턱전압을 가질 수 있고, 한 개의 메모리 셀은 복수개의 비트 정보을 가질 수 있다.
복수개의 레벨을 저장한 플래쉬 메모리를 읽는 방법으로는, 각 레벨을 서로 구별하기 위해 (레벨 수-1)개의 비교회로를 가지는 센스앰프 회로를 구비하고, 메모리 셀 및 레퍼런스(reference) 전류 셀의 제어 게이트에 일정한 전압을 인가하는 방법과, 2개의 레벨(1bit)만을 판단할 수 있는 1개의 비교회로로 구성된 센스앰프를 구비하고, 메모리 셀 및 레퍼런스 전류 셀의 제어 게이트에 인가되는 전압을 변화시키면서 각 레벨을 단계적으로 센싱하는 방법이 있다.
도 1a를 참조하면, 종래의 멀티레벨을 가지는 플래쉬 메모리를 프로그램/리드하기 위한 회로는, 데이터를 저장하는 메모리 셀(10)과, 상기 메모리 셀(10)의 드레인에 전원전압(Vdd)을 공급하는 드레인 바이어스(bias)부(12)와, 3개의 레퍼런스 전류(ref1),(ref2),(ref3)를 발생하는 레퍼런스 셀 블록(14)과, 상기 레퍼런스 전류(ref1),(ref2),(ref3)와 상기 메모리 셀(10)의 드레인 전류를 각각 비교하는 비교기(16),(18),(20)와, 상기 비교기(16),(18),(20)의 출력(X1),(X2),(X3)의 출력을 디코딩하여 2비트의 멀티레벨(MSB),(LSB)을 출력하는 디코딩부(22)로 구성된다.
상기와 같이 구성되는 종래의 회로에 있어서, 각 레벨은 도 1b와 같은 분포(distribution)를 가진다. 즉, 레퍼런스 전류(ref1),(ref2),(ref3)는 레퍼런스 셀의 문턱전압(Vt) 크기에 따라 분포되어, 멀티레벨(MSB),(LSB)은 4개의 상태, 즉 레벨을 가지게 된다.
메모리 셀(10) 및 레퍼런스 셀들의 제어게이트에 일정 전압(Vgs)이 인가되면, 도 1c에 도시된 바와 같이, 서로 다른 범위의 레퍼런스 전류(ref1),(ref2),(ref3)가 비교기(16),(18),(20)에 각각 인가된다. 이때, 메모리 셀(10)이 구동되어 메모리 셀(10)의 드레인 전류도 비교기(16),(18),(20)에 인가된다. 비교기(16),(18),(20)는 입력된 전류의 크기를 각각 비교하고, 디코딩부(22)는 비교기(16),(18),(20)의 출력(X1),(X2),(X3)에 따라, 멀티레벨(MSB),(LSB)을 출력한다.
상기의 경우, 원하는 레벨을 한 번에 센싱할 수 있는 장점이 있으나, 각 레벨의 문턱전압 분포(distribution) 이외에 비교전류를 공급하는 (레벨 수-1)개의 레퍼런스 전류 셀의 분포를 가지게 된다. 따라서, 2비트 셀의 경우에는 메모리 셀 4개와 레퍼런스 전류 셀 3개가 필요하게 되어 총 7개의 문턱전압 분포를 가져야 하고, 4비트 셀의 경우에는 메모리 셀 16개와 15개의 레퍼런스 전류 셀이 필요하게 되어 총 31개의 문턱전압 분포를 가져야 한다. 결과적으로, 각 레벨을 나타내는 비트 수가 증가할수록, 문턱전압 분포를 제한된 특정 전압 범위, 즉 문턱전압 윈도우(Vtwindow) 내에 설정하기에는 여유(margin)가 절대적으로 부족해지며 실제로 3비트 이상의 메모리 셀에는 상기 전자의 방법이 적용되기 어렵다.
도 2a를 참조하면, 멀티레벨을 가지는 플래쉬 메모리를 프로그램/리드하기 위한 종래의 다른 회로는, 데이터를 저장하는 메모리 셀(30)과, 상기 메모리 셀(30)의 드레인에 전원전압(Vdd)을 공급하는 드레인 바이어스부(32)와, 1개의 레퍼런스 전압(Vref)을 발생하는 레퍼런스 셀 블록(34)과, 상기 레퍼런스 전압(Vref)과 상기 메모리 셀(30)의 드레인 전압을 비교하는 비교기(36)와, 상기 비교기(36)의 출력을 디코딩하여 2비트의 멀티레벨(MSB),(LSB)을 출력하는 디코딩부(38)로 구성된다.
상기와 같이 구성되는 종래의 회로에 있어서, 각 레벨은 도 2b와 같은 분포를 가진다.
메모리 셀(30) 및 레퍼런스 셀의 제어게이트에 전압(Vgs)이 3단계(V1),(V2),(V3)로 증가 또는 감소되어 인가되면, 도 2c에 도시된 바와 같이, 서로 다른 범위의 레퍼런스 전압(Vref)이 비교기(36)에 각각 인가된다. 이때, 메모리 셀(30)이 구동되어 메모리 셀(30)의 드레인 전류(Icell)에 따른 드레인 전압(Vcell)도 비교기(36)에 인가된다. 비교기(36)는 입력된 전압의 크기를 비교하고, 디코딩부(38)는 비교기(36)의 출력에 따라, 멀티레벨(MSB),(LSB)을 출력한다.
상기의 경우, 1개의 센스앰프와 1개의 레퍼런스 셀만으로도 멀티레벨 센싱이 가능하나, 각 레벨을 센싱하기 위하여는 순차적으로 셀의 게이트에 인가되는 전압을 변화시켜야 하므로, 추가회로가 필요하고 고 센싱속도가 느려지는 단점이 있었다. 즉, 2비트의 레벨의 경우 3단계, 3비트의 레벨의 경우 7단계, 4비트의 레벨의 경우15단계로 제어게이트에 인가되는 전압을 변화시켜야 하는 등, (레벨 수-1)번의 전압변화 단계가 필요하기 때문에 각 레벨을 위한 비트 수가 증가할수록 제어게이트에 인되는 전압을 변화시켜야 하는 횟수가 2n배로 증가하므로 센싱속도가 느려지게 된다.
결과적으로, 각 메모리 셀에 저장되는 데이터가 3비트 이상이 되어 레벨의 수가 증가하면 상기의 종래기술들은 실제로 사용하기가 어렵다.
한편, 미국특허 제5,172,338호 및 제5,717,632호에도 플래쉬 메모리를 프로그램/리드(read)하기 위한 기술이 제시되어 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 레벨의 수가 증가할수록 부족해지는 문턱전압 분포간의 간격을 충분히 확보하면서 레벨의 센싱 속도를 적절히 조절할 수 있도록, 메모리 셀과 레퍼런스 전류 셀의 문턱전압을 분포시킴으로써, 멀티레벨을 가지는 플래쉬 메모리를 프로그램/리드하기 위한 회로 및 그 방법을 제공함에 있다.
본 발명의 다른 목적은 k비트(k=n+m)로 표현되는 복수개의 레벨을 가지는 플래쉬 메모리에 있어서, 메모리 셀과 레퍼런스 전류 셀의 문턱전압을 프로그램하여 분포시키고, 각 레벨이 구별되도록 (레벨 수-1)개의 비교회로를 가지는 센스앰프와 일정한 제어게이트 전압을 이용하여 상위 n비트를 구성하고, 1비트로 표현되는 2개의 레벨만을 판단할 수 있는 1개의 비교회로를 가지는 센스앰프로 제어게이트 전압을 변화시켜 하위 m비트를 구성하는 멀티레벨을 가지는 플래쉬 메모리를 프로그램/리드하기 위한 회로 및 그 방법을 제공함에 있다.
도 1a는 3개의 레퍼런스 전류 셀을 구비한 종래의 멀티레벨을 가지는 플래쉬 메모리를 프로그램/리드하기 위한 회로의 구성을 보인 것이다.
도 1b는 도 1a에 사용되는 레퍼런스 전류의 분포를 보인 그래프이다.
도 1c는 도 1a에 포함된 각 레퍼런스 전류 셀의 게이트 전압과 레퍼런스 전류간의 특성을 보인 그래프이다.
도 2a는 3개의 레퍼런스 전류 셀을 구비한 종래의 멀티레벨을 가지는 플래쉬 메모리를 프로그램/리드하기 위한 회로의 구성을 보인 것이다.
도 2b는 도 2a에 사용되는 레퍼런스 전류의 분포를 보인 그래프이다.
도 2c는 도 2a에 포함된 각 레퍼런스 전류 셀의 게이트 전압과 레퍼런스 전류간의 특성을 보인 그래프이다.
도 3은 본 발명에 따른 멀티레벨을 가지는 플래쉬 메모리를 프로그램/리드하기 위한 회로의 구성을 보인 것이다.
도 4 및 도 5는 도 3에 포함된 각 레퍼런스 전류 셀의 게이트 전압과 레퍼런스 전류간의 특성을 보인 그래프이다.
** 도면의 주요부분에 대한 부호의 설명 **
40 : 플래쉬 메모리 어레이42: 상위비트 레퍼런스 셀 블록
44 : 하위비트 레퍼런스 셀 블록 46: 셀 게이트 전압 공급부
48 : 메모리 셀 프로그램/리드부 50: 데이터 레지스터
상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 회로는 상위 n비트와 하위 m비트로써 표현되는 2n+m개의 레벨을 각각 가지는 복수개의 플래쉬 메모리 셀들을 포함하는 플래쉬 메모리에 있어서, 멀티레벨을 가지는 메모리 셀들로 이루어진 플래쉬 메모리 어레이; 상기 메모리 셀의 멀티레벨을 표현하기 위한 비트 중에서 n개의 상위비트를 구성하기 위한 레퍼런스 전류를 공급하는 상위비트 레퍼런스 셀 블록; 상기 메모리 셀의 멀티레벨을 표현하기 위한 비트 중에서 m개의 하위비트를 구성하기 위한 레퍼런스 전류를 공급하는 하위비트 레퍼런스 셀 블록; 상기 메모리 셀의 제어게이트에 전압을 공급하는 셀 게이트 전압 공급부; 상기 레퍼런스 전류와 상기 메모리 셀의 드레인 전압을 비교하여 메모리 셀의 레벨을 리드하거나 프로그램하는 메모리 셀 프로그램/리드부; 및 상기 메모리 셀 프로그램/리드부의 출력 데이터를 저장하거나 저장된 데이터를 상기 메모리 셀 프로그램/리드부에 공급하는 데이터 레지스터로 구성됨을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 방법은 상위 n비트와 하위 m비트로써 표현되는 2n+m개의 레벨을 각각 가지는 각각 가지는 복수개의 플래쉬 메모리 셀들을 포함하는 플래쉬 메모리에 있어서, 상위 n비트를 구별하는 기준이 되는 (2n-1)개의 레퍼런스 전류 셀들이 일정간격의 문턱전압을 가지도록 레퍼런스전류를 프로그램하는 단계; 하위 n비트를 구별하는 기준이 되는 2n개의 레퍼런스 전류 셀들이 일정간격의 문턱전압을 가지도록 레퍼런스 전류를 프로그램하는 단계; 상기 메모리 셀의 문턱전압이 각각 2n+m개의 문턱전압 중에서 하나에 배치되도록 문턱전압을 프로그램하는 단계; 상기 (2n-1)개의 상위비트 레퍼런스 전류 셀로부터의 전류와 상기 메모리 셀의드레인 전류를 비교하는 (2n-1)개의 비교회로를 이용하여, 상기 상위 n비트를 한 단계를 통하여 센싱하여 데이터 레지스터에 저장하는 단계; 및 상기 2n개의 하위비트 레퍼런스 전류 셀로부터의 전류와 상기 메모리 셀의드레인 전류를 비교하는 2n개의 비교회로를 이용하여, (2m-1)단계를 통하여 상기 메모리 셀의 제어게이트에 인가되는 전압을 변경하면서 상기 하위 m비트를 센싱하여 데이터 레지스터에 저장하는 단계로 구성됨을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
본 발명에 따른 멀티레벨을 가지는 플래쉬 메모리를 프로그램/리드하기 위한 회로는, 도 3에 도시된 바와 같이, 멀티레벨을 가지는 메모리 셀들로 이루어진 플래쉬 메모리 어레이(40)와, 상기 메모리 셀의 멀티레벨을 표현하기 위한 비트 중에서 상위비트를 구성하기 위한 레퍼런스 전류를 공급하는 상위비트 레퍼런스 셀 블록(42)과, 상기 메모리 셀의 멀티레벨을 표현하기 위한 비트 중에서 하위비트를 구성하기 위한 레퍼런스 전류를 공급하는 하위비트 레퍼런스 셀 블록(44)과, 상기 메모리 셀의 제어게이트에 전압을 공급하는 셀 게이트 전압 공급부(46)와, 상기 레퍼런스 전류와 상기 메모리 셀의 드레인 전압을 비교하여 메모리 셀의 레벨을 리드하거나 프로그램하는 메모리 셀 프로그램/리드부(48)와, 상기 메모리 셀 프로그램/리드부(48)의 출력 데이터를 저장하거나 저장된 데이터를 상기 메모리 셀 프로그램/리드부(48)에 공급하는 데이터 레지스터(50)로 구성된다.
여기서, 상기 상위비트 레퍼런스 셀 블록(42)에 포함된 레퍼런스 전류 셀은 상위 n비트를 구별하는 기준이 되고, 상기 메모리 셀의 드레인 전류 대 게이트전압 특성(Gm=ΔIds/ΔVgs)과 동일한 기울기의 드레인 전류 대 게이트전압 특성을 가지고, 상기 하위비트 레퍼런스 셀 블록(44)에 포함된 레퍼런스 전류 셀은 하위 m비트를 구별하는 기준이 되고, 상기 메모리 셀의 드레인 전류 대 게이트전압 특성(Gm=ΔIds/ΔVgs)보다 낮은 기울기의 드레인 전류 대 게이트전압 특성을 가진다. Ids는 드레인 전류이고, Vgs는 제어게이트에 인가되는 전압이다.
상기와 같이 구성되는 본 발명에 따른 멀티레벨을 가지는 플래쉬 메모리를 프로그램/리드하기 위한 회로의 동작을 도 3 내지 도 5를 참조하여 설명하면 다음과 같다.
도 4 및 도 5는 3비트로 표현되는 각 레벨의 정보와 레퍼런스 전류 셀을 프로그램하고 리드하는 방법을 보인 그래프이다. 도 4 또는 도 5에 도시된 바와 같이 분포된 상위비트 레퍼런스 전류(ref1_U),(ref2_U),(ref3_U)와 하위비트 레퍼런스 전류(ref1_L),(ref2_L),(ref3_L)을 발생할 수 있도록, 상위비트 레퍼런스 셀 블록(42)과 하위비트 레퍼런스 셀 블록(44)에 포함된 각각의 레퍼런스 전류 셀의문턱전압은 미리 설정되어 있다. 여기서, VU는 상위비트를 센싱하기 위한 게이트 전압이고, VL은 하위비트를 센싱하기 위한 게이트전압이다.
도 3 및 도 4를 참조하면, 상위비트 레퍼런스 셀 블록(42)은 상위비트 레퍼런스 전류(ref1_U),(ref2_U),(ref3_U)를 메모리 셀 프로그램/리드부(48)에 인가하고, 하위비트 레퍼런스 셀 블록(44)은 하위비트 레퍼런스 전류(ref1_L),(ref2_L),(ref3_L)를 메모리 셀 프로그램/리드부(48)에 인가한다. 이때, 셀 게이트 전압 공급부(46)는 플래쉬 메모리 어레이(40)에 포함된 각 메모리 셀을 구동시킨다.
이어서, 메모리 셀 프로그램/리드부(48)는 상위비트 레퍼런스 전류(ref1_U),(ref2_U),(ref3_U)와 메모리 셀의 드레인 전류(Ids)를 비교함으로써, 3비트 중에서 상위 2비트를 한번에 리드하여 각 메모리 셀의 레벨이 4개의 그룹 중에서 어디에 속하는 지를 판별한다. 또한, 메모리 셀 프로그램/리드부(48)는 하위비트 레퍼런스 전류(ref1_L),(ref2_L),(ref3_L)와 메모리 셀의 드레인 전류(Ids)를 비교함으로써, 3비트 중에서 하위 1비트를 1단계에 걸쳐 리드한다. 이와 같이 리드된 메모리 셀의 레벨을 3비트의 데이터로 구성되어 데이터 레지스터(50)에 저장된다.
도 4와 같이, 레프런스 전류 셀의 그래프 기울기를 종래보다 더 완만하게 설정함으로써, 각 레벨을 동시에 리드할 수 있고, 1개의 제어게이트의 전압과 1단계만으로 하위 1비트를 판독할 수 있다. 또한, 8개의 메모리 셀 특성곡선과 7개의 레퍼런스 전류 셀의 특성곡선을 이용하면, 상위비트를 한 단계로써 그리고 하위비트도 한 단계로써 8개의 레벨을 센싱할 수 있기 때문에, 각 메모리 셀간의 문턱전압 분포도충분히 보장할 수 있고 센싱속도도 빨라지게 된다. 여기서, 하위비트를 위한 레퍼런스 전류 셀 4개는, 메모리 셀의 문턱전압 분포간격과 상위비트를 위한 레퍼런스 전류 셀의 문턱전압 분포간격과는 무관하게 프로그램될 수 있기 때문에, 문턱전압 분포간의 충분한 간격확보에 지장을 주지 않는다.
한편, 도 3 및 도 5를 참조하면, 상위비트 레퍼런스 셀 블록(42)은 상위비트 레퍼런스 전류(ref1_U)를 메모리 셀 프로그램/리드부(48)에 인가하고, 하위비트 레퍼런스 셀 블록(44)은 하위비트 레퍼런스 전류(ref1_L),(ref2_L)를 메모리 셀 프로그램/리드부(48)에 인가한다. 이때, 셀 게이트 전압 공급부(46)는 플래쉬 메모리 어레이(40)에 포함된 각 메모리 셀을 구동시킨다.
이어서, 메모리 셀 프로그램/리드부(48)는 상위비트 레퍼런스 전류(ref1_U)와 메모리 셀의 드레인 전류(Ids)를 비교함으로써, 3비트 중에서 상위 1비트를 한번에 리드하여 각 메모리 셀의 레벨이 2개의 그룹 중에서 어디에 속하는 지를 판별한다. 또한, 메모리 셀 프로그램/리드부(48)는 하위비트 레퍼런스 전류(ref1_L),(ref2_L)와 메모리 셀의 드레인 전류(Ids)를 비교함으로써, 4개의 레벨, 즉 3비트 중에서 하위 2비트를 3단계에 걸쳐 리드한다. 이와 같이 리드된 메모리 셀의 레벨을 3비트의 데이터로 구성되어 데이터 레지스터(50)에 저장된다.
도 5와 같이, 레프런스 전류 셀의 그래프 기울기를 종래보다 더 완만하게 설정함으로써, 각 레벨을 동시에 리드할 수 있고, 3개의 제어게이트 전압과 3단계만으로 하위 2비트를 판독할 수 있다. 또한, 8개의 메모리 셀 특성곡선과 3개의 레퍼런스 전류 셀의 특성곡선을 이용하면, 상위비트를 한 단계로써 그리고 하위비트를 3단계로써 8개의 레벨을 센싱할 수 있기 때문에, 각 메모리 셀간의 문턱전압 분포도 충분히 보장할 수 있고 센싱속도도 빨라지게 된다.
한편, 4비트로 표현되는 16레벨의 플래쉬 메모리도 상기와 같은 방법으로 구현될 수 있다.
상기와 같이, 본 발명은 레벨의 수가 증가할수록 부족해지는 문턱전압 분포간의 간격을 충분히 확보하면서 레벨의 센싱 속도를 적절히 조절할 수 있도록, 메모리 셀과 레퍼런스 전류 셀의 문턱전압을 분포시킬 수 있다. 또한, 본 발명은 k비트(k=n+m)로 표현되는 복수개의 레벨을 가지는 플래쉬 메모리에 있어서, 메모리 셀과 레퍼런스 전류 셀의 문턱전압을 프로그램하여 분포시키고, 각 레벨이 구별되도록 (레벨 수-1)개의 비교회로를 가지는 센스앰프와 일정한 제어게이트 전압을 이용하여 상위 n비트를 구성하고, 1비트로 표현되는 2개의 레벨만을 판단할 수 있는 1개의 비교회로를 가지는 센스앰프로 제어게이트 전압을 변화시켜 하위 m비트를 구성함으로써, 각 메모리 셀간의 문턱전압 분포도 충분히 보장할 수 있고, 메모리 셀의 센싱속도를 향상시킬 수 있다.

Claims (8)

  1. 상위 n비트와 하위 m비트로써 표현되는 2n+m개의 레벨을 각각 가지는 복수개의 플래쉬 메모리 셀들을 포함하는 플래쉬 메모리에 있어서,
    멀티레벨을 가지는 메모리 셀들로 이루어진 플래쉬 메모리 어레이;
    상기 메모리 셀의 멀티레벨을 표현하기 위한 비트 중에서 n개의 상위비트를 구성하기 위한 레퍼런스 전류를 공급하는 상위비트 레퍼런스 셀 블록;
    상기 메모리 셀의 멀티레벨을 표현하기 위한 비트 중에서 m개의 하위비트를 구성하기 위한 레퍼런스 전류를 공급하는 하위비트 레퍼런스 셀 블록;
    상기 메모리 셀의 제어게이트에 전압을 공급하는 셀 게이트 전압 공급부;
    상기 레퍼런스 전류와 상기 메모리 셀의 드레인 전압을 비교하여 메모리 셀의 레벨을 리드하거나 프로그램하는 메모리 셀 프로그램/리드부; 및
    상기 메모리 셀 프로그램/리드부의 출력 데이터를 저장하거나 저장된 데이터를 상기 메모리 셀 프로그램/리드부에 공급하는 데이터 레지스터로 구성되는 멀티레벨을 가지는 플래쉬 메모리를 프로그램/리드하기 위한 회로.
  2. 제1항에 있어서, 상기 상위비트 레퍼런스 셀 블록에 포함된 레퍼런스 전류 셀은
    상위 n비트를 구별하는 기준이 되고, 상기 메모리 셀과 동일한 기울기의 드레인 전류 대 게이트전압 특성(Gm=ΔIds/ΔVgs)을 가지되, Ids는 드레인 전류이고,Vgs는 제어게이트에 인가되는 전압인 것을 특징으로 하는 멀티레벨을 가지는 플래쉬 메모리를 프로그램/리드하기 위한 회로.
  3. 제1항에 있어서, 상기 하위비트 레퍼런스 셀 블록에 포함된 레퍼런스 전류 셀은
    하위 m비트를 구별하는 기준이 되고, 상기 메모리 셀보다 낮은 기울기의 드레인 전류 대 게이트전압 특성(Gm=ΔIds/ΔVgs)을 가지되, Ids는 드레인 전류이고, Vgs는 제어게이트에 인가되는 전압인 것을 특징으로 하는 멀티레벨을 가지는 플래쉬 메모리를 프로그램/리드하기 위한 회로.
  4. 상위 n비트와 하위 m비트로써 표현되는 2n+m개의 레벨을 각각 가지는 각각 가지는 복수개의 플래쉬 메모리 셀들을 포함하는 플래쉬 메모리에 있어서,
    상위 n비트를 구별하는 기준이 되는 (2n-1)개의 레퍼런스 전류 셀들이 일정간격의 문턱전압을 가지도록 레퍼런스 전류를 프로그램하는 단계;
    하위 n비트를 구별하는 기준이 되는 2n개의 레퍼런스 전류 셀들이 일정간격의 문턱전압을 가지도록 레퍼런스 전류를 프로그램하는 단계;
    상기 메모리 셀의 문턱전압이 각각 2n+m개의 문턱전압 중에서 하나에 배치되도록 문턱전압을 프로그램하는 단계;
    상기 (2n-1)개의 상위비트 레퍼런스 전류 셀로부터의 전류와 상기 메모리 셀의드레인 전류를 비교하는 (2n-1)개의 비교회로를 이용하여, 상기 상위 n비트를 한 단계를 통하여 센싱하여 데이터 레지스터에 저장하는 단계; 및
    상기 2n개의 하위비트 레퍼런스 전류 셀로부터의 전류와 상기 메모리 셀의드레인 전류를 비교하는 2n개의 비교회로를 이용하여, (2m-1)단계를 통하여 상기 메모리 셀의 제어게이트에 인가되는 전압을 변경하면서 상기 하위 m비트를 센싱하여 데이터 레지스터에 저장하는 단계로 구성되는 멀티레벨을 가지는 플래쉬 메모리를 프로그램/리드하기 위한 방법.
  5. 제4항에 있어서, 상기 메모리 셀이 가지는 2n+m개의 문턱전압의 위치는
    2n개의 그룹으로 나누어지고, 각 그룹사이에 상기 상위비트 레퍼런스 전류 셀의 문턱전압이 위치하도록 프로그램되며, 각 그룹은 2m개의 문턱전압을 가지고 상기 하위비트 레퍼런스 전류 셀에 의하여 센싱되는 것을 특징으로 하는 플래쉬 메모리를 프로그램/리드하기 위한 방법.
  6. 제5항에 있어서, 상기 하위비트 레퍼런스 전류 셀로부터 공급되는 하위비트 레퍼런스전류 특성그래프의 기울기 조절에 의하여 상기 각 그룹의 센싱이 동시에이루어질 수 있도록, (2m-1)개의 전압이 상기 메모리 셀의 제어게이트에 인가되는 것을 특징으로 하는 플래쉬 메모리를 프로그램/리드하기 위한 방법.
  7. 제4항에 있어서, 상기 상위비트 및 하위비트를 센싱하는 단계는
    각각 별도로 구비된 상위비트 및 하위비트 리드회로에 의하여 동시에 수행됨을 특징으로 하는 플래쉬 메모리를 프로그램/리드하기 위한 방법.
  8. 제4항에 있어서, 상기 상위비트 및 하위비트를 센싱하는 단계는
    상위비트 리드회로와 하위비트 리드회로가 공유(shared)됨으로써, 순차적으로 수행됨을 특징으로 하는 플래쉬 메모리를 프로그램/리드하기 위한 방법.
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100845526B1 (ko) * 2006-10-19 2008-07-10 삼성전자주식회사 플래시 메모리를 포함한 메모리 시스템 및 그것의 프로그램방법
US7492643B2 (en) 2004-03-16 2009-02-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
KR100888695B1 (ko) * 2007-02-27 2009-03-16 삼성전자주식회사 과표본화 읽기 동작을 수행하는 플래시 메모리 장치 및그것의 데이터 독출 방법
US7554859B2 (en) 2006-09-22 2009-06-30 Samsung Electronics Co., Ltd. Nonvolatile memory system and associated programming methods
KR100919156B1 (ko) * 2006-08-24 2009-09-28 삼성전자주식회사 멀티-비트 플래시 메모리 장치 및 그것의 프로그램 방법
US7596021B2 (en) 2007-02-09 2009-09-29 Samsung Electronics Co., Ltd. Memory system including MLC flash memory
US7643339B2 (en) 2006-05-18 2010-01-05 Samsung Electronics Co., Ltd. Multi-bit flash memory devices having a single latch structure and related programming methods, systems and memory cards
US7764543B2 (en) 2008-01-29 2010-07-27 Samsung Electronics Co., Ltd. Memory device and method of reading memory data
US7876613B2 (en) 2006-05-18 2011-01-25 Samsung Electronics Co., Ltd. Multi-bit flash memory devices having a single latch structure and related programming methods, systems and memory cards
US7903467B2 (en) 2007-01-10 2011-03-08 Samsung Electronics Co., Ltd. Programming method of multi-bit flash memory device for reducing programming error
KR20110058070A (ko) * 2009-11-25 2011-06-01 삼성전자주식회사 멀티-레벨 상변환 메모리 장치 및 그 구동 방법
US7983082B2 (en) 2007-10-09 2011-07-19 Samsung Electronics Co., Ltd. Apparatus and method of multi-bit programming

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4068863B2 (ja) * 2002-03-08 2008-03-26 富士通株式会社 不揮発性多値半導体メモリ
JP2004086991A (ja) * 2002-08-27 2004-03-18 Renesas Technology Corp 不揮発性記憶装置
CN100444285C (zh) * 2002-08-28 2008-12-17 旺宏电子股份有限公司 多重位闪存的参考电流产生电路
CN100342454C (zh) * 2002-08-30 2007-10-10 旺宏电子股份有限公司 多重位闪存的参考电流产生电路
US6956768B2 (en) * 2003-04-15 2005-10-18 Advanced Micro Devices, Inc. Method of programming dual cell memory device to store multiple data states per cell
JP2004348803A (ja) * 2003-05-20 2004-12-09 Sharp Corp 不揮発性メモリ素子のプログラム検証方法および半導体記憶装置とそれを備えた携帯電子機器
US7251159B2 (en) * 2004-01-09 2007-07-31 Broadcom Corporation Data encoding approach for implementing robust non-volatile memories
US20050213393A1 (en) * 2004-03-14 2005-09-29 M-Systems Flash Disk Pioneers, Ltd. States encoding in multi-bit flash cells for optimizing error rate
US7038948B2 (en) 2004-09-22 2006-05-02 Spansion Llc Read approach for multi-level virtual ground memory
US7190621B2 (en) * 2005-06-03 2007-03-13 Infineon Technologies Ag Sensing scheme for a non-volatile semiconductor memory cell
US7259993B2 (en) * 2005-06-03 2007-08-21 Infineon Technologies Ag Reference scheme for a non-volatile semiconductor memory device
US7457178B2 (en) * 2006-01-12 2008-11-25 Sandisk Corporation Trimming of analog voltages in flash memory devices
US7254071B2 (en) * 2006-01-12 2007-08-07 Sandisk Corporation Flash memory devices with trimmed analog voltages
US7917685B2 (en) 2006-05-04 2011-03-29 Micron Technology, Inc. Method for reading a multilevel cell in a non-volatile memory device
US7836364B1 (en) 2006-05-30 2010-11-16 Marvell International Ltd. Circuits, architectures, apparatuses, systems, methods, algorithms, software and firmware for using reserved cells to indicate defect positions
KR100854970B1 (ko) * 2007-01-08 2008-08-28 삼성전자주식회사 멀티 레벨 셀 플래시 메모리 장치 및 그것의 프로그램 방법
US7443753B2 (en) * 2006-11-21 2008-10-28 Macronix International Co., Ltd. Memory structure, programming method and reading method therefor, and memory control circuit thereof
US20080184078A1 (en) * 2007-01-31 2008-07-31 Hewlett-Packard Development Company, L.P. Manipulating a configuration file for a network switch
JP2008192232A (ja) * 2007-02-05 2008-08-21 Spansion Llc 半導体装置およびその制御方法
KR101245219B1 (ko) * 2007-05-16 2013-03-19 삼성전자주식회사 메모리 셀 기입/독출 방법 및 페이지 버퍼
KR101301773B1 (ko) * 2007-10-25 2013-09-02 삼성전자주식회사 멀티 비트 프로그래밍 장치 및 방법
US7778098B2 (en) * 2007-12-31 2010-08-17 Cypress Semiconductor Corporation Dummy cell for memory circuits
KR101082692B1 (ko) 2009-12-31 2011-11-15 주식회사 하이닉스반도체 반도체 메모리 장치 및 이의 프로그램 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5172338B1 (en) 1989-04-13 1997-07-08 Sandisk Corp Multi-state eeprom read and write circuits and techniques
KR0172831B1 (ko) * 1995-09-18 1999-03-30 문정환 비휘발성 메모리를 프로그램하는 방법
JPH1069791A (ja) * 1996-08-29 1998-03-10 Nkk Corp 多値不揮発性メモリ用レファレンス回路
US5717632A (en) 1996-11-27 1998-02-10 Advanced Micro Devices, Inc. Apparatus and method for multiple-level storage in non-volatile memories
JP3169858B2 (ja) * 1997-06-20 2001-05-28 日本電気アイシーマイコンシステム株式会社 多値型半導体記憶装置
JP4188479B2 (ja) * 1999-01-22 2008-11-26 マクロニクス インターナショナル カンパニー リミテッド メモリアレイのマルチビットメモリセル用検知回路及び検知方法
US6297988B1 (en) * 2000-02-25 2001-10-02 Advanced Micro Devices, Inc. Mode indicator for multi-level memory
KR100370152B1 (ko) * 2000-03-30 2003-01-29 주식회사 하이닉스반도체 멀티 레벨 플래시 메모리의 프로그래밍 회로

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7492643B2 (en) 2004-03-16 2009-02-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
US7643339B2 (en) 2006-05-18 2010-01-05 Samsung Electronics Co., Ltd. Multi-bit flash memory devices having a single latch structure and related programming methods, systems and memory cards
US7876613B2 (en) 2006-05-18 2011-01-25 Samsung Electronics Co., Ltd. Multi-bit flash memory devices having a single latch structure and related programming methods, systems and memory cards
US7684238B2 (en) 2006-08-24 2010-03-23 Samsung Electronics Co., Ltd. Methods of programming multi-bit flash memory devices and related devices
KR100919156B1 (ko) * 2006-08-24 2009-09-28 삼성전자주식회사 멀티-비트 플래시 메모리 장치 및 그것의 프로그램 방법
US7554859B2 (en) 2006-09-22 2009-06-30 Samsung Electronics Co., Ltd. Nonvolatile memory system and associated programming methods
US7602642B2 (en) 2006-10-19 2009-10-13 Samsung Electronics Co., Ltd. Nonvolatile memory system and associated programming methods
KR100845526B1 (ko) * 2006-10-19 2008-07-10 삼성전자주식회사 플래시 메모리를 포함한 메모리 시스템 및 그것의 프로그램방법
US7903467B2 (en) 2007-01-10 2011-03-08 Samsung Electronics Co., Ltd. Programming method of multi-bit flash memory device for reducing programming error
US7596021B2 (en) 2007-02-09 2009-09-29 Samsung Electronics Co., Ltd. Memory system including MLC flash memory
KR100888695B1 (ko) * 2007-02-27 2009-03-16 삼성전자주식회사 과표본화 읽기 동작을 수행하는 플래시 메모리 장치 및그것의 데이터 독출 방법
US8149618B2 (en) 2007-02-27 2012-04-03 Samsung Electronics Co., Ltd. Over-sampling read operation for a flash memory device
US8477533B2 (en) 2007-02-27 2013-07-02 Samsung Electronics Co., Ltd. Over-sampling read operation for a flash memory device
US9058890B2 (en) 2007-02-27 2015-06-16 Samsung Electronics Co., Ltd. Over-sampling read operation for a flash memory device
US7983082B2 (en) 2007-10-09 2011-07-19 Samsung Electronics Co., Ltd. Apparatus and method of multi-bit programming
US7764543B2 (en) 2008-01-29 2010-07-27 Samsung Electronics Co., Ltd. Memory device and method of reading memory data
KR20110058070A (ko) * 2009-11-25 2011-06-01 삼성전자주식회사 멀티-레벨 상변환 메모리 장치 및 그 구동 방법

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