JP4188479B2 - メモリアレイのマルチビットメモリセル用検知回路及び検知方法 - Google Patents
メモリアレイのマルチビットメモリセル用検知回路及び検知方法 Download PDFInfo
- Publication number
- JP4188479B2 JP4188479B2 JP05307399A JP5307399A JP4188479B2 JP 4188479 B2 JP4188479 B2 JP 4188479B2 JP 05307399 A JP05307399 A JP 05307399A JP 5307399 A JP5307399 A JP 5307399A JP 4188479 B2 JP4188479 B2 JP 4188479B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- cell
- gate
- voltage
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5642—Sensing or reading circuits; Data output circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、多段階半導体メモリ及びマルチレベルメモリセルの検知に関し、特に、１読取りサイクルにおいてマルチレベルセルデータメモリを検知するための【請求項４５】方法及び装置に関する。
【０００２】
【従来の技術】
従来のメモリセルにおいては、データの１ビットはセル毎に記憶される。ＲＯＭやフラッシュメモリのような不揮発性の半導体メモリデバイスの一般的なクラスは、１つのセルにデータの１より多くのビットを記憶するために変更されている。これは、ＭＲＯＭのようなデバイスのための異なる電圧スレッショルドの実現によって、或いはフラッシュセルのようなデバイスにプログラムすることの何れかによって２つのスレッショルド電圧Ｖｔより多くを記憶することによって達成される。
【０００３】
ＭＬＣアプローチの欠点は、いろいろなスレッショルド電圧を検知するのに多くの困難性があることである。これは、データの読取り速度を犠牲にする。また、より複雑な検知回路を必要とするので、センスアンプを設けるための余分なチップ領域が必要となり、ＭＬＣを製造するコストを増大する。
【０００４】
従来技術の代表的な検知方法は、U.S. Patent No.5,721,701 to Ikebe et al. entitled "HIGH READ SPEED MULTIVALUED READ ONLY MEMORY DEVICE" 及びU.S. Patent No.5,543,738 to Lee et al. entitled "MULTI-STAGE SENSE AMPLIFIER FOR READ READ-ONLY MEMORY HAVING CURRENT COMPARATORS"に記載されている。セル当たり２ビットのメモリについての従来技術におけるこれらのアプローチは、２ビットの４つの可能な組み合わせを検知するために３つのワードライン電圧レベルを必要とする。これらの３つのレベルは、１つの従来のアプローチでは、３つのレベルのそれぞれに対してセル出力を検知して、スリーステップシーケンスを各読取りサイクルにおいてワードラインへ与えることによって達成される。この３つのステップシーケンスは比較的遅い。他のアプローチでは、３つのレベルは、第１の固定されたワードライン電圧を印加するツーステップシーケンスによって達成され、且つ第１ステップ中の検知結果に依存する、低いワードライン電圧か、或いは高いワードライン電圧によって続けられる。この従来技術におけるツーステップ技術はスリーステップ技術の遅さを克服しているが、第２ステップ中にワードライン電圧を制御するために必要とされる論理回路のために複雑さが加わっている。更に、従来技術のツーステップシーケンスは検知の一桁に制限される。
【０００５】
必要とされるものは、ビットが検知されるオーダーに無関係に、ＭＬＣにおける全てのビットに対する固定されたワードラインを有するＭＬＣデータをフェッチするための新規な方法及び装置である。
【０００６】
【発明の概要】
従って、本発明は、両方のビット、またはセルにおける全てのビットに対して固定されたワードライン電圧を用いて、マルチレベルセルから多重ビットのデータを検知するための新規な検知方法及び装置に関する。この検知技術は、セルからの単一ビットを検知することを可能にし、単一セル内の多ビット検知の特別な命令を必要とせず、且つ従来のマルチレベルセルのセンスアンプと同様な検知範囲を有している。
【０００７】
したがって、本発明は、メモリセルにおけるマルチビットメモリセル用の読み取り回路を提供する。セル当たり２ビットの実施形態において、メモリセルは、第１、第２、第３及び第４の所定スレッショルド電圧の１つの範囲内にスレッショルドゲート電圧を有する。これら４つの所定のスレッショルド電圧は、それぞれメモリセルに記憶された２ビットの４つの状態に相当する。読み取りサイクル中にゲート電圧をマルチビットメモリセルに与えるための回路が含まれる。ゲート電圧は、マルチビットデータの１ビット、例えばロービットを検知するための読み取りサイクルの第１の時間間隔中に第２と第３の所定のスレッショルド電圧間の第１のレベル、及び次のビット、即ちセルにおけるハイビットを検知するための読み取りサイクルの第２の時間間隔中に第３と第４の所定のスレッショルド電圧間の第２のレベルを有する。第１と第２のスレッショルド電圧、及び第３と第４のスレッショルド電圧のグルーピングは、ロービットサイクル中、ロースレッショルド電圧グループ及びハイスレッショルド電圧グループとそれぞれ呼ばれる。ハイビットサイクル中、第２及び第３のスレッショルド電圧、及び第１と第４のスレッショルド電圧グループは、内側と外側のスレッショルド電圧グループとそれぞれ呼ばれる。
【０００８】
１つの実施形態における検知回路は、マルチビットメモリセルに結合され、且つマルチビットメモリセルからの電流を第１の基準電流と第２の基準電流と比較する。検知回路は、第１の時間間隔中に第１セルからの電流が第１の基準電流を超える場合第１の論理状態を、またセルからの電流が第１の基準より小さい場合第２の論理状態を有する第１の出力を生成する。検知回路は、第２の時間間隔中にセルからの電流が第２の基準電流より小さく、第１の基準電流より大きい場合第１の論理状態を、またセルからの電流が第１の基準電流より大きく、第２の基準電流より小さい場合第２の論理状態を有する第２の出力を生成する。検知回路の第１と第２の出力は、マルチビットセルに記憶された２ビットを示す。上述の検知方法は、４つより多くのスレッショルドレベルを有するＭＬＣｓを含むように広げることができる。スレッショルドレベルの数が増加するにしたがって、対応する論理状態を有する追加の電流源及び論理回路がＭＬＣに記憶されるデータを判断するために必要とされる。
【０００９】
１つの好適な特徴によれば、検知回路は、第１の基準電流とマルチビットメモリセルからの電流を受け取るために接続された第１の比較器、及び第２の基準電流とマルチビットメモリセルからの電流を受け取るために接続された第２の比較器をゆうする。論理回路が、第１と第２の比較器に接続され、第１の時間間隔中動作して、第１の出力として第１の比較器の出力を与え、そして第２の時間間隔中に動作して、もし、第２の比較器が第１の値を有するならば、第２の出力として第１の比較器の出力を与え、またもし、第２の比較器の出力が第２の値を有するならば、第２の出力として反転された第１の比較器の出力を与える。
【００１０】
本発明のいろいろな特徴によると、検知するための第１の時間間隔は、第２の時間間隔前に生じるか、或いは第１の時間間隔は、検知されるべきビット、或いは検知回路の好適な実現に依存して、第２の時間間隔後に生じる。
【００１１】
また、本発明は、最も高い、その次に高い、及び最も低い所定のスレッショルドレベルを含む複数の所定のスレッショルドの１つの範囲内にあるスレッショルドゲート電圧を有するマルチビットセルにある複数のビットの特定ビットを検知するための方法を提供する。この方法は、ゲート電圧を最も高い所定のスレッショルド電圧と次に高い所定のスレッショルド電圧間のマルチビットセルへ印加するステップ、及びもし、セルからの電流が、基準電流より小さいく、スレッショルドゲート電圧が最も高い所定のスレッショルド電圧であることを示しているならば、或いは、セルからの電流が、基準電流より大きいく、スレッショルドゲート電圧が最も低い所定のスレッショルド電圧であることを示しているならば、ビットに対して第１の値を決定するステップを有する。この方法は、もし、セルからの電流が、スレッショルドゲート電圧が複数の所定のスレッショルド電圧における他の所定のスレッショルド電圧の１つであることを示して、第１の基準電流より大きく、且つ第２の基準電流より小さいならば、ビットに対して第２の値を決定するステップを有する。
【００１２】
マルチビットセルにおける複数のビットが、特定のビットと他のビットを含む２ビットを有する場合、他のビットは、ゲート電圧を次にもっと高い所定のスレッショルド電圧と次に低い所定のスレッショルド電圧間のマルチビットセルに与えることによって検知される。この場合、他のビットは、もし、セルからの電流が基準より小さく、スレッショルドゲート電圧がセルに印加した電圧より高いことを示すならば、第１の値を有していると判断され、そしてもし、セルからの電流が基準より大きく、スレッショルドゲート電圧がセルに印加されたゲート電圧より低いことを示すならば、第２の値を有していると判断される。この方法で、２ビットは、４つの所定のスレッショルド電圧の１つを有する単一のメモリセルから検知されることができる。
【００１３】
したがって、本発明は、従来のＭＬＣ検知回路より増加した読み取りマージンと増加したスピードを有し、ロー又はハイのビットデータの検知回路の配列と無関係な論理回路を有する低コストのセンスアンプを提供することによって、従来のＭＬＣ検知回路より利点を有している。
【００１４】
本発明の目的に照らして、本発明のこれらの、及び他の利点を達成するために、本発明は、１つの特徴によれば、メモリセルにおけるデータの少なくとも２ビットを判定するワードラインの読み取り中に、反転及び非反転回路の１つをイネーブルするために、メモリセルのビットアドレスに応答する論理回路を有するマルチビットメモリセル用のセンスアンプとして特徴づけられる。
【００１５】
本発明の他の特徴は、メモリアレイにおけるマルチビットメモリセル用の検知回路として特徴づけられ、メモリセルは、複数のスレッショルド電圧を有するメモリセルを有している。検知回路は、メモリセルに接続されたビットラインの出力を検知することによって、メモリセルの２ビットデータを判定する。この検知回路は、メモリセルビットアドレスに応答するワードライン電圧駆動回路と２ビットデータを判定するためのメモリセルビットアドレスに応答する論理回路を有する。この論理回路は、また前記ビットラインの出力がローのスレッショルド電圧グループとハイのスレッショルド電圧グループの一方に相当するか否かを示す第１の論理状態を与えることによって第１のビットアドレスに応答するように適合される。この論理回路は、更に、ビットラインの出力が外側のスレッショルド電圧グループと内側のスレッショルド電圧グループの一方に相当するか否かを示す第２の論理状態を与えることによってメモリセルの第２のビットアドレスに応答するように適合される。
【００１６】
更に、本発明の他の特徴は、前記メモリセルと接続している第１の比較器を含むマルチビットメモリセル用のセンスアンプとして特徴づけられる。第２の比較器がメモリセルと接続されており、且つコントローラが第１と第２の比較器と接続されている。このコントローラは、メモリセルの少なくとも２ビットデータ判定するメモリセルのビットアドレスに応答する資源を有する。
【００１７】
更に、本発明の他の特徴は、メモリアレイにおけるマルチビットメモリセル用の読み取り回路として特徴づけられる。メモリセルに記憶された２ビットの４つの状態にそれぞれ相当する第１、第２、第３及び第４のスレッショルド電圧の１つの範囲内にスレッショルド電圧を有し、読み取りサイクル中にマルチビットメモリセルにゲート電圧を与える回路を含む。ゲート電圧は、読み取りサイクルの第１の時間間隔中に、第２と第３の所定のスレッショルド電圧間に第１のレベル、及び読み取りサイクルの第２の時間間隔中に、第３と第４の所定のスレッショルド電圧間に第２のレベルを有する。検知回路は、マルチビットメモリセルからの電流を第１の基準電流と第２の基準電流と比較するマルチビットメモリセルに接続され、そしてもし、セルからの電流が第１の基準電流を超えているならば、第１の時間間隔中に第１の論理状態を有する第１の出力を生じる。また、検知回路は、もしセルからの電流が第１の基準電流より小さいならば、第２の論理状態を有し、もし、セルからの電流が第２の基準電流より小さく、第１の基準電流より大きいならば、第２の時間間隔中に第１の論理状態を有する第２の出力を生成する。更に、検知回路は、もし、セルからの電流が第１の基準電流より大きく、第２の基準電流より小さいならば、第２の論理状態を有する。
【００１８】
更に、本発明の特徴は、第ｎ番の比較器からの第ｎ番の基準電流とマルチビットメモリセルからの電流を受け取るステップ、及び第（ｎ＋１）番の比較器からの第（ｎ＋１）番の基準電流とマルチビットメモリセルからの電流を受け取るステップを更に有する検知方法として特徴づけられる。更に、本方法は、第ｎ番と第（ｎ＋１）番の比較器に接続された論理回路に基づいて出力を与え、第ｎ番の時間間隔中に動作して第ｎ番の出力として第ｎ番の比較器の出力を与え、そして第（ｎ＋１）番の時間間隔中に動作して、もし、第（ｎ＋１）番の比較器の出力が第１の値を有するならば、第（ｎ＋１）番の出力として第ｎ番の比較器の出力を与え、且つ、もし、第（ｎ＋１）番の比較器の出力が第２の値を有するならば、第（ｎ＋１）番の出力として反転された第ｎ番の比較器の出力を与える。だだし、ｎは２、３、４．．．に等しい整数である。
【００１９】
本発明の更なる特徴及び利点は、如何に述べられるであろうし、一部記載から明らかであるか、或いは発明の実施によって理解されるであろう。本発明の特徴及び利点は、詳細な説明及び図面ならびに特許請求の範囲に特に示された構造によって理解されるであろう。
【００２０】
以上の一般的説明及び異化の詳細な説明は、例示であり、また説明のためのものであり、請求項の説明を与えようとするものであることが理解されるべきである。
【００２１】
【実施の形態】
図面を参照して、本発明の詳細な説明を行なう。図１は、本発明によるマルチレベルメモリアレイの単純化したブロック図を示す。
【００２２】
図１に、マルチビットメモリセルのアレイ１４０が含まれる。このマルチビットメモリセルは、スレッショルド電圧ＶTO、Ｖt1、ＶT2及びＶT3に対する好適な実施形態において、複数のスレッショルド電圧を有するセルと共に作られているマスクＲＯＭセルを含むことができる。他のシステムにおいては、マスクＲＯＭ以外の他のマルチレベルセルを利用することができる、例えば、好適な実施形態においては、マルチレベルプログラムされたフローティングゲートメモリセルがを利用することができる。
【００２３】
図１のブロック図について、アレイはＲＯＭ又はフローティングゲートセル、或いは他のマルチレベルセルを含む。アドレスがライン１０５を通してデコーダ１１０に供給される。デコーダは、ライン１１５を通して行アドレスをツーステップワードライン駆動装置１３０へ供給する。列アドレスは、ライン１２０を通して列選択回路１５５へ供給される。アドレス信号ＸＭは、例えば、アドレス１０５における単一ビットに相当して、デコーダ１１０によって、ツーステップワードライン駆動回路１３０及びセンスアンプ回路１６５に供給される。このツーステップ（ある実施の形態においてはワンステップ）ワードライン駆動回路１３０は、アレイ１４０に接続されている複数のワードライン１３１の１つを選択する。列アドレスは、ライン１２０を通して、列選択回路１５５がデータライン１６０を通して選択されるべき複数のデータライン１５０の１つを選択するようにする。センスアンプ１６５は、２ビットセルに対してハイビットか、或いはロービットかの何れかを選択したアドレスビットＸＭに応答して、選択されたメモリセル１４５におけるデータの値を決定する。出力ＳOUTは、センスアンプからライン１７０上に与えられる。
【００２４】
また、電源をアレイのメモリセルに印加する電源供給回路１４１も図に含まれる。ワードライン駆動回路及び電源供給回路の少なくとも一方は、デバイスのアドレスビット及び制御論理回路に応答して、ゲート・ツー・ソース電圧を選択されたメモリセルへ与える。セルにおけるマルチビットの値を検知するために用いられるゲート・ツー・ソース電圧は、アドレスビット及びデバイスの制御論理回路のみに応答し、１つの検知ステップからのセンスアンプの出力に依存せずに、駆動されるべきワードラインレベルを判定する。
【００２５】
従って、マルチレベルセルにおける一ビットは、セルにおける他のビットの検知を必要とすることなく、所定の、或いは固定されたワードライン電圧で、単一の読み取りサイクルにおいて検知される。以下に述べられているテーブル１は、本発明の好適な実施形態における検知の論理を示している。この実施形態によると、供給電位ＶＤＤは、約３．３ボルトである。一つの２ビットセルは、４つのスレッショルド電圧ＶTO−ＶT3の１つを有している。この実施の形態においてＶT3は、約４ボルトであり、ＶT2は、約２．５ボルトであり、ＶT1は、約２ボルトであり、そしてＶTOは、約０．８ボルトである。アドレスＸＭ＝０に対応するロービット及びアドレスＸＭ＝１に対応するハイビットは、テーブルの右側の２欄において定義されている。勿論、供給電位及びスレッショルド電圧の他の組み合わせを利用することもできる。また、本発明によれば、４つより多くのスレッショルド電圧を有するセルが利用されてもよい。
【００２６】
テーブル１
【００２７】
従って、ロービットデータが決められると、電流ＩCELLの調査は、ＩCELL電流があるか否かに制限される。テーブル１に示されるように、ＶwをＶT1の２．０Ｖのすぐ上である２．３Ｖ上昇することによって、ＩCELL電流があるか、ないかの何れかである。
【００２８】
これは、ＶwがＩCELL電流を生成するために必要であるスレッショルド以下のＶT2かＶT3のスレッショルド以下の何れかであるからである。ＶT1とＶT2間のＶwを選択することによって、ロービットに対するロジックが図４の領域４１０（より低いスレッショルドグループ）或いは４２０（ハイのスレッショルド電圧グループ）の１つに相当するという決定がなされる。従って、テーブル１に示されるように、セルのロービットアドレスに対して、ＶT0とＶT1が゛１”の論理状態に割り当てられ、且つＶT2とＶT3が"０"の論理状態に割り当てられる。テーブル１に示された論理状態は、それぞれの１が０にされ、それぞれの０が１にされる点で反転されることに留意されるべきである。勿論、論理回路は、このような変更を受け入れるために、変えられなければならないが、セルに含まれるデータを識別するという同じ結果が得られるであろう。
【００２９】
ハいビットの決定に関して、２．８ＶのＶWがＶT2より大きく、ＶT3より小さいｎビットセルに加えられる。このシナリオにおいて、ＩCELL電流は、２．８ＶのＶW以下、即ちＶT0、ＶT1およびＶT2を有するあらゆるセルレベルに対して流れる。ＶT1およびＶT2の電圧スレッショルドを有するマルチレベルセルの領域に対して、小から中程度のＩCELL電流が流れるであろう。ＶT0の電圧スレッショルドを有するマルチレベルセルの領域に対して、大きなＩCELL電流が流れるであろう。センスアンプおよびそれと関連する論理回路の必要性は、非常に容易に行なわれる電流なしと、大きな、および小さなＩCELL電流間の識別をすることができるだけである。ゼロ電流は図４の領域４４０に相当し、大きなＩCELL電流は、領域４５０に相当する。領域４４０と４５０（外側のスレッショルド電圧グループ）は、"０"の論理状態に割り当てられる。図４の領域４３０（内側のスレッショルド電圧グループ）に相当するＶT1およびＶT2間で区別が行なわれず、"１"の論理状態に割り当てられる。
【００３０】
割り当てられた論理状態に基づいて、ｎビットセルデータの決定が、ロービット或いはハイビットデータが検索される順番に関係なく行なわれる。前述のように、割り当てられた"１"或いは"０"の論理状態は、図４に示された関係が領域４１０，４２０，４３０および４４０の間で維持されている限り任意であり、その結果は、論理回路が論理状態の指定の変更を反映するように変更されることを前提にして、その結果は正確に同じである。
【００３１】
図２は、センスアンプの単純化したブロック図である。図３Ａ乃至図３Ｅは、図１の回路のための制御信号のタイミングを示す。組み合わせにおいて、本発明は、図２および図３Ａ‐Ｅを参照して理解することができる。図３Ａは、読み取りサイクルのはじめに、符号３０１でローにセットされるチップイネーブル信号(ＣＥＢ)を示す。アドレスビットＸＭは、読み取りサイクルの第１の時間間隔３０２の間ローであり、読み取りサイクルの第２の時間間隔３０３の間ハイである。他のアドレスビットは、第１の時間間隔３０２と第２の時間間隔３０３の間有効である。ツーステップワードライン駆動装置５３０は、第１の時間間隔３０２の間、第１のゲート電圧をレベル３０４にし、そして第２の時間間隔３０３の間第２のゲート電圧をレベル３０５にするワードライン電圧を生成する。ロービットに対するセンスアンプ５０５の出力は、時間間隔３０６の間与えられ、ハイビットの対するその出力は、時間間隔３０７の間与えられる。
【００３２】
この例において、ＸＭ＝０に対するサイクルとＸＭ＝１に対するサイクルは、単一読み取りサイクルの一部として図示されている。いろいろな実施形態において、この読み取りサイクルは、完全に独立しおり、ハイビットの検知に無関係にロービットの検知を可能にし、又その逆も可能にする。又、ロービットとハイビットが検知される順番は、逆であってもよい。
【００３３】
図２および図３Ａ‐Ｅのタイミング図を参照すると、検知回路の動作が理解される。図２において、セルＩCELLからの電流が、第１の比較器２１０と第２の比較器２２０に与えられる。第１の比較器２１０は、セル電流を第１の基準電流Ｉ1と比較し、第２の比較器２２０は、セル電流を第２の基準電流Ｉ0と比較する。第１の比較器２１０の出力は、インバータ制御回路２３０へ供給される。又、アドレスビットＸＭもインバータの制御回路２３０へ供給される。センスアンプは、インバータ２４０を含む第１の出力経路と第２の非インバータ出力経路を有する。従って、論理回路は、第１状態の間出力ＳOUTとしてインバータ２４０を介して比較器２２０の出力を、そして第２状態において、非反転された比較器２２０の出力を与えることができる。インバータ制御回路２３０は、出力信号の状態を決定するために、データパスを選択する。
【００３４】
信号ＸＭ＝０のとき、インバータ制御回路は、比較器２２０の出力が出力として与えられるように、インバータを含まない経路を常に選択する。ＸＭ＝１のとき、もし、比較器２１０の出力が一方の状態であれば、インバータ制御回路は、出力経路としてインバータ２４０を選択し、もし、比較器２１０の出力が他方の状態を有するならば、インバータ２４０を含まないデータ経路を選択する。動作において、ロービットを検知するために、アドレスビットＸＭはゼロであり、ワードラインは、約２．３ボルトの好適な実施形態においてはスレッショルド電圧にステップされる。これは、ＶT2とＶT1間のスレッショルド電圧である。この場合、もし、ＩCELLからの電流がＩ0より小さいなら、比較器２２０は論理１を出力する。逆に、もし、ＩCELLからの電流がＩ0より大きいなら、比較器２２０は０を出力し、信号ＳOUTとして与えられるであろう。従って、図４に示されるように、もし、スレッショルド電圧が、ロービットの読み取りサイクル中に与えられた電圧より大きいならば、ロービットは０であり、もし、スレッショルド電圧が、ロービットの読み取りサイクル中に与えられた電圧より小さいならば、ロービットは１である。
【００３５】
ハイビット読み取りサイクルの間、比較器２１０はインバータ制御論理回路２３０を制御するために用いられる。この場合、この例では、ワードライン電圧はＶT2とＶT1間の電圧である約２．８ボルトの電圧にセットされる。それは、マルチビットセルの最も高いスレッショルド電圧とマルチビットセルの次に高いスレッショルド電圧間の電圧である。この場合、もし、セルからの電流が基準電流Ｉ1より大きいならば、比較器２１０の出力によって、インバータ制御回路がインバータ２４０を含むデータ経路を選択する。もし、セルからの電流が基準電流Ｉ1より小さいならば、比較器２１０の出力によって、インバータ制御回路２３０が比較器２２０の出力をＳOUTとして直接選択する。もし、セルからの電流が基準電流Ｉ0より小さいならば、それは、基準電流Ｉ1より小さいくなければならならず、比較器２２０の出力は、出力ＳOUTに対して論理１を供給する。セル電流ＩCELLが電流Ｉ0より大きいならば、比較器の出力は、セル電流が基準電流Ｉ1より小さい場合に、出力ＳOUTとして供給される。
【００３６】
基準電流Ｉ1は、ＸＭ＝１のとき、ハイビットを検知するためにのみ利用され、ワードラインは、検知されるべきセルの、最も高いレベルと次に高いレベル間のスレッショルドに駆動される。従って、この例では、ワードライン電圧が２．８ボルトにセットされると、基準電流Ｉ1は、スレッショルド電圧ＶTOを有するメモリセルから予想される最小の電流レベルにセットされる。もし、セルからの電流がこの最小値を超えると、セル電流はスレッショルド電圧ＶTOを有するメモリセルによって生成されると考えられる。
【００３７】
規準電流ＩOが、ロービットおよびハイビットの双方の検知の間利用される。従って、ワードライン電圧がスレッショルドレベルＶT2とＶT1間のレベルである２．３ボルトにセットされると、それは、スレッショルド電圧ＶT1又はＶT0を有するメモリセルから検知されるべき最小の電流より少ないレベルにセットされる。又、それは、ワードライン電圧が２．８ボルトであり、スレッショルドがＶT2又はＶT1のとき、検知されるべき最小電流より小さいレベルにセットされなければならない。しかし、それは、電流の導通と実際上電流の非導通の間の変化を検知するために用いられる。従って、基準電流Ｉ0のエラーに対するマージンは比較的大きい。
【００３８】
基準電流Ｉ1のエラーに対するマージンも同様に大きい。何故ならそれは、最も低いスレッショルド電圧ＶT0を有するセルの電流とスレッショルド電圧ＶT1を有するセルからの電流間を検知するからである。電流の安全性のマージンは、スレッショルド電圧ＶT1より相当小さいスレッショルド電圧ＶT0を作ることによって増加することができる。好適な実施形態において、スレッショルド電圧ＶT0は、約０．８ボルトであり、一方、スレッショルド電圧ＶT1は、約２．０ボルトである。これは、基準電流Ｉ1の安全性に対して著しいマージンを与える。図５(Ａ)は、本発明の好適な実施形態におけるセンスアンプを示す。図５(Ａ)において、セル電流ＩCELLがデータライン５１０上に与えられる。データライン５１０は、インバータ５０１の入力及びとトランジスタ５０２と５０３のソースにそれぞれ接続される。トランジスタ５０２と５０３のゲートはインバータ５０１の出力に接続される。従って、データライン５００が検知のための状態にあると、インバータ５０１は、トランジスタ５０２と５０３を、セルからの電流がノード５２０と５２５のそれぞれにあるセンスアンプに与えられるようにするオン状態へ駆動する。
【００３９】
第１の基準電流Ｉ0は、電流源５０４から供給され、第２の基準電流Ｉ1は、電流源５０５から与えられる。第１の基準電流Ｉ0は、ノード５２５に接続される。ノード５２５は、インバータ５５０の入力に接続される。インバータ５５０の出力は、基準電流Ｉ0に対して電流比較器の出力を与える。ノード５２０は、インバータ５３０の入力に接続される。インバータ５３０の出力は、ノード５２０と基準電流Ｉ1に対して電流比較器の出力を与える。インバータ５３０の出力はＮＡＮＤゲート５４０に接続される。ＮＡＮＤゲート５４０への第２の入力はアドレスビットＸＭである。ＮＡＮＤゲート５４０の出力は、スイッチＳＷ１に、及びインバータ５６０を介して第２のスイッチＳＷ２に接続される。スイッチＳＷ１は、インバータの出力をセンスアンプの出力ＳOUTへ直接接続する。もし、スイッチＳＷ１が開で、ＳＷ２が閉であるなら、インバータ５５０の出力は、インバータ５７０を介して出力ＳOUTとして供給され、出力ＳOUTとして反転された、ノード５２５における電流比較器の出力を与える。図に示されるように、アドレスビットＸＭが０であるとき、ＮＡＮＤゲートの出力は、インバータ１３０の出力と関係なくハイである。これは、実際にロービットの検知中ＳＷ１を閉に、ＳＷ２を開に維持する。従って、ロービットは、基準電流Ｉ0を有するセル電流の比較器の出力によって示される。
【００４０】
ＸＭ＝１のとき、図５(Ｂ)と５(Ｃ)にそれぞれ示されるように、２つの状態が生じる。第１の状態において、ノード５２０に対して比較器の出力は０である。この場合、スイッチＳＷ１は開であり、スイッチＳＷ２は閉であることによって、インバータ５７０がノード５２５に対する比較器の出力と出力ＳOUT間にある経路に挿入されるようにする。ノード５２０に対する比較器の出力が図５(Ｃ)に示されるように１であるとき、論理回路は、スイッチＳＷ１が閉に、又ＳＷ２が開であるようにする。従って、ノード５２５に対する比較器の出力は、センスアンプの出力ＳOUTとして直接接続される。
【００４１】
ＸＭ＝０のとき、図５(Ｄ)と５(Ｅ)にそれぞれ示されるように、２つの状態が生じる。第１の状態において、ノード５２０に対して比較器の出力は０である。この場合、論理回路は、スイッチＳＷ１が閉に、又ＳＷ２が開であるようにする。従って、ノード５２５に対する比較器の出力は、センスアンプの出力ＳOUTとして直接接続される。もし、ノード５２０に対して比較器の出力が、図５(Ｅ)に示されるように１であるなら、論理回路は、スイッチＳＷ１を閉に、スイッチＳＷ２を開であるようにし、従って、ノード５２５に対して比較器の出力は、センスアンプの出力ＳOUTとして再び直接接続される。
【００４２】
図６(Ａ)乃至図６(Ｆ)に示されたシーケンスによれば、チップイネーブル信号ＣＥＢは時間６００でロー状態に移る。アドレスビットＸＭ及び他の他のアドレスビットは、時間６００と時間６０１の間隔の間有効である。もし、アドレスビットＸＭが、図に示された感化の間ハイであるならば、ワードライン電圧は、スレッショルド電圧ＶT2より上のレベル及びスレッショルド電圧ＶT3より下のレベルに対応して、約２．８ボルトのレベルに上昇し、時間６０２でそのレベルへ到達する。又、選択されたセルに接続された接地ラインは、約０．５ボルトの電圧レベルに上昇し、６０３の時間にそのレベルに到達する。データ出力は、アドレスビットＸＭがハイのとき、ロービットに対して、時間６０４で始まり時間６０５で終わる間隔の間感知される。この間隔中、ゲート・ツー・ソース電圧は、ワードライン電圧と接地ライン電圧の差によって規定され、約２．３ボルトか、スレッショルド電圧Ｖt1とＶt2間のレベルである。次のサイクルの間、或いは、もし、アドレスビットＸＭが他のサイクルに関係なくローであるなら、ワードライン電圧は、スレッショルド電圧Ｖt2より上のレベルである２．８ボルトの固定レベルに再び維持される。しかし、ハイビットに対して、接地ライン電圧は期間６０６の間約０ボルトのレベルにセットされる。従って、時間６０８から時間６０９の間隔におけるハイビットの検知中、ゲート・ツー・ソース電圧は、スレッショルド電圧Ｖt2より上の約２．８ボルトのレベルに固定される。上述のセンスアンプは、このスキームによってロービットとハイビットを検知するために利用される。図６(Ａ)乃至図６(Ｆ)に示されたスキームの１つの利点は、ワードライン駆動装置が検知中単一レベルを与えるために単純化されることができる。しかし、０．５ボルトと接地間、或いはアドレスビットＸＭに応答して他の同様なレベルをスイッチすることができなければならない電源、例えば、図１の電源１４１のコストになる。
【００４３】
図７(Ａ)乃至図７(Ｆ)は、他の実施形態を示す。図７(Ａ)乃至図７(Ｆ)の実施形態によれば、単一の電流比較器がセンスアンプに用いることができる。これは、以下のシーケンスによって達成される。他の実施例の場合のように、チップイネーブル信号は、時間７００でローに下がると、アドレスビットＸＭと他のアドレスビットは、時間７００と時間７０１の間有効になる。もし、ＸＭがハイであれば、ロービットが検知され、ワードライン電圧は、この例では時間７０２において約２．３ボルトのレベルに上昇される。接地ライン電圧は、この例では、接地に維持される。この方法で、ゲート・ツー・ソース電圧は、時間７０３と時間７０４の間ロービットを検知するスレッショド電圧Ｖt1とＶt2の間のレベルに固定される。これは、セルからのセンスアンプにおける電流が基準電流ＩREF以上或いは以下に下がるか否かを判定することによって達成される。アドレスビットＸＭはローである。このとき、ワードライン電圧は、この例では時間７０６で約２．８ボルトの値に上昇される。はいビットは、第１のステップ或いはフェーズ及び第２のステップ或いはフェーズにおいて検知される。第１のフェーズ７０７の間、接地ライン電圧は０ボルト近くにある。第２のフェーズ７０８の間、接地ライン電圧は約１．０ボルトのレベルに上昇される。センスアンプは、セルからの電流が、セルのスレッショルド電圧がＶt2以下であることを示す第１のフェーズの間、第１の基準電流を超えるか否かを検出し、且つセルのスレッショルド電圧がワードライン上の電圧と、Ｖｔ１以下でＶｔ０以上のレベルに確立された接地ライン上の電圧間の差以下であるか否かを示す第２のフェーズの間検知する。従って、この技術は、この例では、セルのスレッショルド電圧が２．３ボルト以上のスレッショルドを有するはいグループ、及び２．３ボルト以下のスレッショルドを有するローグループ内にあるか否かを判定することによって、マルチビットセルにおけるロービットを検知することを可能にする。ハイビットを検知している間、この技術は、メモリセルのスレッショルド電圧が２．８ボルト以上か１．８ボルト以下のスレッショルド電圧を有する外側のグループ内に入るか、或いは２．８ボルトと１．８ボルト間のスレッショルド電圧を有しているか否かを判定するための単一の基準電流源を用いることによって可能である。ハイビットとロービットは、独立したゲート・ツー・ソース電圧サイクルを用いて、互いに独立して検知することができる。
【００４４】
本発明の好適な実施形態の以上の説明は概略説明のために行なわれたので、本発明を開示した正確な形態に限定されるべきでない。多くの変更及び変形はこの分野の当業者に明らかであろう。本発明の範囲は、請求項及びその均等物によって定められるべきである。
【図面の簡単な説明】
【図１】本発明の動作ブロック図を示す。
【図２】本発明によるセンスアンプの論理回路の動作ブロック図を示す。
【図３】（Ａ）は、図１の論理回路に対する読み取り動作の第１及び第２サイクル中のチップイネーブルピン（ＣＥＢ）タイミング図である。
（Ｂ）は、図１の論理回路に対する読み取り動作の第１及び第２サイクル中のアドレスＸＭのためのタイミング図である。
（Ｃ）は、図１の論理回路に対する読み取り動作の第１及び第２サイクル中の非ＸＭアドレスのためのタイミング図である。
（Ｄ）は、図１の論理回路に対する読み取り動作の第１及び第２サイクル中のワードライン電圧レベルを示すタイミング図である。
（Ｅ）は、図１の論理回路に対する読み取り動作の第１及び第２サイクル中のワードライン電圧レベルを示すタイミング図である。
【図４】ＶT0、ＶT1、ＶT2及びＶＴ３に関する論理関係を示す図である。
【図５Ａ】本発明のメモリセルのための一般的な論理回路図である。
【図５Ｂ】ＶW＝２．３Ｖ及びＩCELL＜Ｉ0の場合、本発明のメモリセル電流に対する論理回路図の出力を示す。
【図５Ｃ】ＶW＝２．３Ｖ及びＩCELL＞Ｉ0の場合、本発明のメモリセル電流に対する論理回路図の出力を示す。
【図５Ｄ】ＶW＝２．８Ｖ及びＩCELL＜Ｉ0の場合、本発明のメモリセル電流に対する論理回路図の出力を示す。
【図５Ｅ】ＶW＝２．８Ｖ及びＩCELL＞Ｉ0の場合、本発明のメモリセル電流に対する論理回路図の出力を示す。
【図６】 (Ａ)−(Ｆ)は、本発明の他の実施形態による２ビットメモリセルのロー及びハイビットの検知中に、選択されたメモリセルに加えられた電圧に対するタイミング図を示す。
【図７】 (Ａ)−(Ｆ)は、本発明の他の実施形態による２ビットメモリセルのロー及びハイビットの検知中に、選択されたメモリセルに加えられた電圧に対するタイミング図を示す。
【発明の属する技術分野】
本発明は、多段階半導体メモリ及びマルチレベルメモリセルの検知に関し、特に、１読取りサイクルにおいてマルチレベルセルデータメモリを検知するための【請求項４５】方法及び装置に関する。
【０００２】
【従来の技術】
従来のメモリセルにおいては、データの１ビットはセル毎に記憶される。ＲＯＭやフラッシュメモリのような不揮発性の半導体メモリデバイスの一般的なクラスは、１つのセルにデータの１より多くのビットを記憶するために変更されている。これは、ＭＲＯＭのようなデバイスのための異なる電圧スレッショルドの実現によって、或いはフラッシュセルのようなデバイスにプログラムすることの何れかによって２つのスレッショルド電圧Ｖｔより多くを記憶することによって達成される。
【０００３】
ＭＬＣアプローチの欠点は、いろいろなスレッショルド電圧を検知するのに多くの困難性があることである。これは、データの読取り速度を犠牲にする。また、より複雑な検知回路を必要とするので、センスアンプを設けるための余分なチップ領域が必要となり、ＭＬＣを製造するコストを増大する。
【０００４】
従来技術の代表的な検知方法は、U.S. Patent No.5,721,701 to Ikebe et al. entitled "HIGH READ SPEED MULTIVALUED READ ONLY MEMORY DEVICE" 及びU.S. Patent No.5,543,738 to Lee et al. entitled "MULTI-STAGE SENSE AMPLIFIER FOR READ READ-ONLY MEMORY HAVING CURRENT COMPARATORS"に記載されている。セル当たり２ビットのメモリについての従来技術におけるこれらのアプローチは、２ビットの４つの可能な組み合わせを検知するために３つのワードライン電圧レベルを必要とする。これらの３つのレベルは、１つの従来のアプローチでは、３つのレベルのそれぞれに対してセル出力を検知して、スリーステップシーケンスを各読取りサイクルにおいてワードラインへ与えることによって達成される。この３つのステップシーケンスは比較的遅い。他のアプローチでは、３つのレベルは、第１の固定されたワードライン電圧を印加するツーステップシーケンスによって達成され、且つ第１ステップ中の検知結果に依存する、低いワードライン電圧か、或いは高いワードライン電圧によって続けられる。この従来技術におけるツーステップ技術はスリーステップ技術の遅さを克服しているが、第２ステップ中にワードライン電圧を制御するために必要とされる論理回路のために複雑さが加わっている。更に、従来技術のツーステップシーケンスは検知の一桁に制限される。
【０００５】
必要とされるものは、ビットが検知されるオーダーに無関係に、ＭＬＣにおける全てのビットに対する固定されたワードラインを有するＭＬＣデータをフェッチするための新規な方法及び装置である。
【０００６】
【発明の概要】
従って、本発明は、両方のビット、またはセルにおける全てのビットに対して固定されたワードライン電圧を用いて、マルチレベルセルから多重ビットのデータを検知するための新規な検知方法及び装置に関する。この検知技術は、セルからの単一ビットを検知することを可能にし、単一セル内の多ビット検知の特別な命令を必要とせず、且つ従来のマルチレベルセルのセンスアンプと同様な検知範囲を有している。
【０００７】
したがって、本発明は、メモリセルにおけるマルチビットメモリセル用の読み取り回路を提供する。セル当たり２ビットの実施形態において、メモリセルは、第１、第２、第３及び第４の所定スレッショルド電圧の１つの範囲内にスレッショルドゲート電圧を有する。これら４つの所定のスレッショルド電圧は、それぞれメモリセルに記憶された２ビットの４つの状態に相当する。読み取りサイクル中にゲート電圧をマルチビットメモリセルに与えるための回路が含まれる。ゲート電圧は、マルチビットデータの１ビット、例えばロービットを検知するための読み取りサイクルの第１の時間間隔中に第２と第３の所定のスレッショルド電圧間の第１のレベル、及び次のビット、即ちセルにおけるハイビットを検知するための読み取りサイクルの第２の時間間隔中に第３と第４の所定のスレッショルド電圧間の第２のレベルを有する。第１と第２のスレッショルド電圧、及び第３と第４のスレッショルド電圧のグルーピングは、ロービットサイクル中、ロースレッショルド電圧グループ及びハイスレッショルド電圧グループとそれぞれ呼ばれる。ハイビットサイクル中、第２及び第３のスレッショルド電圧、及び第１と第４のスレッショルド電圧グループは、内側と外側のスレッショルド電圧グループとそれぞれ呼ばれる。
【０００８】
１つの実施形態における検知回路は、マルチビットメモリセルに結合され、且つマルチビットメモリセルからの電流を第１の基準電流と第２の基準電流と比較する。検知回路は、第１の時間間隔中に第１セルからの電流が第１の基準電流を超える場合第１の論理状態を、またセルからの電流が第１の基準より小さい場合第２の論理状態を有する第１の出力を生成する。検知回路は、第２の時間間隔中にセルからの電流が第２の基準電流より小さく、第１の基準電流より大きい場合第１の論理状態を、またセルからの電流が第１の基準電流より大きく、第２の基準電流より小さい場合第２の論理状態を有する第２の出力を生成する。検知回路の第１と第２の出力は、マルチビットセルに記憶された２ビットを示す。上述の検知方法は、４つより多くのスレッショルドレベルを有するＭＬＣｓを含むように広げることができる。スレッショルドレベルの数が増加するにしたがって、対応する論理状態を有する追加の電流源及び論理回路がＭＬＣに記憶されるデータを判断するために必要とされる。
【０００９】
１つの好適な特徴によれば、検知回路は、第１の基準電流とマルチビットメモリセルからの電流を受け取るために接続された第１の比較器、及び第２の基準電流とマルチビットメモリセルからの電流を受け取るために接続された第２の比較器をゆうする。論理回路が、第１と第２の比較器に接続され、第１の時間間隔中動作して、第１の出力として第１の比較器の出力を与え、そして第２の時間間隔中に動作して、もし、第２の比較器が第１の値を有するならば、第２の出力として第１の比較器の出力を与え、またもし、第２の比較器の出力が第２の値を有するならば、第２の出力として反転された第１の比較器の出力を与える。
【００１０】
本発明のいろいろな特徴によると、検知するための第１の時間間隔は、第２の時間間隔前に生じるか、或いは第１の時間間隔は、検知されるべきビット、或いは検知回路の好適な実現に依存して、第２の時間間隔後に生じる。
【００１１】
また、本発明は、最も高い、その次に高い、及び最も低い所定のスレッショルドレベルを含む複数の所定のスレッショルドの１つの範囲内にあるスレッショルドゲート電圧を有するマルチビットセルにある複数のビットの特定ビットを検知するための方法を提供する。この方法は、ゲート電圧を最も高い所定のスレッショルド電圧と次に高い所定のスレッショルド電圧間のマルチビットセルへ印加するステップ、及びもし、セルからの電流が、基準電流より小さいく、スレッショルドゲート電圧が最も高い所定のスレッショルド電圧であることを示しているならば、或いは、セルからの電流が、基準電流より大きいく、スレッショルドゲート電圧が最も低い所定のスレッショルド電圧であることを示しているならば、ビットに対して第１の値を決定するステップを有する。この方法は、もし、セルからの電流が、スレッショルドゲート電圧が複数の所定のスレッショルド電圧における他の所定のスレッショルド電圧の１つであることを示して、第１の基準電流より大きく、且つ第２の基準電流より小さいならば、ビットに対して第２の値を決定するステップを有する。
【００１２】
マルチビットセルにおける複数のビットが、特定のビットと他のビットを含む２ビットを有する場合、他のビットは、ゲート電圧を次にもっと高い所定のスレッショルド電圧と次に低い所定のスレッショルド電圧間のマルチビットセルに与えることによって検知される。この場合、他のビットは、もし、セルからの電流が基準より小さく、スレッショルドゲート電圧がセルに印加した電圧より高いことを示すならば、第１の値を有していると判断され、そしてもし、セルからの電流が基準より大きく、スレッショルドゲート電圧がセルに印加されたゲート電圧より低いことを示すならば、第２の値を有していると判断される。この方法で、２ビットは、４つの所定のスレッショルド電圧の１つを有する単一のメモリセルから検知されることができる。
【００１３】
したがって、本発明は、従来のＭＬＣ検知回路より増加した読み取りマージンと増加したスピードを有し、ロー又はハイのビットデータの検知回路の配列と無関係な論理回路を有する低コストのセンスアンプを提供することによって、従来のＭＬＣ検知回路より利点を有している。
【００１４】
本発明の目的に照らして、本発明のこれらの、及び他の利点を達成するために、本発明は、１つの特徴によれば、メモリセルにおけるデータの少なくとも２ビットを判定するワードラインの読み取り中に、反転及び非反転回路の１つをイネーブルするために、メモリセルのビットアドレスに応答する論理回路を有するマルチビットメモリセル用のセンスアンプとして特徴づけられる。
【００１５】
本発明の他の特徴は、メモリアレイにおけるマルチビットメモリセル用の検知回路として特徴づけられ、メモリセルは、複数のスレッショルド電圧を有するメモリセルを有している。検知回路は、メモリセルに接続されたビットラインの出力を検知することによって、メモリセルの２ビットデータを判定する。この検知回路は、メモリセルビットアドレスに応答するワードライン電圧駆動回路と２ビットデータを判定するためのメモリセルビットアドレスに応答する論理回路を有する。この論理回路は、また前記ビットラインの出力がローのスレッショルド電圧グループとハイのスレッショルド電圧グループの一方に相当するか否かを示す第１の論理状態を与えることによって第１のビットアドレスに応答するように適合される。この論理回路は、更に、ビットラインの出力が外側のスレッショルド電圧グループと内側のスレッショルド電圧グループの一方に相当するか否かを示す第２の論理状態を与えることによってメモリセルの第２のビットアドレスに応答するように適合される。
【００１６】
更に、本発明の他の特徴は、前記メモリセルと接続している第１の比較器を含むマルチビットメモリセル用のセンスアンプとして特徴づけられる。第２の比較器がメモリセルと接続されており、且つコントローラが第１と第２の比較器と接続されている。このコントローラは、メモリセルの少なくとも２ビットデータ判定するメモリセルのビットアドレスに応答する資源を有する。
【００１７】
更に、本発明の他の特徴は、メモリアレイにおけるマルチビットメモリセル用の読み取り回路として特徴づけられる。メモリセルに記憶された２ビットの４つの状態にそれぞれ相当する第１、第２、第３及び第４のスレッショルド電圧の１つの範囲内にスレッショルド電圧を有し、読み取りサイクル中にマルチビットメモリセルにゲート電圧を与える回路を含む。ゲート電圧は、読み取りサイクルの第１の時間間隔中に、第２と第３の所定のスレッショルド電圧間に第１のレベル、及び読み取りサイクルの第２の時間間隔中に、第３と第４の所定のスレッショルド電圧間に第２のレベルを有する。検知回路は、マルチビットメモリセルからの電流を第１の基準電流と第２の基準電流と比較するマルチビットメモリセルに接続され、そしてもし、セルからの電流が第１の基準電流を超えているならば、第１の時間間隔中に第１の論理状態を有する第１の出力を生じる。また、検知回路は、もしセルからの電流が第１の基準電流より小さいならば、第２の論理状態を有し、もし、セルからの電流が第２の基準電流より小さく、第１の基準電流より大きいならば、第２の時間間隔中に第１の論理状態を有する第２の出力を生成する。更に、検知回路は、もし、セルからの電流が第１の基準電流より大きく、第２の基準電流より小さいならば、第２の論理状態を有する。
【００１８】
更に、本発明の特徴は、第ｎ番の比較器からの第ｎ番の基準電流とマルチビットメモリセルからの電流を受け取るステップ、及び第（ｎ＋１）番の比較器からの第（ｎ＋１）番の基準電流とマルチビットメモリセルからの電流を受け取るステップを更に有する検知方法として特徴づけられる。更に、本方法は、第ｎ番と第（ｎ＋１）番の比較器に接続された論理回路に基づいて出力を与え、第ｎ番の時間間隔中に動作して第ｎ番の出力として第ｎ番の比較器の出力を与え、そして第（ｎ＋１）番の時間間隔中に動作して、もし、第（ｎ＋１）番の比較器の出力が第１の値を有するならば、第（ｎ＋１）番の出力として第ｎ番の比較器の出力を与え、且つ、もし、第（ｎ＋１）番の比較器の出力が第２の値を有するならば、第（ｎ＋１）番の出力として反転された第ｎ番の比較器の出力を与える。だだし、ｎは２、３、４．．．に等しい整数である。
【００１９】
本発明の更なる特徴及び利点は、如何に述べられるであろうし、一部記載から明らかであるか、或いは発明の実施によって理解されるであろう。本発明の特徴及び利点は、詳細な説明及び図面ならびに特許請求の範囲に特に示された構造によって理解されるであろう。
【００２０】
以上の一般的説明及び異化の詳細な説明は、例示であり、また説明のためのものであり、請求項の説明を与えようとするものであることが理解されるべきである。
【００２１】
【実施の形態】
図面を参照して、本発明の詳細な説明を行なう。図１は、本発明によるマルチレベルメモリアレイの単純化したブロック図を示す。
【００２２】
図１に、マルチビットメモリセルのアレイ１４０が含まれる。このマルチビットメモリセルは、スレッショルド電圧ＶTO、Ｖt1、ＶT2及びＶT3に対する好適な実施形態において、複数のスレッショルド電圧を有するセルと共に作られているマスクＲＯＭセルを含むことができる。他のシステムにおいては、マスクＲＯＭ以外の他のマルチレベルセルを利用することができる、例えば、好適な実施形態においては、マルチレベルプログラムされたフローティングゲートメモリセルがを利用することができる。
【００２３】
図１のブロック図について、アレイはＲＯＭ又はフローティングゲートセル、或いは他のマルチレベルセルを含む。アドレスがライン１０５を通してデコーダ１１０に供給される。デコーダは、ライン１１５を通して行アドレスをツーステップワードライン駆動装置１３０へ供給する。列アドレスは、ライン１２０を通して列選択回路１５５へ供給される。アドレス信号ＸＭは、例えば、アドレス１０５における単一ビットに相当して、デコーダ１１０によって、ツーステップワードライン駆動回路１３０及びセンスアンプ回路１６５に供給される。このツーステップ（ある実施の形態においてはワンステップ）ワードライン駆動回路１３０は、アレイ１４０に接続されている複数のワードライン１３１の１つを選択する。列アドレスは、ライン１２０を通して、列選択回路１５５がデータライン１６０を通して選択されるべき複数のデータライン１５０の１つを選択するようにする。センスアンプ１６５は、２ビットセルに対してハイビットか、或いはロービットかの何れかを選択したアドレスビットＸＭに応答して、選択されたメモリセル１４５におけるデータの値を決定する。出力ＳOUTは、センスアンプからライン１７０上に与えられる。
【００２４】
また、電源をアレイのメモリセルに印加する電源供給回路１４１も図に含まれる。ワードライン駆動回路及び電源供給回路の少なくとも一方は、デバイスのアドレスビット及び制御論理回路に応答して、ゲート・ツー・ソース電圧を選択されたメモリセルへ与える。セルにおけるマルチビットの値を検知するために用いられるゲート・ツー・ソース電圧は、アドレスビット及びデバイスの制御論理回路のみに応答し、１つの検知ステップからのセンスアンプの出力に依存せずに、駆動されるべきワードラインレベルを判定する。
【００２５】
従って、マルチレベルセルにおける一ビットは、セルにおける他のビットの検知を必要とすることなく、所定の、或いは固定されたワードライン電圧で、単一の読み取りサイクルにおいて検知される。以下に述べられているテーブル１は、本発明の好適な実施形態における検知の論理を示している。この実施形態によると、供給電位ＶＤＤは、約３．３ボルトである。一つの２ビットセルは、４つのスレッショルド電圧ＶTO−ＶT3の１つを有している。この実施の形態においてＶT3は、約４ボルトであり、ＶT2は、約２．５ボルトであり、ＶT1は、約２ボルトであり、そしてＶTOは、約０．８ボルトである。アドレスＸＭ＝０に対応するロービット及びアドレスＸＭ＝１に対応するハイビットは、テーブルの右側の２欄において定義されている。勿論、供給電位及びスレッショルド電圧の他の組み合わせを利用することもできる。また、本発明によれば、４つより多くのスレッショルド電圧を有するセルが利用されてもよい。
【００２６】
テーブル１
従って、ロービットデータが決められると、電流ＩCELLの調査は、ＩCELL電流があるか否かに制限される。テーブル１に示されるように、ＶwをＶT1の２．０Ｖのすぐ上である２．３Ｖ上昇することによって、ＩCELL電流があるか、ないかの何れかである。
【００２８】
これは、ＶwがＩCELL電流を生成するために必要であるスレッショルド以下のＶT2かＶT3のスレッショルド以下の何れかであるからである。ＶT1とＶT2間のＶwを選択することによって、ロービットに対するロジックが図４の領域４１０（より低いスレッショルドグループ）或いは４２０（ハイのスレッショルド電圧グループ）の１つに相当するという決定がなされる。従って、テーブル１に示されるように、セルのロービットアドレスに対して、ＶT0とＶT1が゛１”の論理状態に割り当てられ、且つＶT2とＶT3が"０"の論理状態に割り当てられる。テーブル１に示された論理状態は、それぞれの１が０にされ、それぞれの０が１にされる点で反転されることに留意されるべきである。勿論、論理回路は、このような変更を受け入れるために、変えられなければならないが、セルに含まれるデータを識別するという同じ結果が得られるであろう。
【００２９】
ハいビットの決定に関して、２．８ＶのＶWがＶT2より大きく、ＶT3より小さいｎビットセルに加えられる。このシナリオにおいて、ＩCELL電流は、２．８ＶのＶW以下、即ちＶT0、ＶT1およびＶT2を有するあらゆるセルレベルに対して流れる。ＶT1およびＶT2の電圧スレッショルドを有するマルチレベルセルの領域に対して、小から中程度のＩCELL電流が流れるであろう。ＶT0の電圧スレッショルドを有するマルチレベルセルの領域に対して、大きなＩCELL電流が流れるであろう。センスアンプおよびそれと関連する論理回路の必要性は、非常に容易に行なわれる電流なしと、大きな、および小さなＩCELL電流間の識別をすることができるだけである。ゼロ電流は図４の領域４４０に相当し、大きなＩCELL電流は、領域４５０に相当する。領域４４０と４５０（外側のスレッショルド電圧グループ）は、"０"の論理状態に割り当てられる。図４の領域４３０（内側のスレッショルド電圧グループ）に相当するＶT1およびＶT2間で区別が行なわれず、"１"の論理状態に割り当てられる。
【００３０】
割り当てられた論理状態に基づいて、ｎビットセルデータの決定が、ロービット或いはハイビットデータが検索される順番に関係なく行なわれる。前述のように、割り当てられた"１"或いは"０"の論理状態は、図４に示された関係が領域４１０，４２０，４３０および４４０の間で維持されている限り任意であり、その結果は、論理回路が論理状態の指定の変更を反映するように変更されることを前提にして、その結果は正確に同じである。
【００３１】
図２は、センスアンプの単純化したブロック図である。図３Ａ乃至図３Ｅは、図１の回路のための制御信号のタイミングを示す。組み合わせにおいて、本発明は、図２および図３Ａ‐Ｅを参照して理解することができる。図３Ａは、読み取りサイクルのはじめに、符号３０１でローにセットされるチップイネーブル信号(ＣＥＢ)を示す。アドレスビットＸＭは、読み取りサイクルの第１の時間間隔３０２の間ローであり、読み取りサイクルの第２の時間間隔３０３の間ハイである。他のアドレスビットは、第１の時間間隔３０２と第２の時間間隔３０３の間有効である。ツーステップワードライン駆動装置５３０は、第１の時間間隔３０２の間、第１のゲート電圧をレベル３０４にし、そして第２の時間間隔３０３の間第２のゲート電圧をレベル３０５にするワードライン電圧を生成する。ロービットに対するセンスアンプ５０５の出力は、時間間隔３０６の間与えられ、ハイビットの対するその出力は、時間間隔３０７の間与えられる。
【００３２】
この例において、ＸＭ＝０に対するサイクルとＸＭ＝１に対するサイクルは、単一読み取りサイクルの一部として図示されている。いろいろな実施形態において、この読み取りサイクルは、完全に独立しおり、ハイビットの検知に無関係にロービットの検知を可能にし、又その逆も可能にする。又、ロービットとハイビットが検知される順番は、逆であってもよい。
【００３３】
図２および図３Ａ‐Ｅのタイミング図を参照すると、検知回路の動作が理解される。図２において、セルＩCELLからの電流が、第１の比較器２１０と第２の比較器２２０に与えられる。第１の比較器２１０は、セル電流を第１の基準電流Ｉ1と比較し、第２の比較器２２０は、セル電流を第２の基準電流Ｉ0と比較する。第１の比較器２１０の出力は、インバータ制御回路２３０へ供給される。又、アドレスビットＸＭもインバータの制御回路２３０へ供給される。センスアンプは、インバータ２４０を含む第１の出力経路と第２の非インバータ出力経路を有する。従って、論理回路は、第１状態の間出力ＳOUTとしてインバータ２４０を介して比較器２２０の出力を、そして第２状態において、非反転された比較器２２０の出力を与えることができる。インバータ制御回路２３０は、出力信号の状態を決定するために、データパスを選択する。
【００３４】
信号ＸＭ＝０のとき、インバータ制御回路は、比較器２２０の出力が出力として与えられるように、インバータを含まない経路を常に選択する。ＸＭ＝１のとき、もし、比較器２１０の出力が一方の状態であれば、インバータ制御回路は、出力経路としてインバータ２４０を選択し、もし、比較器２１０の出力が他方の状態を有するならば、インバータ２４０を含まないデータ経路を選択する。動作において、ロービットを検知するために、アドレスビットＸＭはゼロであり、ワードラインは、約２．３ボルトの好適な実施形態においてはスレッショルド電圧にステップされる。これは、ＶT2とＶT1間のスレッショルド電圧である。この場合、もし、ＩCELLからの電流がＩ0より小さいなら、比較器２２０は論理１を出力する。逆に、もし、ＩCELLからの電流がＩ0より大きいなら、比較器２２０は０を出力し、信号ＳOUTとして与えられるであろう。従って、図４に示されるように、もし、スレッショルド電圧が、ロービットの読み取りサイクル中に与えられた電圧より大きいならば、ロービットは０であり、もし、スレッショルド電圧が、ロービットの読み取りサイクル中に与えられた電圧より小さいならば、ロービットは１である。
【００３５】
ハイビット読み取りサイクルの間、比較器２１０はインバータ制御論理回路２３０を制御するために用いられる。この場合、この例では、ワードライン電圧はＶT2とＶT1間の電圧である約２．８ボルトの電圧にセットされる。それは、マルチビットセルの最も高いスレッショルド電圧とマルチビットセルの次に高いスレッショルド電圧間の電圧である。この場合、もし、セルからの電流が基準電流Ｉ1より大きいならば、比較器２１０の出力によって、インバータ制御回路がインバータ２４０を含むデータ経路を選択する。もし、セルからの電流が基準電流Ｉ1より小さいならば、比較器２１０の出力によって、インバータ制御回路２３０が比較器２２０の出力をＳOUTとして直接選択する。もし、セルからの電流が基準電流Ｉ0より小さいならば、それは、基準電流Ｉ1より小さいくなければならならず、比較器２２０の出力は、出力ＳOUTに対して論理１を供給する。セル電流ＩCELLが電流Ｉ0より大きいならば、比較器の出力は、セル電流が基準電流Ｉ1より小さい場合に、出力ＳOUTとして供給される。
【００３６】
基準電流Ｉ1は、ＸＭ＝１のとき、ハイビットを検知するためにのみ利用され、ワードラインは、検知されるべきセルの、最も高いレベルと次に高いレベル間のスレッショルドに駆動される。従って、この例では、ワードライン電圧が２．８ボルトにセットされると、基準電流Ｉ1は、スレッショルド電圧ＶTOを有するメモリセルから予想される最小の電流レベルにセットされる。もし、セルからの電流がこの最小値を超えると、セル電流はスレッショルド電圧ＶTOを有するメモリセルによって生成されると考えられる。
【００３７】
規準電流ＩOが、ロービットおよびハイビットの双方の検知の間利用される。従って、ワードライン電圧がスレッショルドレベルＶT2とＶT1間のレベルである２．３ボルトにセットされると、それは、スレッショルド電圧ＶT1又はＶT0を有するメモリセルから検知されるべき最小の電流より少ないレベルにセットされる。又、それは、ワードライン電圧が２．８ボルトであり、スレッショルドがＶT2又はＶT1のとき、検知されるべき最小電流より小さいレベルにセットされなければならない。しかし、それは、電流の導通と実際上電流の非導通の間の変化を検知するために用いられる。従って、基準電流Ｉ0のエラーに対するマージンは比較的大きい。
【００３８】
基準電流Ｉ1のエラーに対するマージンも同様に大きい。何故ならそれは、最も低いスレッショルド電圧ＶT0を有するセルの電流とスレッショルド電圧ＶT1を有するセルからの電流間を検知するからである。電流の安全性のマージンは、スレッショルド電圧ＶT1より相当小さいスレッショルド電圧ＶT0を作ることによって増加することができる。好適な実施形態において、スレッショルド電圧ＶT0は、約０．８ボルトであり、一方、スレッショルド電圧ＶT1は、約２．０ボルトである。これは、基準電流Ｉ1の安全性に対して著しいマージンを与える。図５(Ａ)は、本発明の好適な実施形態におけるセンスアンプを示す。図５(Ａ)において、セル電流ＩCELLがデータライン５１０上に与えられる。データライン５１０は、インバータ５０１の入力及びとトランジスタ５０２と５０３のソースにそれぞれ接続される。トランジスタ５０２と５０３のゲートはインバータ５０１の出力に接続される。従って、データライン５００が検知のための状態にあると、インバータ５０１は、トランジスタ５０２と５０３を、セルからの電流がノード５２０と５２５のそれぞれにあるセンスアンプに与えられるようにするオン状態へ駆動する。
【００３９】
第１の基準電流Ｉ0は、電流源５０４から供給され、第２の基準電流Ｉ1は、電流源５０５から与えられる。第１の基準電流Ｉ0は、ノード５２５に接続される。ノード５２５は、インバータ５５０の入力に接続される。インバータ５５０の出力は、基準電流Ｉ0に対して電流比較器の出力を与える。ノード５２０は、インバータ５３０の入力に接続される。インバータ５３０の出力は、ノード５２０と基準電流Ｉ1に対して電流比較器の出力を与える。インバータ５３０の出力はＮＡＮＤゲート５４０に接続される。ＮＡＮＤゲート５４０への第２の入力はアドレスビットＸＭである。ＮＡＮＤゲート５４０の出力は、スイッチＳＷ１に、及びインバータ５６０を介して第２のスイッチＳＷ２に接続される。スイッチＳＷ１は、インバータの出力をセンスアンプの出力ＳOUTへ直接接続する。もし、スイッチＳＷ１が開で、ＳＷ２が閉であるなら、インバータ５５０の出力は、インバータ５７０を介して出力ＳOUTとして供給され、出力ＳOUTとして反転された、ノード５２５における電流比較器の出力を与える。図に示されるように、アドレスビットＸＭが０であるとき、ＮＡＮＤゲートの出力は、インバータ１３０の出力と関係なくハイである。これは、実際にロービットの検知中ＳＷ１を閉に、ＳＷ２を開に維持する。従って、ロービットは、基準電流Ｉ0を有するセル電流の比較器の出力によって示される。
【００４０】
ＸＭ＝１のとき、図５(Ｂ)と５(Ｃ)にそれぞれ示されるように、２つの状態が生じる。第１の状態において、ノード５２０に対して比較器の出力は０である。この場合、スイッチＳＷ１は開であり、スイッチＳＷ２は閉であることによって、インバータ５７０がノード５２５に対する比較器の出力と出力ＳOUT間にある経路に挿入されるようにする。ノード５２０に対する比較器の出力が図５(Ｃ)に示されるように１であるとき、論理回路は、スイッチＳＷ１が閉に、又ＳＷ２が開であるようにする。従って、ノード５２５に対する比較器の出力は、センスアンプの出力ＳOUTとして直接接続される。
【００４１】
ＸＭ＝０のとき、図５(Ｄ)と５(Ｅ)にそれぞれ示されるように、２つの状態が生じる。第１の状態において、ノード５２０に対して比較器の出力は０である。この場合、論理回路は、スイッチＳＷ１が閉に、又ＳＷ２が開であるようにする。従って、ノード５２５に対する比較器の出力は、センスアンプの出力ＳOUTとして直接接続される。もし、ノード５２０に対して比較器の出力が、図５(Ｅ)に示されるように１であるなら、論理回路は、スイッチＳＷ１を閉に、スイッチＳＷ２を開であるようにし、従って、ノード５２５に対して比較器の出力は、センスアンプの出力ＳOUTとして再び直接接続される。
【００４２】
図６(Ａ)乃至図６(Ｆ)に示されたシーケンスによれば、チップイネーブル信号ＣＥＢは時間６００でロー状態に移る。アドレスビットＸＭ及び他の他のアドレスビットは、時間６００と時間６０１の間隔の間有効である。もし、アドレスビットＸＭが、図に示された感化の間ハイであるならば、ワードライン電圧は、スレッショルド電圧ＶT2より上のレベル及びスレッショルド電圧ＶT3より下のレベルに対応して、約２．８ボルトのレベルに上昇し、時間６０２でそのレベルへ到達する。又、選択されたセルに接続された接地ラインは、約０．５ボルトの電圧レベルに上昇し、６０３の時間にそのレベルに到達する。データ出力は、アドレスビットＸＭがハイのとき、ロービットに対して、時間６０４で始まり時間６０５で終わる間隔の間感知される。この間隔中、ゲート・ツー・ソース電圧は、ワードライン電圧と接地ライン電圧の差によって規定され、約２．３ボルトか、スレッショルド電圧Ｖt1とＶt2間のレベルである。次のサイクルの間、或いは、もし、アドレスビットＸＭが他のサイクルに関係なくローであるなら、ワードライン電圧は、スレッショルド電圧Ｖt2より上のレベルである２．８ボルトの固定レベルに再び維持される。しかし、ハイビットに対して、接地ライン電圧は期間６０６の間約０ボルトのレベルにセットされる。従って、時間６０８から時間６０９の間隔におけるハイビットの検知中、ゲート・ツー・ソース電圧は、スレッショルド電圧Ｖt2より上の約２．８ボルトのレベルに固定される。上述のセンスアンプは、このスキームによってロービットとハイビットを検知するために利用される。図６(Ａ)乃至図６(Ｆ)に示されたスキームの１つの利点は、ワードライン駆動装置が検知中単一レベルを与えるために単純化されることができる。しかし、０．５ボルトと接地間、或いはアドレスビットＸＭに応答して他の同様なレベルをスイッチすることができなければならない電源、例えば、図１の電源１４１のコストになる。
【００４３】
図７(Ａ)乃至図７(Ｆ)は、他の実施形態を示す。図７(Ａ)乃至図７(Ｆ)の実施形態によれば、単一の電流比較器がセンスアンプに用いることができる。これは、以下のシーケンスによって達成される。他の実施例の場合のように、チップイネーブル信号は、時間７００でローに下がると、アドレスビットＸＭと他のアドレスビットは、時間７００と時間７０１の間有効になる。もし、ＸＭがハイであれば、ロービットが検知され、ワードライン電圧は、この例では時間７０２において約２．３ボルトのレベルに上昇される。接地ライン電圧は、この例では、接地に維持される。この方法で、ゲート・ツー・ソース電圧は、時間７０３と時間７０４の間ロービットを検知するスレッショド電圧Ｖt1とＶt2の間のレベルに固定される。これは、セルからのセンスアンプにおける電流が基準電流ＩREF以上或いは以下に下がるか否かを判定することによって達成される。アドレスビットＸＭはローである。このとき、ワードライン電圧は、この例では時間７０６で約２．８ボルトの値に上昇される。はいビットは、第１のステップ或いはフェーズ及び第２のステップ或いはフェーズにおいて検知される。第１のフェーズ７０７の間、接地ライン電圧は０ボルト近くにある。第２のフェーズ７０８の間、接地ライン電圧は約１．０ボルトのレベルに上昇される。センスアンプは、セルからの電流が、セルのスレッショルド電圧がＶt2以下であることを示す第１のフェーズの間、第１の基準電流を超えるか否かを検出し、且つセルのスレッショルド電圧がワードライン上の電圧と、Ｖｔ１以下でＶｔ０以上のレベルに確立された接地ライン上の電圧間の差以下であるか否かを示す第２のフェーズの間検知する。従って、この技術は、この例では、セルのスレッショルド電圧が２．３ボルト以上のスレッショルドを有するはいグループ、及び２．３ボルト以下のスレッショルドを有するローグループ内にあるか否かを判定することによって、マルチビットセルにおけるロービットを検知することを可能にする。ハイビットを検知している間、この技術は、メモリセルのスレッショルド電圧が２．８ボルト以上か１．８ボルト以下のスレッショルド電圧を有する外側のグループ内に入るか、或いは２．８ボルトと１．８ボルト間のスレッショルド電圧を有しているか否かを判定するための単一の基準電流源を用いることによって可能である。ハイビットとロービットは、独立したゲート・ツー・ソース電圧サイクルを用いて、互いに独立して検知することができる。
【００４４】
本発明の好適な実施形態の以上の説明は概略説明のために行なわれたので、本発明を開示した正確な形態に限定されるべきでない。多くの変更及び変形はこの分野の当業者に明らかであろう。本発明の範囲は、請求項及びその均等物によって定められるべきである。
【図面の簡単な説明】
【図１】本発明の動作ブロック図を示す。
【図２】本発明によるセンスアンプの論理回路の動作ブロック図を示す。
【図３】（Ａ）は、図１の論理回路に対する読み取り動作の第１及び第２サイクル中のチップイネーブルピン（ＣＥＢ）タイミング図である。
（Ｂ）は、図１の論理回路に対する読み取り動作の第１及び第２サイクル中のアドレスＸＭのためのタイミング図である。
（Ｃ）は、図１の論理回路に対する読み取り動作の第１及び第２サイクル中の非ＸＭアドレスのためのタイミング図である。
（Ｄ）は、図１の論理回路に対する読み取り動作の第１及び第２サイクル中のワードライン電圧レベルを示すタイミング図である。
（Ｅ）は、図１の論理回路に対する読み取り動作の第１及び第２サイクル中のワードライン電圧レベルを示すタイミング図である。
【図４】ＶT0、ＶT1、ＶT2及びＶＴ３に関する論理関係を示す図である。
【図５Ａ】本発明のメモリセルのための一般的な論理回路図である。
【図５Ｂ】ＶW＝２．３Ｖ及びＩCELL＜Ｉ0の場合、本発明のメモリセル電流に対する論理回路図の出力を示す。
【図５Ｃ】ＶW＝２．３Ｖ及びＩCELL＞Ｉ0の場合、本発明のメモリセル電流に対する論理回路図の出力を示す。
【図５Ｄ】ＶW＝２．８Ｖ及びＩCELL＜Ｉ0の場合、本発明のメモリセル電流に対する論理回路図の出力を示す。
【図５Ｅ】ＶW＝２．８Ｖ及びＩCELL＞Ｉ0の場合、本発明のメモリセル電流に対する論理回路図の出力を示す。
【図６】 (Ａ)−(Ｆ)は、本発明の他の実施形態による２ビットメモリセルのロー及びハイビットの検知中に、選択されたメモリセルに加えられた電圧に対するタイミング図を示す。
【図７】 (Ａ)−(Ｆ)は、本発明の他の実施形態による２ビットメモリセルのロー及びハイビットの検知中に、選択されたメモリセルに加えられた電圧に対するタイミング図を示す。
Claims (23)
- メモリアレイにおけるマルチビットメモリセル用の検知回路であって、前記メモリアレイは、メモリワードライン及びデータラインに接続された、複数のスレッショルド電圧のあるメモリセルを有し、
前記検知回路は、前記メモリセルに接続されたデータライン上の出力を検知することによって、メモリセルのデータを判定し、前記検知回路は、メモリセルのビットアドレスに応答するゲート・ツー・ソース電圧駆動装置、及び前記データを判定するためのメモリセルのビットアドレスに応答する論理回路を備え、
前記論理回路は、前記ビットラインの出力が、ローのスレッショルド電圧グループとハイのスレッショルド電圧グループの一方に相当するか否かを示す第１の論理状態を、前記メモリセルからの電流を第１の基準電流と比較することにより与えることによって、第１のビットアドレスに応答するのに適合されており、且つ前記論理回路は、前記ビットラインの出力が、外側のスレッショルド電圧グループと内側のスレッショルド電圧グループの一方に相当するか否かを示す第２の論理状態を、前記メモリセルからの電流を第１の基準電流と第２の基準電流と比較することにより与えることによって、第２のメモリセルビットアドレスに応答するのに適合されており、前記論理回路は、前記ビットアドレス（ＸＭ＝０，１）及び前記各基準電流との比較結果に応じて制御される反転回路と非反転回路、及びＮＡＮＤ論理回路を有し、前記ＮＡＮＤ論理回路は、前記メモリセルの２ビットデータを判定するために、前記論理回路における反転回路か、非反転回路のいずれを用いるかを決定するために利用されることを特徴とする検知回路。 - 第１のアドレスビットに対して、前記ローのスレッショルド電圧グループは、スレッショルド電圧ＶT0とＶT1を有し、前記ハイのスレッショルド電圧グループは、スレッショルド電圧ＶT2とＶT3を有し、且つ、第２のビットアドレスに対して、内側のスレッショルド電圧は、スレッショルド電圧ＶT1とＶT2を有し、前記ハイのスレッショルド電圧グループは、スレッショルド電圧ＶT0とＶT3を有することを特徴とする請求項１に記載の検知回路。
- 更に、複数の論理信号に応答して、セルのｎビットを示すために、ｎ番目の論理信号と論理回路を与えるワードラインの読み取り中に、ｎ番目のメモリセルのビットアドレスに応答するのに適合されている論理回路を有することを特徴とする請求項１に記載の検知回路。
- スレッショルド電圧は、マルチレベルセルが電流を通す以上の電圧であり、且つ前記論理回路は、以下のテーブルに基づいてロービットとハイビット状態に対して解決する資源を有することを特徴とする請求項１に記載の検知回路。
- マルチビットメモリセル用の読み取り回路であって、前記マルチビットメモリセルは、前記マルチビットセルメモリに記憶された２ビットの４状態にそれぞれ対応する第１、第２、第３、及び第４の所定のスレッショルド電圧の１つの範囲内にスレッショルドゲート電圧を有しており、前記読み取り回路は、
読み取りサイクル中に、ゲート・ツー・ソース電圧を前記マルチビットメモリセルに与える回路と；前記ゲート・ツー・ソース電圧は、前記読み取りサイクルの第１の時間間隔の間、前記第２と第３の所定のスレッショルド電圧間の第１のレベルを有し、且つ読み取りサイクルの第２の時間間隔の間、前記第３と第４の所定のスレッショルド電圧間の第２のレベルを有し、
前記メモリセルからの電流を第１の基準電流(I0)及び第２の基準電流(I1)と比較し、前記第１の時間間隔の間、もし前記メモリセルからの電流が前記第１の基準電流(I0)より大きいならば、第１の論理状態(Sout=H)を有する第１の出力を、且つもし前記メモリセルからの電流が前記第１の基準電流(I0)より小さいならば、第２の論理状態(Sout=L)を有する第１の出力を生成し、且つ、前記第２の時間隔の間、もし前記メモリセルからの電流が前記第１の基準電流(I0)より小さく且つ第２の基準電流(I1)より小さいならば、第２の論理状態(Sout=L)を、もし前記メモリセルからの電流が前記第１の基準電流(I0)より大きく且つ前記第２の基準電流(I1)より小さいなら、第１の論理状態(Sout=H)を有し、もし前記メモリセルからの電流が前記第１の基準電流(I0)より大きく且つ前記第２の基準電流(I1)より大きいならば、第２の論理状態(Sout=L)を有する第２の出力を生成する検知回路と；
を有することを特徴とする読み取り回路。 - 前記第１と第２の出力は、前記マルチビットメモリセルに記憶された２ビットを示すことを特徴とする請求項５に記載の読み取り回路。
- 前記検知回路は、
第１の基準電流とマルチビットセルからの電流を受け取るために接続された第１の比較器と、
第２の基準電流とマルチビットセルからの電流を受け取るために接続された第２の比較器と、
前記第１と第２の比較器に接続され、前記第１の時間間隔の間動作して、前記第１の出力として前記第１の比較器の出力を与え、前記第１の時間間隔の間動作して、もし、前記第２の比較器の出力が第１の値を有するならば、前記第２の出力として前記第１の比較器の出力を与え、もし、前記第２の比較器が第２の値を有するならば、前記第２の出力として反転された第１の比較器の出力を与える論理回路と、
を有することを特徴とする請求項５に記載の読み取り回路。 - 前記第１の時間間隔は、前記第２の時間間隔前の読み取りサイクル中に生じることを特徴とする請求項７に記載の読み取り回路。
- 前記第１の時間間隔は、前記第２の時間間隔後の読み取りサイクル中に生じることを特徴とする請求項７に記載の読み取り回路。
- マルチビットメモリセル用の読み取り回路であって、メモリは、最も高い、次に高い、最も低い所定のスレッショルド電圧を含む複数の所定のスレッショルド電圧の１つの範囲内のスレッショルド電圧を有し、前記読み取り回路は、
読み取りサイクル中に、ゲート・ツー・ソース電圧として前記最も高い所定のスレッショルド電圧と前記次に高い所定のスレッショルド電圧間のレベルを与える回路と；
前記メモリセルからの電流を、前記メモリセルの前記スレッショルド電圧が最も高い所定のスレッショルド電圧であることを示す第１の基準電流(I0)と該セルの前記スレッショルド電圧が前記最も低い所定のスレッショルド電圧であることを示す第２の基準電流(I1)とを比較し、もし前記メモリセルからの電流が前記第１の基準電流(I0)より小さく且つ前記第２の基準電流(I1)より小さいならば、第２の論理状態(Sout=L)を、もし前記メモリセルからの電流が前記第１の基準電流(I0)より大きく且つ前記第２の基準電流(I1)より小さいならば、第１の論理状態(Sout=H)を、且つ、前記メモリセルからの電流が前記第１の基準電流(I0)より大きく且つ前記第２の基準電流(I1)より大きいならば、第２の論理状態(Sout=L)を有する出力を生成する検知回路と；
を有することを特徴とする読み取り回路。 - ゲート、ソース及びドレインを有し、複数の所定のスレッショルド電圧の１つの範囲内にスレッショルドゲート・ツー・ソース電圧を有するマルチビットセルにおけるデータを検知するための方法であって、
選択信号に応答して前記マルチビットセルにおけるビットを選択するステップと、
前記選択されたビットに応答して、前記マルチビットセルのゲートとソースの両端にゲート・ツー・ソース電圧を加えるステップと、
前記ゲート・ツー・ソース電圧を加えるステップ中に、前記選択されたビットの状態を検出するステップとを有し、
前記ゲート・ツー・ソース電圧を加えるステップは、前記マルチビットセルに記憶された第１のビットの選択に応答して、第１の所定のソース電圧を前記マルチビットセルのソースに加えるステップ、及び前記マルチビットセルに記憶された第２のビットの選択に応答して、第２の所定のソース電圧を前記マルチビットセルのソースに加えるステップを有することを特徴とする方法。 - 前記ゲート・ツー・ソース電圧を加えるステップは、前記第１のビット或いは前記第２のビットの何れかの選択に応答して、所定のゲート電圧を前記マルチビットセルのゲートに加えるステップを有することを特徴とする請求項１１に記載の方法。
- ゲート、ソース及びドレインを有し、複数の所定のスレッショルド電圧の１つの範囲内にスレッショルドゲート・ツー・ソース電圧を有するマルチビットセルにおけるデータを検知するための方法であって、
選択信号に応答して前記マルチビットセルにおける第１のビットか第２のビットを選択するステップと、
前記セルからの電流を第１の基準電流と比較し、前記メモリセルのスレッショルド電圧が前記選択されたビットの１バイナリー状態を示すゲート・ツー・ソース電圧の第１のレベルより高いスレッショルド電圧を含むハイのスレッショルドグループ内か、前記選択されたビットの他のバイナリー状態を示す第１のレベルより低いスレッショルド電圧を含むローのスレッショルドグループ内にあるかを判定することによって、前記第１のビットが選択された場合、及び、
前記セルからの電流を第１の基準電流と第２の基準電流と比較し、前記メモリセルのスレッショルド電圧が選択されたビットの１バイナリー状態を示す第２のレベルと第３のレベル間のスレッショルド電圧を含む内側のスレッショルドグループ、及び前記選択されたビットの他のバイナリー状態を示す第２のレベルより大きく、第３のレベルより小さいスレッショルド電圧を含む外側のスレッショルドグループ内にあるかを判定することによって、前記第２のビットが選択された場合、前記選択されたビットの状態を検出するステップと、
を有することを特徴とする方法。 - 前記検出するステップは、前記選択されたビットに応答して、マルチビットセルのゲートとソースの両端にゲート・ツー・ソース電圧を、もし前記第１のビットが選択されるならば、第１のレベルかその近くに固定されたゲート・ツー・ソース電圧を、そしてもし前記第２のビットが選択されるなら、前記第２のレベルかその近くに固定されたゲート・ツー・ソース電圧を加えるステップを有することを特徴とする請求項１３に記載の方法。
- ゲート・ツー・ソース電圧を加える前記ステップは、前記マルチビットセルに記憶された第１のビットの選択に応答して、前記マルチビットセルのゲートに第１の所定のゲート電圧を加えるステップ、及び前記マルチビットセルに記憶された第２のビットの選択に応答して、前記マルチビットセルのゲートに第２の所定のゲート電圧を加えるステップを有することを特徴とする請求項１４に記載の方法。
- ゲート・ツー・ソース電圧を加える前記ステップは、前記第１のビットか、前記第２のビットの何れかの選択に応答して、前記マルチビットセルのソースに所定のソース電圧を加えるステップを有することを特徴とする請求項１５に記載の方法。
- ゲート・ツー・ソース電圧を加える前記ステップは、前記マルチビットに記憶された第１のビットの選択に応答して、マルチビットセルのソースに第１の所定のソース電圧を加えるステップ、及び前記マルチビットセルの第２のビットの選択に応答して、前記マルチビットセルのソースに第２の所定のソース電圧を加えるステップを有することを特徴とする請求項１４に記載の方法。
- 前記ゲート・ツー・ソース電圧を加えるステップは、前記第１のビットか、前記第２のビットの何れかの選択に応答して、前記マルチビットセルのゲートに所定のゲート電圧を加えるステップを有することを特徴とする請求項１７に記載の方法。
- 前記検出するステップは、前記選択されたビットに応答して、前記マルチビットセルのゲートとソースの両端にゲート・ツー・ソース電圧を与えるステップを有し、前記ゲート・ツー・ソース電圧は、もし前記第１のビットが選択されるなら、前記第１のレベルかその近くに固定され、且つ、もし前記第２のビットが選択されるなら、シーケンスに、第１ステップと第２ステップを与えるステップを有し、前記第１のステップは、前記第２のレベルかその近くに固定され、且つ、前記第２のステップは、前記第３のレベルかその近くに固定されることを特徴とする請求項１３に記載の方法。
- ゲート・ツー・ソース電圧を加える前記ステップは、前記マルチビットセルに記憶された第１のビットの選択に応答して、前記マルチビットセルのゲートに第１の所定のゲート電圧を加えるステップ、及び前記マルチビットセルの第２のビットの選択に応答して、前記第１と第２のステップ中に前記マルチビットセルのゲートに第２の所定のゲート電圧を加えるステップを有することを特徴とする請求項１９に記載の方法。
- ゲート・ツー・ソース電圧を加える前記ステップは、前記第１のビットの選択に応答して、前記第１のビットの何れかの選択に応答して前記マルチビットセルのソースに第１の所定のソース電圧を印加するステップ、及び前記第２のビットの選択に応答して、前記第１のステップ中に前記マルチビットセルのソースに第２の所定のソース電圧と前記第２のステップ中に前記マルチビットセルのソースに第３の所定のソース電圧を加えるステップを有することを特徴とする請求項２０に記載の方法。
- 前記第１と第２の所定のソース電圧は実質的に同じであることを特徴とする請求項２１に記載の方法。
- マルチビットメモリセル用の読み取り回路であって、前記マルチビットメモリセルは、前記マルチビットセルメモリに記憶された２ビットの４状態にそれぞれ対応する第１、第２、第３、及び第４の所定のスレッショルド電圧の１つの範囲内にスレッショルドゲート電圧を有しており、前記読み取り回路は、
読み取りサイクル中に、ゲート・ツー・ソース電圧を前記マルチビットメモリセルに与える回路と；前記ゲート・ツー・ソース電圧は、読み取りサイクルの第１の時間間隔の間、前記第２と第３の所定のスレッショルド電圧間の第１のレベルを有し、且つ読み取りサイクルの第２の時間間隔の間の第１のステップの間（フェーズ１）、前記第１の時間間隔の間のソース電圧と同じソース電圧をメモリセルに与えて、第３と第４の所定のスレッショルド電圧の間の第２のレベルを有し、且つ、読み取りサイクルの第２の時間間隔の間の第２のステップの間（フェーズ２）、前記第１のステップの間のゲート電圧と同じゲート電圧をメモリセルに与えて、第１と第２の所定のスレッショルド電圧の間の第３のレベルを有し、且つ
前記メモリセルからの電流を一つの基準電流（IREF）と比較し、前記第１の時間間隔の間、もし前記メモリセルからの電流が前記基準電流より大きいならば、第１の論理状態（Sout＝Ｈ）を、もし前記メモリセルからの電流が前記基準電流より小さいならば、第２の理状態（Sout＝Ｌ）を有する第１の出力を生成し、且つ、前記第２の時間間隔の間、もし前記メモリセルからの電流が、前記第１のステップ中に前記基準電流より小さく且つ前記第２のステップ中に前記基準電流より小さいならば、第２の論理状態（Sout＝Ｌ）を、もし前記メモリセルからの電流が、前記第１のステップ中に前記基準電圧より大きく且つ前記第２のステップ中に前記基準電流より小さいならば、第１の論理状態（Sout＝Ｈ）を、もし前記メモリセルからの電流が、前記第１のステップ中に前記基準電流より大きく且つ前記第２のステップ中に前記基準電流より大きいならば、第２の論理状態（Sout＝Ｌ）を有する第２の出力を生成する検知回路と；
を有することを特徴とする読み取り回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05307399A JP4188479B2 (ja) | 1999-01-22 | 1999-01-22 | メモリアレイのマルチビットメモリセル用検知回路及び検知方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05307399A JP4188479B2 (ja) | 1999-01-22 | 1999-01-22 | メモリアレイのマルチビットメモリセル用検知回路及び検知方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000215685A JP2000215685A (ja) | 2000-08-04 |
| JP2000215685A5 JP2000215685A5 (ja) | 2005-03-10 |
| JP4188479B2 true JP4188479B2 (ja) | 2008-11-26 |
Family
ID=12932646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05307399A Expired - Lifetime JP4188479B2 (ja) | 1999-01-22 | 1999-01-22 | メモリアレイのマルチビットメモリセル用検知回路及び検知方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4188479B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100386296B1 (ko) * | 2000-12-30 | 2003-06-02 | 주식회사 하이닉스반도체 | 멀티레벨을 가지는 플래쉬 메모리를 프로그램/리드하기위한 회로 및 그 방법 |
-
1999
- 1999-01-22 JP JP05307399A patent/JP4188479B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000215685A (ja) | 2000-08-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6836431B2 (en) | Method of programming/reading multi-level flash memory using sensing circuit | |
| US5594691A (en) | Address transition detection sensing interface for flash memory having multi-bit cells | |
| US6525960B2 (en) | Nonvolatile semiconductor memory device including correction of erratic memory cell data | |
| JP3798810B2 (ja) | セル当たり単一ビットからセル当たり複数ビットへのダイナミック・メモリ | |
| EP0853806B1 (en) | Integrated circuit for storage and retrieval of multiple digital bits per nonvolatile memory cell | |
| US5450363A (en) | Gray coding for a multilevel cell memory system | |
| US7924611B2 (en) | Page buffer circuit with reduced size and methods for reading and programming data with the same | |
| US7054197B2 (en) | Method for reading a nonvolatile memory device and nonvolatile memory device implementing the reading method | |
| US7477550B2 (en) | NAND flash memory device and method of improving characteristic of a cell in the same | |
| US6178114B1 (en) | Sensing apparatus and method for fetching multi-level cell data | |
| US20080123406A1 (en) | Dynamic Program and Read Adjustment for Multi-Level Cell Memory Array | |
| US6097635A (en) | Sensing circuit for programming/reading multilevel flash memory | |
| JP2001067884A (ja) | 不揮発性半導体記憶装置 | |
| JP2005032431A (ja) | マルチレベルセルを有するフラッシュメモリ装置とその読み出し方法及びプログラム方法 | |
| JP2697665B2 (ja) | 半導体記憶装置及び半導体記憶装置からのデータ読み出し方法 | |
| US6661709B2 (en) | Nonvolatile semiconductor memory device | |
| US6320785B1 (en) | Nonvolatile semiconductor memory device and data writing method therefor | |
| US7158417B2 (en) | Semiconductor device and method for writing data into the semiconductor device | |
| JP3722401B2 (ja) | 多重ビットメモリセルのデータのセンシング装置及び方法 | |
| JPH10134585A (ja) | 多値不揮発性半導体メモリ | |
| JP4246831B2 (ja) | 半導体集積回路装置のデータ判別方法 | |
| JP4188479B2 (ja) | メモリアレイのマルチビットメモリセル用検知回路及び検知方法 | |
| KR100343455B1 (ko) | 멀티레벨 플레시 메모리의 프로그램 및 리드 장치와 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040406 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040406 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070316 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070402 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070629 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070704 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071002 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080128 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080425 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080825 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080911 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110919 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120919 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130919 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |