KR20190035269A - 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 장치를 포함하는 데이터 저장 장치 - Google Patents

불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 장치를 포함하는 데이터 저장 장치 Download PDF

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Abstract

본 발명의 실시 예에 따른 불휘발성 메모리 장치는 메모리 셀 어레이; 외부 장치로부터 프로그램할 데이터가 수신되면, 상기 데이터를 제1 상태로 저장하는 제1 래치, 상기 데이터를 제2 상태로 저장하는 제2 래치, 및 상기 데이터를 제3 상태로 저장하는 제3 래치를 포함하는 페이지 버퍼; 상기 외부 장치로부터 멀티 변환 프로그램 커맨드 및 상기 프로그램할 데이터가 수신되면, 상기 제1 상태의 데이터, 상기 제2 상태의 데이터, 및 상기 제3 상태의 데이터를 각각 상기 제1 래치, 상기 제2 래치, 및 상기 제3 래치에 저장하도록 상기 페이지 버퍼를 제어하는 제어 로직을 포함한다.

Description

불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 장치를 포함하는 데이터 저장 장치{Nonvolatile memory device, operating method of the same and data storage apparatus having the same}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 장치를 포함하는 데이터 저장 장치에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치에서 사용되는 데이터를 저장하기 위해서 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, UFS(Universal Flash Storage) 장치, 솔리드 스테이트 드라이브(Solid State Drive)를 포함한다.
본 발명의 실시 예는 데이터의 신뢰성을 향상시킬 수 있는 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 장치를 포함하는 데이터 저장 장치를 제공하는 것이다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 메모리 셀 어레이; 외부 장치로부터 프로그램할 데이터가 수신되면, 상기 데이터를 제1 상태로 저장하는 제1 래치, 상기 데이터를 제2 상태로 저장하는 제2 래치, 및 상기 데이터를 제3 상태로 저장하는 제3 래치를 포함하는 페이지 버퍼; 상기 외부 장치로부터 멀티 변환 프로그램 커맨드 및 상기 프로그램할 데이터가 수신되면, 상기 제1 상태의 데이터, 상기 제2 상태의 데이터, 및 상기 제3 상태의 데이터를 각각 상기 제1 래치, 상기 제2 래치, 및 상기 제3 래치에 저장하도록 상기 페이지 버퍼를 제어하는 제어 로직을 포함한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법은 외부 장치로부터 멀티 변환 프로그램 커맨드가 수신되는지 여부를 판단하는 단계; 상기 멀티 변환 프로그램 커맨드가 수신되면, 상기 멀티 변환 프로그램 커맨드와 함께 수신된 프로그램할 데이터에 근거하여 페이지 버퍼의 제1 래치, 제2 래치, 및 제3 래치에 각각 제1 상태의 데이터, 제2 상태의 데이터, 및 제3 상태의 데이터를 저장하는 단계; 및 상기 페이지 버퍼에 저장된 상기 제1 상태의 데이터, 상기 제2 상태의 데이터, 및 상기 제3 상태의 데이터를 각각 프로그램할 어드레스에 대응하는 메모리 셀의 각 페이지에 저장하는 단계를 포함한다.
본 발명의 실시 예에 따른 데이터 저장 장치는 불휘발성 메모리 장치; 및 상기 불휘발성 메모리 장치의 동작을 제어하는 컨트롤러를 포함한다. 상기 불휘발성 메모리 장치는 복수의 페이지들로 이루어진 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 상기 컨트롤러로부터 프로그램할 데이터가 수신되면, 상기 데이터를 제1 상태로 저장하는 제1 래치, 상기 데이터를 제2 상태로 저장하는 제2 래치, 및 상기 데이터를 제3 상태로 저장하는 제3 래치를 포함하는 페이지 버퍼; 및 상기 컨트롤러로부터 멀티 변환 프로그램 커맨드 및 상기 프로그램할 데이터가 수신되면, 상기 제1 상태의 데이터, 상기 제2 상태의 데이터, 및 상기 제3 상태의 데이터를 각각 상기 제1 래치, 상기 제2 래치, 및 상기 제3 래치에 저장하도록 상기 페이지 버퍼를 제어하는 제어 로직을 포함한다.
본 실시 예에 따르면, 1 개 페이지에 저장되는 데이터를 다양한 상태로 복수의 페이지들에 저장하고, 복수의 페이지들로부터 독출된 복수의 데이터들을 비교한 후 동일한 데이터들 중 하나의 데이터를 리드 데이터로서 출력하므로, 데이터의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 도시한 블록도이다.
도 2는 도 1의 불휘발성 메모리 장치의 구성을 예시적으로 도시한 블록도이다.
도 3은 도 2의 페이지 버퍼의 구성을 예시적으로 도시한 블록도이다.
도 4는 도 3의 A 부분의 구성 예를 구체적으로 도시한 도면이다.
도 5는 도 4의 메모리 셀이 포함되는 문턱 전압 분포를 예시적으로 도시한 도면이다.
도 6은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법을 도시한 순서도이다.
도 7은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 8은 도 7에 도시된 컨트롤러를 예시적으로 보여주는 도면이다.
도 9는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 10은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 11은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템을 예시적으로 보여주는 도면이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시 예를 설명하도록 한다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 도시한 블록도이고, 및 도 2는 불휘발성 메모리 장치의 구성을 예시적으로 도시한 블록도이다.
도 1을 참조하면, 본 실시 예에 따른 데이터 저장 장치(10)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트 장치(도시되지 않음)에 의해서 액세스되는 데이터를 저장할 수 있다. 데이터 저장 장치(10)는 메모리 시스템으로 불릴 수 있다.
데이터 저장 장치(10)는 호스트 장치(도시되지 않음)와 연결되는 인터페이스 프로토콜에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들어, 데이터 저장 장치(10)는 솔리드 스테이트 드라이브(solid state drive, SSD), MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI-express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
데이터 저장 장치(10)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들어, 데이터 저장 장치(10)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
데이터 저장 장치(10)는 불휘발성 메모리 장치(100) 및 컨트롤러(200)를 포함할 수 있다.
불휘발성 메모리 장치(100)는 데이터 저장 장치(10)의 저장 매체로서 동작할 수 있다. 불휘발성 메모리 장치(100)는 메모리 셀에 따라서 낸드(NAND) 플래시 메모리 장치, 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(ferroelectric random access memory, FRAM), 티엠알(tunneling magneto-resistive, TMR) 막을 이용한 마그네틱 램(magnetic random access memory, MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 램(phase change random access memory, PRAM), 전이 금속 화합물(transition metal oxide)을 이용한 저항성 램(resistive random access memory, RERAM) 등과 같은 다양한 형태의 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다.
도 2를 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 페이지 버퍼(130), 컬럼 디코더(140), 입출력 회로(150), 전압 공급 회로(160) 및 제어 로직(170)을 포함할 수 있다.
메모리 셀 어레이(110)는 워드 라인들(WLn)과 비트 라인들(BLm)이 서로 교차된 영역에 배열된 메모리 셀(도시되지 않음)들을 포함할 수 있다. 예를 들어, 각 메모리 셀은 하나의 비트를 저장하는 싱글 레벨 셀(single, level cell, SLC), 2 비트의 데이터를 저장할 수 있는 멀티 레벨 셀(multi level cell, MLC), 3 비트의 데이터를 저장할 수 있는 트리플 레벨 셀(triple level cell, TLC) 또는 4 비트의 데이터를 저장할 수 있는 쿼드 레벨 셀(quad level cell, QLC)일 수 있다. 메모리 셀 어레이(110)는 싱글 레벨 셀, 멀티 레벨 셀, 트리플 레벨 셀, 및 쿼드 레벨 셀 중 적어도 하나 이상을 포함할 수 있다. 예를 들어, 메모리 셀 어레이(110)는 2차원 수평 구조의 메모리 셀들을 포함할 수도 있고, 또는 3차원 수직 구조의 메모리 셀들을 포함할 수도 있다.
메모리 셀 어레이(110)는 복수의 플레인(plane)들을 포함할 수 있다. 각 플레인(Plane)은 복수의 블록(block)들을 포함하고, 각 블록(block)은 복수의 페이지(page)들을 포함할 수 있다. 또한, 각 페이지(page)는 복수의 섹터(sector)들을 포함할 수 있다.
로우 디코더(120)는 메모리 셀 어레이(110)와 연결된 복수의 워드 라인들(WLn) 중 어느 하나를 선택할 수 있다. 예를 들어, 로우 디코더(130)는 제어 로직(170)으로부터 수신된 로우 어드레스에 근거하여 복수의 워드 라인들(WLn) 중 어느 하나의 워드 라인을 선택하고, 전압 공급 회로(160)로부터 제공된 워드 라인 전압을 선택된 워드 라인으로 제공할 수 있다.
페이지 버퍼(130)는 복수의 비트 라인들(BLm)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 페이지 버퍼(130)는 메모리 셀 어레이(110)에 쓰여질 프로그램 데이터들 또는 메모리 셀 어레이(110)로부터 독출된 리드 데이터들을 임시 저장하도록 구성될 수 있다.
도 3은 페이지 버퍼(130)의 구성을 예시적으로 도시한 블록도이다. 도 3을 참조하면, 페이지 버퍼(130)는 래치부(133) 및 비교기(135)를 포함할 수 있다.
래치부(133)에는 프로그램 데이터 및 리드 데이터가 임시로 저장될 수 있다. 예를 들어, 메모리 셀 어레이(100)에 포함된 메모리 셀들이 3 비트의 데이터를 저장하는 트리플 레벨 셀(TLC)이면, 래치부(133)는 3 개의 래치들 즉, 제1 내지 제3 래치를 포함할 수 있다. 예를 들어, 제1 래치는 LSB(least significant bit) 데이터를 임시 저장하는 LSB 래치일 수 있다. 제2 래치는 CSB(central significant bit) 데이터를 임시 저장하는 CSB 래치일 수 있다. 제3 래치는 MSB(Most significant bit) 데이터를 임시 저장하는 MSB 래치일 수 있다.
도 4는 도 3의 A 부분의 구성 예를 구체적으로 도시한 도면이다. 설명의 편의를 위하여, 도 4에서는 하나의 메모리 셀에 연결된 페이지 버퍼의 구성을 도시하였으나, 해당 페이지 버퍼의 구성은 메모리 셀 어레이(110)에 포함된 모든 메모리 셀들에 동일하게 적용될 수 있다. 또한, 설명의 편의를 위하여, 도 4의 데이터들(Data_P, Data_P1, Data_P2, Data_P3, Data_R, Data_R1, Data_R2 및 Data_R3)은 각각 1 비트를 포함하는 것으로 가정한다.
도 4를 참조하면, 호스트 장치(도시되지 않음)로부터 제공된 프로그램 데이터(Data_P)는 LSB 래치에 제1 프로그램 데이터(Data_P1)로서 저장될 수 있다. 설명의 편의를 위해 프로그램 데이터(Data_P)를 ‘1’이라 가정한다.
LSB 래치는 저장된 제1 프로그램 데이터(Data_P1)를 CSB 래치 및 MSB 래치로 제공할 수 있다. 제1 프로그램 데이터(Data_P1)는 호스트 장치로부터 수신된 프로그램 데이터(Data_P)와 동일한 프로그램 데이터일 수 있다. 이후부터는 LSB 래치에 저장된 프로그램 데이터를 ‘오리지널 프로그램 데이터’라 한다. LSB 래치에 저장된 제1 프로그램 데이터(Data_P1)는 호스트 장치로부터 제공된 프로그램 데이터(Data_P)와 동일하므로, ‘1’일 수 있다.
CSB 래치는 인버터 엔진(inverter engine, IE)을 포함할 수 있다. CSB 래치는 인버터 엔진(IE)을 이용하여 LSB 래치로부터 제공된 제1 프로그램 데이터(Data_P1)를 반전시켜 제2 프로그램 데이터(Data_P2)를 생성 및 저장할 수 있다. 이후부터는 CSB 래치에 저장된 프로그램 데이터를 ‘반전된 프로그램 데이터’라 한다. CSB 래치에 저장된 제2 프로그램 데이터(Data_P2)는 제1 프로그램 데이터(Data_P1)를 반전시킨 값이므로, ‘0’일 수 있다.
MSB 래치는 XOR 엔진(XOR engine, XE)을 포함할 수 있다. MSB 래치는 XOR 엔진(XE)을 이용하여 LSB 래치로부터 제공된 제1 프로그램 데이터(Data_P1)와 기 설정된 값을 XOR 연산함으로써, 제3 프로그램 데이터(Data_P3)를 생성 및 저장할 수 있다. 기 설정된 값은 임의의 값으로 설정될 수 있다. 예를 들어, 기 설정된 값은 ‘00h’ 내지 ‘FFh’ 중 선택된 하나의 값일 수 있다. ‘h’는 16진수(hexadecimal number)를 의미할 수 있다. 이후부터는 MSB 래치에 저장된 프로그램 데이터를 ‘XOR 연산된 프로그램 데이터’라 한다. 예를 들어, 기 설정된 값이 ‘FFh’인 경우, MSB 래치에 저장된 제3 프로그램 데이터(Data_P3)은 ‘0’일 수 있다.
페이지 버퍼(130)의 래치부(133)는 메모리 셀(MC)의 1 개 페이지에 대한 1 개의 프로그램 데이터를 3 개 페이지들에 대한 3 개의 프로그램 데이터들로 변환 및 저장하도록 구성될 수 있다. 예를 들어, LSB 래치에는 오리지널 프로그램 데이터가 저장되고, CSB 래치에는 반전된 프로그램 데이터가 저장되고, 및 MSB 래치에는 XOR 연산된 프로그램 데이터가 저장될 수 있다.
전술한 바와 같이, 오리지널 프로그램 데이터가 ‘1’값을 갖고, 반전된 프로그램 데이터가 ‘0’값을 갖고, XOR 연산된 프로그램 데이터가 ‘0’값을 갖는 경우, 메모리 셀(MC)에는 ‘001’값이 저장될 수 있다. 이때, LSB 래치에 저장된 오리지널 프로그램 데이터, CSB 래치에 저장된 반전된 프로그램 데이터, 및 MSB 래치에 저장된 XOR 연산된 프로그램 데이터는 원-샷 프로그램(one-shot program) 방식으로 메모리 셀(MC)에 프로그램될 수 있다.
프로그램 된 메모리 셀(MC)의 문턱 전압 분포를 도 5에 도시하였다. 도 5에 도시된 것처럼 프로그램 된 메모리 셀(MC)은 음영으로 표시된 문턱 전압 분포 내에 포함될 수 있다. 즉, 호스트 장치로부터 제공된 프로그램 데이터는 ‘1’이지만, 메모리 셀(MC)에는 ‘001’이 저장될 수 있다.
다시 도 4를 참조하면, 페이지 버퍼(130)의 비교기(135)는 래치부(133)의 LSB 래치, CSB 래치, 및 MSB 래치로부터 제공된 복수의 리드 데이터들(Data_R1, Data_R2, Data_R3)을 비교하고, 리드 데이터들(Data_R1, Data_R2, Data_R3) 중 동일한 리드 데이터들이 n 개 이상이면, 해당 리드 데이터를 오리지널 리드 데이터(Data_R)로서 출력할 수 있다. 여기에서, n 은 2 일 수 있다.
예를 들어, 호스트 장치로부터 메모리 셀(MC)에 대한 리드 요청이 수신되면, 메모리 셀(MC)로부터 3 비트의 데이터 ‘001’독출될 수 있다. 독출된 3 비트의 데이터 즉, ‘001’의 각 비트는 페이지 버퍼(130)의 MSB 래치, CSB 래치, 및 LSB 래치에 각각 MSB 데이터, CSB 데이터, 및 LSB 데이터로서 저장될 수 있다.
LSB 래치는 저장된 LSB 데이터(즉, ‘1’)를 제1 리드 데이터(Data_R1)로서 비교기(135)로 제공할 수 있다. CSB 래치는 저장된 CSB 데이터(즉, ‘0’)를 인버터 엔진(IE)을 이용하여 반전시키고, 반전된 CSB 데이터(즉, ‘1’)를 제2 리드 데이터(Data_R2)로서 비교기(135)로 제공할 수 있다. MSB 래치는 저장된 MSB 데이터(즉, ‘0’)를 XOR 엔진(XE)을 이용하여 기 설정된 값(즉, ‘FFh’)과 XOR 연산하고, XOR 연산된 MSB 데이터(즉, ‘1’)를 제3 리드 데이터(Data_R3)로서 비교기(135)로 제공할 수 있다. LSB 래치, CSB 래치, 및 MSB 래치로부터 제공된 제1 리드 데이터(Data_R1), 제2 리드 데이터(Data_R2), 및 제3 리드 데이터(Data_R3)는 모두 ‘1’로 동일할 수 있다.
비교기(135)는 제1 리드 데이터(Data_R1), 제2 리드 데이터(Data_R2), 및 제3 리드 데이터(Data_R3)를 비교할 수 있다. 3 개의 리드 데이터들(Data_R1, Data_R2, Data_R3)이 모두 동일하므로, 비교기(135)는 ‘1’을 오리지널 리드 데이터(Data_R)로서 출력할 수 있다. 비교기(135)로부터 출력된 오리지널 리드 데이터(Data_R)는 입출력 회로(150, 도 2 참조)를 통해 컨트롤러(200, 도 1 참조)로 전송될 수 있다.
즉, 본 실시 예에서는 호스트 장치로부터 수신된 싱글 레벨 프로그램 데이터는 멀티 레벨의 프로그램 데이터로 변환하여 메모리 셀에 프로그램하고, 메모리 셀로부터 독출된 멀티 레벨의 리드 데이터는 싱글 레벨의 리드 데이터로 변환하여 호스트 장치로 전송할 수 있다. ‘싱글 레벨 데이터’는 메모리 셀의 한 페이지에 대한 프로그램 데이터일 수 있고, ‘멀티 레벨 데이터’는 메모리 셀의 복수의 페이지들에 대한 복수의 프로그램 데이터일 수 있다.
컬럼 디코더(140)는 메모리 셀 어레이(110)와 연결된 복수의 비트 라인들(BLm) 중 어느 하나를 선택할 수 있다. 예를 들어, 컬럼 디코더(140)는 제어 로직(120)으로부터 수신된 컬럼 어드레스에 근거하여 복수의 비트 라인들(BLm) 중 수신된 어느 하나의 비트 라인을 선택할 수 있다.
입출력 회로(150)는 입출력 라인(I/O)을 통해 컨트롤러(200, 도 1 참조)에 연결되고, 컨트롤러(200)와 커맨드, 어드레스 및 데이터를 주고받을 수 있다.
전압 공급 회로(160)는 불휘발성 메모리 장치(100)의 내부 동작에 사용되는 전압을 생성할 수 있다. 전압 공급 회로(160)에 의해서 생성된 전압들은 메모리 셀 어레이(110)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(170)은 불휘발성 메모리 장치(100)의 프로그램(또는 라이트), 리드 및 소거 동작과 관련된 제반 동작을 제어할 수 있다. 예를 들어, 제어 로직(170)은 컨트롤러(200, 도 1 참조)로부터 수신된 프로그램 커맨드 및 리드 커맨드에 응답하여 메모리 셀 어레이(110)에서 프로그램 동작 및 리드 동작이 수행되도록 불휘발성 메모리 장치(100)의 동작을 제어할 수 있다. 컨트롤러(200)로부터 수신되는 프로그램 커맨드는 노멀 프로그램 커맨드 및 멀티 변환 프로그램 커맨드를 포함하고, 리드 커맨드는 노멀 리드 커맨드 및 싱글 변환 리드 커맨드를 포함할 수 있다.
노멀 프로그램 커맨드 및 노멀 리드 커맨드는 당 기술 분야에서 널리 사용되는 일반적인 프로그램 커맨드 및 리드 커맨드일 수 있다. 예를 들어, 노멀 프로그램 커맨드는 호스트 장치로부터 수신된 싱글 레벨 프로그램 데이터를 메모리 셀의 1 개 페이지에 저장하거나 또는 호스트 장치로부터 수신된 멀티 레벨 프로그램 데이터를 메모리 셀의 복수 개의 페이지들에 저장하기 위한 프로그램 커맨드일 수 있다. 노멀 리드 커맨드는 메모리 셀의 1 개 페이지로부터 독출된 싱글 레벨 리드 데이터를 호스트 장치로 제공하거나 또는 메모리 셀의 복수 개의 페이지들로부터 독출된 멀티 레벨 리드 데이터를 호스트 장치로 제공하기 위한 리드 커맨드일 수 있다.
멀티 변환 프로그램 커맨드는 호스트 장치로부터 수신된 싱글 레벨 프로그램 데이터를 멀티 레벨 프로그램 데이터로 변환하고, 변환된 멀티 레벨 프로그램 데이터를 메모리 셀의 복수 개의 페이지들에 각각 저장하기 위한 프로그램 커맨드일 수 있다. 싱글 변환 리드 커맨드는 메모리 셀의 복수 개의 페이지들로부터 독출된 멀티 레벨 리드 데이터 중 하나의 리드 데이터를 호스트 장치로 제공하기 위한 리드 커맨드일 수 있다.
예를 들어, 컨트롤러(200)로부터 멀티 변환 프로그램 커맨드 및 싱글 레벨 프로그램 데이터가 제공되면, 제어 로직(170)은 페이지 버퍼(130) 내의 LSB 래치에는 제공된 싱글 레벨 프로그램 데이터와 동일한 프로그램 데이터가 저장되고, CSB 래치에는 싱글 레벨 프로그램 데이터를 반전시킨 프로그램 데이터가 저장되고, MSB 래치에는 싱글 레벨 프로그램 데이터와 기 설정된 값을 XOR 연산한 프로그램 데이터가 저장되도록 페이지 버퍼(130)를 제어할 수 있다.
또한, 컨트롤러(200)로부터 싱글 변환 리드 커맨드가 제공되면, 제어 로직(170)은 대응하는 메모리 셀의 복수 개의 페이지들로부터 데이터를 독출하도록 불휘발성 메모리 장치(100)를 제어할 수 있다. 독출된 각 페이지의 데이터는 페이지 버퍼(130)의 LSB 래치, CSB 래치, 및 MSB 래치에 각각 저장될 수 있다. 제어 로직(170)은 LSB 래치에 저장된 리드 데이터는 오리지널 값으로 비교기(135)에 제공하고, CSB 래치에 저장된 리드 데이터는 반전시킨 값으로 비교기(135)에 제공하고, MSB 래치에 저장된 리드 데이터는 기 설정된 값과 XOR 연산한 값으로 비교기(135)에 제공하도록 페이지 버퍼(130)를 제어할 수 있다. 또한, 제어 로직(170)은 비교기(135)에서 3 개의 리드 데이터들을 비교하여 동일한 값을 갖는 리드 데이터들이 2 개 이상이면, 해당 리드 데이터를 오리지널 리드 데이터로서 출력하도록 페이지 버퍼(130)를 제어할 수 있다.
또한, 제어 로직(170)은 컨트롤러(200)로부터 수신된 소거 커맨드에 응답하여 메모리 셀 어레이(110)에서 소거 동작이 수행되도록 불휘발성 메모리 장치(100)의 동작을 제어할 수 있다. 프로그램 동작 및 리드 동작은 페이지 단위로 수행되고, 소거 동작은 블록 단위로 수행될 수 있으나, 특별히 이에 한정되는 것은 아니다.
제어 로직(170)은 컨트롤러(200)로부터 수신된 어드레스에 근거하여 워드 라인을 선택하기 위한 로우 어드레스 및 비트 라인을 선택하기 위한 컬럼 어드레스를 각각 로우 디코더(120) 및 컬럼 디코더(140)로 제공할 수 있다.
도 1에서는 데이터 저장 장치(10)가 하나의 불휘발성 메모리 장치(100)를 포함하는 것으로 도시하였으나, 이는 설명의 편의를 위한 것으로, 데이터 저장 장치(10)는 복수의 불휘발성 메모리 장치들을 포함할 수 있으며, 본 발명은 복수의 불휘발성 메모리 장치들을 포함하는 데이터 저장 장치(10)에 대해서도 동일하게 적용될 수 있다.
컨트롤러(200)는 랜덤 액세스 메모리(230)에 로딩된 펌웨어 또는 소프트웨어의 구동을 통해서 데이터 저장 장치(10)의 제반 동작을 제어할 수 있다. 컨트롤러(200)는 펌웨어 또는 소프트웨어와 같은 코드 형태의 명령(instruction) 또는 알고리즘을 해독하고 구동할 수 있다. 컨트롤러(200)는 하드웨어, 또는 하드웨어와 소프트웨어가 조합된 형태로 구현될 수 있다.
컨트롤러(200)는 호스트 인터페이스 유닛(210), 프로세서(220), 랜덤 액세스 메모리(230), 에러 정정 코드(error correction code, ECC) 유닛(240), 및 메모리 인터페이스 유닛(250)을 포함할 수 있다.
호스트 인터페이스 유닛(210)은 호스트 장치(도시되지 않음)의 프로토콜에 대응하여 호스트 장치와 데이터 저장 장치(10) 사이를 인터페이싱할 수 있다. 예를 들어, 호스트 인터페이스 유닛(210)은 USB(universal serial bus), UFS(universal flash storage), MMC(multimedia card), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI express) 프로토콜 중 어느 하나를 통해 호스트 장치와 통신할 수 있다.
프로세서(220)는 마이크로 컨트롤 유닛(micro control unit)(MCU), 중앙 처리 장치(central processing unit)(CPU)로 구성될 수 있다. 프로세서(220)는 호스트 장치로부터 전송된 요청을 처리할 수 있다. 호스트 장치로부터 전송된 요청을 처리하기 위해서, 프로세서(220)는 랜덤 액세스 메모리(240)에 로딩된 코드 형태의 명령(instruction) 또는 알고리즘, 즉, 펌웨어를 구동하고, 호스트 인터페이스 유닛(210), 랜덤 액세스 메모리(230), ECC 유닛(240) 및 메모리 인터페이스 유닛(250) 등과 같은 내부 기능 블록들 및 불휘발성 메모리 장치(100)를 제어할 수 있다.
프로세서(220)는 호스트 장치로부터 전송된 요청들에 근거하여 불휘발성 메모리 장치(100)의 동작을 제어할 제어 신호들을 생성하고, 생성된 제어 신호들을 메모리 인터페이스 유닛(250)으로 제공할 수 있다.
예를 들어, 프로세서(220)는 호스트 장치로부터의 요청에 근거하여 멀티 변환 프로그램 커맨드 및 싱글 변환 리드 커맨드를 생성하고, 생성된 멀티 변환 프로그램 커맨드 및 싱글 변환 리드 커맨드를 메모리 인터페이스 유닛(250)을 통해 불휘발성 메모리 장치(100)로 제공할 수 있다.
랜덤 액세스 메모리(230)는 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)와 같은 랜덤 액세스 메모리로 구성될 수 있다. 랜덤 액세스 메모리(230)는 프로세서(220)에 의해서 구동되는 펌웨어를 저장할 수 있다. 또한, 랜덤 액세스 메모리(230)는 펌웨어의 구동에 필요한 데이터, 예를 들면, 메타 데이터를 저장할 수 있다. 즉, 랜덤 액세스 메모리(230)는 프로세서(220)의 동작 메모리(working memory)로서 동작할 수 있다.
또한, 랜덤 액세스 메모리(230)는 호스트 장치로부터 불휘발성 메모리 장치(100)로 전송될 프로그램 데이터 또는 불휘발성 메모리 장치(100)로부터 호스트 장치로 전송될 리드 데이터를 임시 저장하도록 구성될 수 있다. 즉, 랜덤 액세스 메모리(230)는 버퍼 메모리(buffer memory)로서 동작할 수 있다.
에러 정정 코드(error correction code, ECC) 유닛(240)은 호스트 장치로부터 불휘발성 메모리 장치(100)로 전송될 데이터의 패리티 데이터를 생성하는 ECC 인코딩 동작을 수행할 수 있다. 에러 정정 코드(ECC) 유닛(240)은 불휘발성 메모리 장치(100)로부터 독출된 데이터에 대하여 대응하는 패리티 데이터에 근거하여 에러를 검출 및 정정하는 ECC 디코딩 동작을 수행할 수 있다.
도 6은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법을 도시한 순서도이다. 도 6을 참조하여 본 실시 예에 따른 불휘발성 메모리 장치의 동작 방법을 설명함에 있어서, 도 1 내지 도 5가 참조될 수 있다.
S610 단계에서, 불휘발성 메모리 장치(100, 도 1 참조)의 제어 로직(170, 도 2 참조)은 컨트롤러(200, 도 1 참조)로부터 멀티 변환 프로그램 커맨드가 수신되는지(A) 또는 싱글 변환 리드 커맨드가 수신되는지(B) 여부를 판단할 수 있다. 컨트롤러(200)로부터 멀티 변환 리드 커맨드가 수신되면(A), S620 단계로 진행될 수 있다.
S620 단계에서, 제어 로직(170)은 컨트롤러(200)로부터 멀티 변환 프로그램 커맨드와 함께 수신된 프로그램 데이터(Data_P, 도 4 참조)에 근거하여 페이지 버퍼(130, 도 2 참조)의 LSB 래치에는 오리지널 프로그램 데이터가 저장되고, CSB 래치에는 반전된 프로그램 데이터가 저장되고, MSB 래치에는 XOR 연산된 프로그램 데이터가 저장되도록 페이지 버퍼(130)를 제어할 수 있다. 이에 대한 구체적인 설명은 이미 위에 기재하였으므로, 여기에서는 생략한다.
S630 단계에서, 제어 로직(170)은 페이지 버퍼(130)의 LSB 래치, CSB 래치, MSB 래치에 각각 저장된 오리지널 프로그램 데이터, 반전된 프로그램 데이터, 및 XOR 연산된 프로그램 데이터를 프로그램할 어드레스에 대응하는 메모리 셀(MC, 도 4 참조)에 저장하도록 불휘발성 메모리 장치(100)의 동작을 제어할 수 있다. 오리지널 프로그램 데이터, 반전된 프로그램 데이터, 및 XOR 연산된 프로그램 데이터는 각각 원-샷 프로그램(one-shot program) 방식을 통해 메모리 셀(MC)의 LSB 페이지, CSB 페이지, MSB 페이지에 저장될 수 있다.
한편, S610 단계에서 컨트롤러(200)로부터 수신된 커맨드가 싱글 변환 리드 커맨드이면(B), S640 단계로 진행될 수 있다.
S640 단계에서, 제어 로직(170)은 리드할 어드레스에 대응하는 메모리 셀(MC)의 각 페이지 즉, LSB 페이지, CSB 페이지, 및 MSB 페이지에 저장된 데이터들 즉, LSB 데이터, CSB 데이터, 및 MSB 데이터를 독출하도록 불휘발성 메모리 장치(100)의 동작을 제어할 수 있다. 메모리 셀(MC)의 LSB/CSB/MSB 페이지들에 저장된 LSB/CSB/MSB 데이터는 원-샷 리드(one-shot read) 방식을 통해 독출될 수 있다. 메모리 셀(MC)에 저장된 LSB/CSB/MSB 데이터는 각각 S630 단계에서 프로그램된 오리지널 프로그램 데이터, 반전된 프로그램 데이터, 및 XOR 연산된 프로그램 데이터일 수 있다. 메모리 셀(MC)로부터 독출된 LSB/CSB/MSB 데이터는 각각 페이지 버퍼(130)의 LSB 래치, CSB 래치, 및 MSB 래치에 저장될 수 있다.
S650 단계에서, 제어 로직(170)은 오리지널 LSB 데이터, 반전된 CSB 데이터, 및 XOR 연산된 MSB 데이터를 비교하도록 페이지 버퍼(130)를 제어할 수 있다. 예를 들어, LSB 래치에 저장된 LSB 데이터는 오리지널 값으로 비교기(135)로 제공되고, CSB 래치에 저장된 CSB 데이터는 반전시킨 값으로 비교기(135)로 제공되고, MSB 래치에 저장된 MSB 데이터는 기 설정된 값과 XOR 연산한 값으로 비교기(135)로 제공될 수 있으며, 비교기(135)는 제공된 데이터들을 비교하여 동일한 값을 갖는지 여부를 판단할 수 있다.
S660 단계에서, 제어 로직(170)은 비교 결과에 근거하여 하나의 데이터를 리드 데이터로서 출력하도록 페이지 버퍼(130)를 제어할 수 있다. 예를 들어, 비교기(135)는 오리지널 LSB 데이터, 반전된 CSB 데이터, 및 XOR 연산된 MSB 데이터 중 동일한 데이터들이 있으면, 그 중 하나의 데이터를 리드 데이터로서 컨트롤러(200)로 출력하도록 페이지 버퍼(130)를 제어할 수 있다.
도 7은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 7을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 솔리드 스테이트 드라이브(solid state drive)(2200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(2200)는 컨트롤러(2210), 버퍼 메모리 장치(2220), 불휘발성 메모리 장치들(2231~223n), 전원 공급기(2240), 신호 커넥터(2250) 및 전원 커넥터(2260)를 포함할 수 있다.
컨트롤러(2210)는 SSD(2200)의 제반 동작을 제어할 수 있다.
버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 불휘발성 메모리 장치들(2231~223n)로 전송될 수 있다.
불휘발성 메모리 장치들(2231~223n)은 SSD(2200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치들(2231~223n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(2240)는 전원 커넥터(2260)를 통해 입력된 전원(PWR)을 SSD(2200) 내부에 제공할 수 있다. 전원 공급기(2240)는 보조 전원 공급기(2241)를 포함할 수 있다. 보조 전원 공급기(2241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(2200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(2241)는 전원(PWR)을 충전할 수 있는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
컨트롤러(2210)는 신호 커넥터(2250)를 통해서 호스트 장치(2100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 신호 커넥터(2250)는 호스트 장치(2100)와 SSD(2200)의 인터페이스 방식에 따라 다양한 형태의 커넥터로 구성될 수 있다.
도 8은 도 7에 도시된 컨트롤러를 예시적으로 보여주는 도면이다. 도 8을 참조하면, 컨트롤러(2210)는 호스트 인터페이스 유닛(2211), 컨트롤 유닛(2212), 랜덤 액세스 메모리(2213), 에러 정정 코드(ECC) 유닛(2214) 및 메모리 인터페이스 유닛(2215)을 포함할 수 있다.
호스트 인터페이스 유닛(2211)은, 호스트 장치(2100)의 프로토콜에 따라서, 호스트 장치(2100)와 SSD(2200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(2211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage) 프로토콜들 중 어느 하나를 통해서 호스트 장치(2100)와 통신할 수 있다. 또한, 호스트 인터페이스 유닛(2211)은 호스트 장치(2100)가 SSD(2200)를 범용 데이터 저장 장치, 예를 들면, 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(disk emulation) 기능을 수행할 수 있다.
컨트롤 유닛(2212)은 호스트 장치(2100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(2212)은 SSD(2200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 내부 기능 블럭들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(2213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(2214)은 불휘발성 메모리 장치들(2231~223n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 불휘발성 메모리 장치들(2231~223n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(2214)은 패리티 데이터에 근거하여 불휘발성 메모리 장치들(2231~223n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(2214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(2215)은 버퍼 메모리 장치(2220)에 저장된 데이터를 불휘발성 메모리 장치들(2231~223n)로 제공하거나, 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 버퍼 메모리 장치(2220)로 제공할 수 있다.
도 9는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 9를 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 데이터 저장 장치(3200)를 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 데이터 저장 장치(3200)는 접속 터미널(3110)에 마운트(mount)될 수 있다.
데이터 저장 장치(3200)는 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 데이터 저장 장치(3200)는 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 데이터 저장 장치(3200)는 컨트롤러(3210), 버퍼 메모리 장치(3220), 불휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 데이터 저장 장치(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 8에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 불휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
불휘발성 메모리 장치들(3231~3232)은 데이터 저장 장치(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 데이터 저장 장치(3200) 내부에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 데이터 저장 장치(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 데이터 저장 장치(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 데이터 저장 장치(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 데이터 저장 장치(3200)의 어느 한 변에 배치될 수 있다.
도 10은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 10을 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 데이터 저장 장치(4200)를 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
데이터 저장 장치(4200)는 표면 실장형 패키지 형태로 구성될 수 있다. 데이터 저장 장치(4200)는 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 데이터 저장 장치(4200)는 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 불휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 데이터 저장 장치(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 8에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 불휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 불휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 불휘발성 메모리 장치(4230)로 전송될 수 있다.
불휘발성 메모리 장치(4230)는 데이터 저장 장치(4200)의 저장 매체로 사용될 수 있다.
도 11은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템(5000)을 예시적으로 보여주는 도면이다. 도 11을 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 데이터 저장 장치(5200)를 포함할 수 있다. 데이터 저장 장치(5200)는 도 1의 데이터 저장 장치(100), 도 7의 데이터 저장 장치(2200), 도 9의 데이터 저장 장치(3200), 도 10의 데이터 저장 장치(4200)로 구성될 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 데이터 저장 장치 100: 불휘발성 메모리 장치
110: 메모리 셀 어레이 130: 페이지 버퍼
133: 래치부 135: 비교기
200: 컨트롤러

Claims (17)

  1. 메모리 셀 어레이;
    외부 장치로부터 프로그램할 데이터가 수신되면, 상기 데이터를 제1 상태로 저장하는 제1 래치, 상기 데이터를 제2 상태로 저장하는 제2 래치, 및 상기 데이터를 제3 상태로 저장하는 제3 래치를 포함하는 페이지 버퍼;
    상기 외부 장치로부터 멀티 변환 프로그램 커맨드 및 상기 프로그램할 데이터가 수신되면, 상기 제1 상태의 데이터, 상기 제2 상태의 데이터, 및 상기 제3 상태의 데이터를 각각 상기 제1 래치, 상기 제2 래치, 및 상기 제3 래치에 저장하도록 상기 페이지 버퍼를 제어하는 제어 로직
    을 포함하는 불휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 상태는 상기 데이터와 동일한 상태이고, 상기 제2 상태는 상기 데이터를 반전시킨 상태이고, 및 상기 제3 상태는 상기 데이터를 기 설정된 값과 XOR 연산한 상태인 불휘발성 메모리 장치.
  3. 제2항에 있어서,
    상기 제1 래치는 상기 제1 상태의 데이터를 상기 제2 래치 및 상기 제3 래치로 제공하는 불휘발성 메모리 장치.
  4. 제2항에 있어서,
    상기 제2 래치는 상기 데이터를 반전시키기 위한 인버전 엔진을 포함하고,
    상기 제2 래치는 상기 인버전 엔진을 이용하여 상기 제1 상태의 데이터를 반전시켜 상기 제2 상태의 데이터를 생성 및 저장하는 불휘발성 메모리 장치.
  5. 제2항에 있어서,
    상기 제3 래치는 상기 데이터를 상기 기 설정된 값과 XOR 연산하기 위한 XOR 엔진을 포함하고,
    상기 제3 래치는 상기 XOR 엔진을 이용하여 상기 제1 상태의 데이터와 상기 기 설정된 값을 XOR 연산하여 상기 제3 상태의 데이터를 생성 및 저장하는 불휘발성 메모리 장치.
  6. 제1항에 있어서,
    상기 메모리 셀 어레이는 복수의 페이지들로 이루어진 복수의 메모리 셀들을 포함하고,
    상기 제어 로직은 상기 페이지 버퍼의 상기 제1 래치, 상기 제2 래치, 및 상기 제3 래치에 저장된 상기 제1 상태의 데이터, 상기 제2 상태의 데이터, 및 상기 제3 상태의 데이터를 프로그램할 어드레스에 대응하는 메모리 셀의 각 페이지에 저장하도록 상기 불휘발성 메모리 장치를 제어하는 불휘발성 메모리 장치.
  7. 제6항에 있어서,
    상기 외부 장치로부터 싱글 변환 리드 커맨드가 수신되면,
    상기 제어 로직은 리드할 어드레스에 대응하는 메모리 셀의 복수의 페이지들로부터 상기 제1 상태의 데이터, 상기 제2 상태의 데이터, 및 상기 제3 상태의 데이터를 독출하도록 상기 불휘발성 메모리 장치를 제어하고, 및 상기 독출된 상기 제1 상태의 데이터, 상기 제2 상태의 데이터, 및 상기 제3 상태의 데이터 중 선택된 하나의 데이터를 리드 데이터로서 출력하도록 상기 페이지 버퍼를 제어하는 불휘발성 메모리 장치.
  8. 제7항에 있어서,
    상기 복수의 페이지들로부터 독출된 상기 제1 상태의 데이터, 상기 제2 상태의 데이터, 및 상기 제3 상태의 데이터는 각각 상기 페이지 버퍼의 상기 제1 래치, 상기 제2 래치, 및 상기 제3 래치에 저장되는 불휘발성 메모리 장치.
  9. 제8항에 있어서,
    상기 페이지 버퍼는 상기 메모리 셀의 상기 복수의 페이지들로부터 독출된 데이터들을 비교하고, 동일한 값을 갖는 데이터들이 n 개 이상이면 해당하는 데이터를 리드 데이터로서 출력하는 비교기를 더 포함하고,
    상기 제1 래치는 상기 제1 상태의 데이터를 그대로 상기 비교기로 제공하고,
    상기 제2 래치는 상기 제2 상태의 데이터를 반전시켜 상기 비교기로 제공하고, 및
    상기 제3 래치는 상기 제3 상태의 데이터를 기 설정된 값과 XOR 연산하여 상기 비교기로 제공하는 불휘발성 메모리 장치.
  10. 외부 장치로부터 멀티 변환 프로그램 커맨드가 수신되는지 여부를 판단하는 단계;
    상기 멀티 변환 프로그램 커맨드가 수신되면, 상기 멀티 변환 프로그램 커맨드와 함께 수신된 프로그램할 데이터에 근거하여 페이지 버퍼의 제1 래치, 제2 래치, 및 제3 래치에 각각 제1 상태의 데이터, 제2 상태의 데이터, 및 제3 상태의 데이터를 저장하는 단계; 및
    상기 페이지 버퍼에 저장된 상기 제1 상태의 데이터, 상기 제2 상태의 데이터, 및 상기 제3 상태의 데이터를 각각 프로그램할 어드레스에 대응하는 메모리 셀의 각 페이지에 저장하는 단계
    를 포함하는 불휘발성 메모리 장치의 동작 방법.
  11. 제10항에 있어서,
    상기 제1 상태의 데이터는 상기 프로그램할 데이터와 동일한 데이터이고, 상기 제2 상태의 데이터는 상기 프로그램할 데이터를 반전시킨 데이터이고, 및 상기 제3 상태의 데이터는 상기 프로그램할 데이터를 기 설정된 값과 XOR 연산한 데이터인 불휘발성 메모리 장치의 동작 방법.
  12. 제11항에 있어서,
    상기 페이지 버퍼의 제1 래치, 제2 래치, 및 제3 래치에 각각 제1 상태의 데이터, 제2 상태의 데이터, 및 제3 상태의 데이터를 저장하는 단계는,
    상기 제1 래치가 상기 제1 상태의 데이터를 상기 제2 래치 및 상기 제3 래치로 제공하는 단계;
    상기 제2 래치가 상기 제1 상태의 데이터를 반전시켜 상기 제2 상태의 데이터를 생성 및 저장하는 단계; 및
    상기 제3 래치가 상기 제1 상태의 데이터와 상기 기 설정된 값을 XOR 연산하여 상기 제3 상태의 데이터를 생성 및 저장하는 단계
    를 포함하는 불휘발성 메모리 장치의 동작 방법.
  13. 제11항에 있어서,
    상기 멀티 변환 프로그램 커맨드가 수신되는지 여부를 판단하는 단계는 싱글 변환 리드 커맨드가 수신되는지 여부를 판단하는 단계를 더 포함하는 불휘발성 메모리 장치의 동작 방법.
  14. 제13항에 있어서,
    상기 싱글 변환 리드 커맨드가 수신되면, 상기 메모리 셀의 상기 각 페이지로부터 상기 제1 상태의 데이터, 상기 제2 상태의 데이터, 및 상기 제3 상태의 데이터를 독출하는 단계;
    상기 제1 상태의 데이터, 상기 제2 상태의 데이터를 반전시킨 데이터, 및 상기 제3 상태의 데이터를 상기 기 설정된 값과 XOR 연산한 데이터를 비교하여 동일한 값을 갖는 데이터들이 있는지 여부를 판단하는 단계; 및
    동일한 값을 갖는 데이터들이 있으면 해당 데이터들 중 하나의 데이터를 리드 데이터로서 출력하는 단계
    를 포함하는 불휘발성 메모리 장치의 동작 방법.
  15. 불휘발성 메모리 장치; 및
    상기 불휘발성 메모리 장치의 동작을 제어하는 컨트롤러를 포함하고,
    상기 불휘발성 메모리 장치는,
    복수의 페이지들로 이루어진 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 컨트롤러로부터 프로그램할 데이터가 수신되면, 상기 데이터를 오리지널 상태로 저장하는 제1 래치, 상기 데이터를 반전된 상태로 저장하는 제2 래치, 및 상기 데이터를 기 설정된 값과 XOR 연산된 상태로 저장하는 제3 래치를 포함하는 페이지 버퍼; 및
    상기 컨트롤러로부터 멀티 변환 프로그램 커맨드가 수신되면, 상기 오리지널 상태의 데이터, 상기 반전된 상태의 데이터, 및 상기 XOR 연산된 상태의 데이터를 프로그램할 어드레스에 대응하는 메모리 셀의 각 페이지에 저장하도록 상기 불휘발성 메모리 장치를 제어하는 제어 로직
    을 포함하는 데이터 저장 장치.
  16. 제15항에 있어서,
    상기 컨트롤러로부터 싱글 변환 리드 커맨드가 수신되면,
    상기 제어 로직은 리드할 어드레스에 대응하는 메모리 셀의 복수의 페이지들로부터 상기 오리지널 상태의 데이터, 상기 반전된 상태의 데이터, 및 상기 XOR 연산된 상태의 데이터를 독출하도록 상기 불휘발성 메모리 장치를 제어하고, 상기 오리지널 상태의 데이터, 상기 반전된 상태의 데이터, 및 상기 XOR 연산된 상태의 데이터 중 하나의 데이터를 리드 데이터로서 출력하도록 상기 페이지 버퍼를 제어하는 데이터 저장 장치.
  17. 제16항에 있어서,
    상기 페이지 버퍼는 상기 오리지널 상태의 데이터, 상기 반전된 상태의 데이터, 및 상기 XOR 연산된 상태의 데이터를 비교하기 위한 비교기를 더 포함하고,
    상기 오리지널 상태의 데이터는 그대로 상기 비교기로 제공되고,
    상기 반전된 상태의 데이터는 다시 반전된 후 상기 비교기로 제공되고, 및
    상기 XOR 연산된 상태의 데이터는 다시 상기 기 설정된 값과 XOR 연산된 후 상기 비교기로 제공되는 데이터 저장 장치.
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