KR20150082904A - 반도체 장치 및 이를 포함하는 메모리 시스템 - Google Patents

Abstract

반도체 장치는 다수의 페이지들을 포함하는 메모리 블록, 및 다수의 페이지들 중 소거 페이지가 소거 페이지 체크 동작에 의해 검색되면, 소거 페이지에 포함된 메모리 셀들의 프로그램 동작을 실행한 한 후 메모리 블록의 소거 루프를 실행하도록 구성된 동작 회로를 포함한다.

Description

반도체 장치 및 이를 포함하는 메모리 시스템{Semiconductor apparatus and memory system including the same}

본 발명은 반도체 장치 및 이를 포함하는 메모리 시스템에 관한 것으로, 특히 메모리 블록을 포함하는 반도체 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.

반도체 장치는 비메모리 반도체 장치와 메모리 반도체 장치로 구분할 수 있다. 메모리 반도체 장치는 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분할 수 있다. NAND 플래시 메모리 장치는 대표적인 비휘발성 메모리 장치이다.

NAND 플래시 메모리 장치는 다수의 메모리 블록들을 포함하며, 각각의 메모리 블록은 다수의 페이지들을 포함한다. 데이터를 저장하는 프로그램 동작과 데이터를 독출하는 리드 동작은 페이지 단위로 실시될 수 있으며, 소거 동작은 메모리 블록 단위로 실시될 수 있다.

한편, 정해진 영역에 더 많은 데이터를 저장하기 위하여 하나의 메모리 셀에 2비트 이상의 데이터를 저장하는 프로그램 방식이 적용되고 있다. 이로 인해, 단위 셀에 저장되는 데이터의 비트 수에 따라 문턱전압 분포들의 수가 결정된다. 예로써, 하나의 메모리 셀에 2비트의 데이터가 저장되면 메모리 셀들의 문턱전압들은 넓은 전압 범위에서 소거 레벨 및 제1 내지 제3 프로그램 레벨들에 나누어 분포된다.

본 발명의 실시예는 메모리 셀의 프로그램 및 소거 특성을 향상시킬 수 있는 반도체 장치 및 이를 포함하는 메모리 시스템을 제공한다.

본 발명의 실시예에 따른 반도체 장치는 다수의 페이지들을 포함하는 메모리 블록, 및 다수의 페이지들 중 소거 페이지가 소거 페이지 체크 동작에 의해 검색되면, 소거 페이지에 포함된 메모리 셀들의 프로그램 동작을 실행한 한 후 메모리 블록의 소거 루프를 실행하도록 구성된 동작 회로를 포함한다.

본 발명의 실시예에 따른 메모리 시스템은 다수의 메모리 블록들을 포함하는 반도체 장치, 및 반도체 장치로 명령 신호 및 어드레스 신호를 제공하도록 구성된 메모리 컨트롤러를 포함하며, 반도체 장치는 소거 동작을 위해 선택된 메모리 블록에 포함된 다수의 페이지들 중 소거 페이지를 검출하기 위한 소거 페이지 체크 동작을 실시하고, 소거 페이지에 포함된 메모리 셀들의 프로그램 동작을 실행한 한 후 메모리 블록의 소거 루프를 실행하도록 구성된다.

본 발명의 실시예는 메모리 셀의 프로그램 및 소거 특성을 향상시킬 수 있다.

도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 메모리 어레이를 설명하기 위한 회로도이다.
도 3은 도 1에 도시된 읽기/쓰기 회로를 설명하기 위한 회로도이다.
도 4는 본 발명의 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 분포도이다.
도 6은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 7은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 8은 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.

도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.

도 1을 참조하면, 반도체 장치는 메모리 어레이(110)와 동작 회로(120~170)를 포함한다.

메모리 어레이(110)는 다수의 메모리 블록들(110MB)을 포함한다. 메모리 블록(110MB)의 구조를 설명하면 다음과 같다.

도 2는 도 1에 도시된 메모리 어레이를 설명하기 위한 도면이다.

도 2를 참조하면, 각각의 메모리 블록은 비트라인들(BLe, BLo)과 공통 소스 라인(SL) 사이에 연결된 다수의 메모리 스트링들(ST)을 포함한다. 즉, 메모리 스트링들(ST)은 대응하는 비트 라인들(BLe, BLo)과 각각 연결되고 공통 소스 라인(SL)과 공통으로 연결된다. 각각의 메모리 스트링(ST)은 소스가 공통 소스 라인(SL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(Ce)이 직렬로 연결된 셀 스트링, 그리고 드레인이 비트라인(BLe)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 셀 스트링에 포함된 메모리 셀들(Ce)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(Ce)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.

여기서, 드레인 셀렉트 트랜지스터(DST)는 셀 스트링(Ce)과 비트라인의 연결 또는 차단을 제어하며, 소스 셀렉트 트랜지스터(SST)는 셀 스트링(Ce)과 공통 소스 라인(SL)의 연결 또는 차단을 제어한다.

낸드 플래시 메모리 장치에서 메모리 셀 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(Ce, Co)이 하나의 물리적 페이지(PAGE)를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수 번째 메모리 셀들(Ce)이 이븐 페이지를 구성하고, 홀수 번째 메모리 셀들(Co)이 오드 페이지를 구성할 수 있다. 이러한 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 될 수 있다.

다시, 도 1을 참조하면, 동작 회로(120~170)는 선택된 워드라인(예, WL0)에 연결된 메모리 셀들(Ce, Co)의 프로그램 루프, 소거 루프 및 리드 동작을 수행하도록 구성된다. 프로그램 루프는 프로그램 동작과 검증 동작을 포함하고, 소거 루프는 소거 동작과 검증 동작을 포함한다.

프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위하기 위하여, 동작 회로(120~170)는 동작 전압들(Verase, Vpgm, Vread, Vpass, Vdsl, Vssl, Vsl)을 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, DSL)과 공통 소스 라인(SL)으로 선택적으로 출력하고, 비트라인들(BLe, BLo)의 프리차지/디스차지를 제어하거나 비트라인들(BLe, BLo)의 전류 흐름을 센싱하도록 구성된다.

NAND 플래시 메모리 장치의 경우, 동작 회로는 제어 회로(120), 전압 공급 회로(130), 읽기/쓰기 회로(140), 컬럼 선택 회로(150), 입출력 회로(160) 및 소거 페이지 체크 회로(170)를 포함한다. 각각의 구성 요소에 대해 구체적으로 설명하면 다음과 같다.

제어 회로(120)는 외부로부터 입출력 회로(160)를 통해 입력되는 명령 신호(CMD)에 응답하여 프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위한 동작 전압들(Verase, Vpgm, Vread, Vpass, Vdsl, Vssl, Vsl)이 원하는 레벨로 발생될 수 있도록 전압 공급 회로(130)를 제어하기 위한 전압 제어 신호(CMDv)를 출력한다. 그리고, 제어 회로(120)는 프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위해 읽기/쓰기 회로(140)에 포함된 회로들(PB)을 제어하기 위한 제어 신호들(CMDpb)을 출력한다. 또한, 제어 회로(120)는 어드레스 신호(ADD)가 입력되면 이들에 의해 컬럼 어드레스 신호(CADD)와 로우 어드레스 신호(RADD)가 생성되어 제어 회로(120)로부터 출력된다.

전압 공급 회로(130)는 제어 회로(120)의 전압 제어 신호(CMDv)에 응답하여 메모리 셀들의 프로그램 루프, 소거 루프 및 리드 동작에 따라 필요한 동작 전압들(Verase, Vpgm, Vread, Vpass, Vdsl, Vssl, Vsl)을 생성하고, 제어 회로(120)의 로우 어드레스 신호(RADD)에 응답하여 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, DSL)과 공통 소스 라인(SL)로 동작 전압들을 출력한다.

이러한 전압 공급 회로(130)는 전압 생성 회로(131)와 로우 디코더(133)를 포함할 수 있다. 전압 생성 회로(131)는 제어 회로(120)의 전압 제어 신호(CMDv)에 응답하여 동작 전압들(Verase, Vpgm, Vread, Vpass, Vdsl, Vssl, Vsl)을 생성하고, 로우 디코더(133)는 제어 회로(120)의 로우 어드레스 신호(RADD)에 응답하여 동작 전압들을 메모리 블록들(110MB) 중 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, DSL)과 공통 소스 라인(SL)으로 전달한다.

이렇듯, 이하에서 설명되는 동작 전압들(Verase, Vpgm, Vread, Vpass, Vdsl, Vssl, Vsl)의 출력과 변경은 제어 회로(120)의 전압 제어 신호(CMDv)에 따라 전압 공급 회로(130)에 의해 이루어진다.

읽기/쓰기 회로(140)는 비트라인들(BLe, BLo)을 통해 메모리 어레이(110)와 연결되는 다수의 페이지 버퍼들(PB)을 각각 포함할 수 있다. 특히, 페이지 버퍼들(PB)은 비트라인들(BLe, BLo)마다 각각 연결될 수 있다. 즉, 하나의 비트라인에 하나의 페이지 버퍼(PB)가 연결될 수 있다. 프로그램 동작 시 제어 회로(120)의 PB 제어 신호(CMDpb)와 메모리 셀들에 저장하기 위한 데이터(DATA)에 따라, 페이지 버퍼들(PB)은 비트라인들(BLe, BLo)을 선택적으로 프리차지한다. 프로그램 검증 동작이나 리드 동작 시 제어 회로(120)의 PB 제어 신호(CMDpb)에 따라, 비트라인들(BLe, BLo)을 프리차지한 후 비트라인들(BLe, BLo)의 전압 변화나 전류를 센싱하여 메모리 셀로부터 독출된 데이터를 래치한다.

특히, 페이지 버퍼들(PB)은 소거 페이지 체크 동작에서 선택된 페이지의 메모리 셀들로부터 독출된 데이터에 따라 소거 상태를 확인할 수 있는 소거 체크 신호들(FF[0:k])을 소거 페이지 체크 회로(170)로 출력할 수 있다. 또한, 페이지 버퍼들(PB)은 프로그램 검증 동작이나 소거 검증 동작에서 선택된 페이지의 메모리 셀들로부터 래치된 데이터에 따라 검증 체크 신호들(FF[0:k])을 패스/페일 체크 회로(170)로 출력할 수 있다. 보다 구체적으로 설명하면 다음과 같다.

도 3은 도 1에 도시된 읽기/쓰기 회로를 설명하기 위한 회로도이다.

도 3을 참조하면, 읽기/쓰기 회로의 페이지 버퍼(PB)는 도 1에 도시된 제어 회로의 제어 신호(CMDpb)에 따라 동작하며, 이하에서 설명되는 신호들(PRECHb, PBSENSE, TRAN, READ, RST)은 제어 회로의 제어 신호(CMDpb)에 포함될 수 있다.

페이지 버퍼(PB)는 비트라인 연결 회로(310), 프리차지 회로(320) 및 다수의 래치 회로들(LC1~LC3)을 포함할 수 있다. 또한, 페이지 버퍼(PB)는 체크 신호 출력 회로(330)를 더 포함할 수 있다.

비트라인 연결 회로(310)는 연결 신호(PBSENSE)에 응답하여 래치 회로들(LC1~LC3) 중 하나의 래치 회로를 비트라인(BLe)과 연결하는 동작을 수행한다. 연결 신호(PBSENSE)는 비트라인(BLe)을 프리차지 할 때와 비트라인(BLe)의 전압 레벨을 센싱할 때 서로 다른 레벨로 인가될 수 있다. 비트라인 연결 회로(310)는 연결 신호(PBSENSE)에 응답하여 동작하는 스위칭 소자(N109)를 포함할 수 있으며, 래치 회로들(LC1~LC3)은 스위칭 소자(N109)에 병렬로 연결된다. 여기서, 비트라인 연결 회로(310)와 래치 회로들(LC1~LC3)의 접속 노드가 센싱 노드(SO)가 된다.

프리차지 회로(320)는 전원전압 단자와 센싱 노드(SO) 사이에 접속되고 프리차지 신호(PRECHb)에 응답하여 동작하는 스위칭 소자(P101)를 포함할 수 있으며, 센싱 노드(SO)를 프리차지하는 동작을 수행한다. 센싱 노드(SO)에 프리차지된 전압(Vcc)은 비트라인(BL)을 프리차지하기 위한 프리차지 전압으로 사용될 수 있다. 즉, 프리차지 회로(320)는 센싱 노드(SO) 또는 비트라인(BL)을 프리차지하기 위한 프리차지 전압을 출력할 수 있다.

래치 회로들(LC1~LC3)의 수는 설계에 따라 변경될 수 있으며, 3개의 래치 회로들(LC1~LC3)이 구비된 경우를 예로써 설명하기로 한다. 래치 회로들(LC1~LC3)은 통상적으로 하나만 활성화될 수 있다. 이 중에서, 제2 래치 회로(LC2)는 외부로 입력되는 데이터를 임시 저장하고 다른 래치 회로(LC3)로 전달하거나, 리드 동작에 의해 메모리 셀로부터 독출된 데이터를 외부로 출력하기 위해 임시 저장하는 캐시 래치 회로로 사용될 수 있다. 제3 래치 회로(LC3)는 제2 래치 회로(LC2)로부터 전달된 데이터에 따라 프로그램 동작 시 비트라인에 프로그램 금지 전압 또는 프로그램 허용 전압을 인가하는 동작을 수행할 수 있다. 또한, 제3 래치 회로(LC3)는 리드 동작 시 비트라인의 전압에 응답하여 메모리 셀에 저장된 데이터를 임시 저장하고 제2 래치 회로(LC2)로 전달하는 동작도 수행할 수 있다.

제1 래치 회로(LC1)는 소거 페이지 체크 동작에서 메모리 셀로부터 독출된 데이터를 래치하고 데이터를 제1 노드(QA)로 출력할 수 있다. 또한, 제1 래치 회로(LC1)는 프로그램 검증 동작이나 소거 검증 동작에서 메모리 셀의 문턱전압과 목표 전압의 비교 결과값을 래치하고 비교 결과값에 대응하는 비교 결과 신호를 제1 노드(QA)로 출력하는 동작을 수행할 수 있다.

래치 회로들은 다수의 스위칭 소자들과 래치를 포함한다. 제1 래치 회로(LC1)를 예로써 설명하면 다음과 같다.

제1 래치 회로(LC1)는 데이터를 래치하기 위한 래치(LAT), 전송 신호(TRAN)에 응답하여 래치(LAT)의 비반전 단자(QA)를 센싱 노드(SO)와 연결시키도록 구성된 스위칭 소자(N111), 래치(LAT)의 반전 단자(QB)에 연결되고 센싱 노드(SO)의 전압에 따라 동작하는 스위칭 소자(N113), 스위칭 소자(N113) 및 접지 단자 사이에 연결되고 리드 신호(READ)에 따라 동작하는 스위칭 소자(N115), 및 래치(LAT)의 비반전 단자(QA)와 접지 단자 사이에 연결되고 리셋 신호(RST)에 응답하여 동작하는 스위칭 소자(N117)를 포함한다. 래치(LAT)는 리셋 신호(RST)에 응답하여 초기화되며, 비반전 노드(QA)는 로우 레벨이 된다.

다른 래치 회로들(LC2, LC3)에는 다른 파형의 신호들이 입력되기 때문에, 동일한 구성으로 이루어지더라도 하나의 래치 회로만 활성화되거나 서로 다른 기능을 수행할 수 있다.

체크 신호 출력 회로(330)는 전원 전압 단자와 출력 노드 사이에 연결되고 래치(LAT)의 비반전 단자(QA)로 출력되는 신호에 따라 동작하는 스위칭 소자(P103)를 포함한다.

소거 페이지 체크 동작 시 메모리 셀에 저장된 데이터가 소거 데이터인 경우 비트라인(BL)은 디스차지되고 프로그램 데이터인 경우 비트라인(BL)은 프리차지 상태를 유지한다. 센싱 노드(SO)의 전위는 비트라인 연결회로(310)를 통해 비트라인(BLe)의 전위에 따라 결정된다. 센싱 노드(S0)의 전위와 리드 신호(READ)에 응답하여, 메모리 셀의 데이터가 소거 데이터이면 래치(LAT)의 비반전 노드(QA)는 로우 상태를 유지하고, 프로그램 데이터이면 스위칭 소자들(N113, N115)이 턴온되어 비반전 노드(QA)는 하이 상태로 변경된다.

메모리 셀의 데이터가 소거 데이터이면 체크 신호 출력 회로(330)는 래치(LAT)의 비반전 노드(QA)의 전위에 따라 전원 전압(Vcc)을 소거 체크 신호(FFk)로 출력한다. 메모리 셀의 데이터가 프로그램 데이터이면 체크 신호 출력 회로(330)는 래치(LAT)의 비반전 노드(QA)의 전위에 따라 소거 체크 신호(FFk)가 출력되는 출력 노드를 플로팅 상태로 설정한다. 즉, 출력 노드로 어떠한 신호도 출력하지 않는다.

한편, 프로그램 검증 동작이나 소거 검증 동작 시 메모리 셀의 문턱전압이 목표 전압보다 낮으면 비트라인(BLe)은 디스차지되고 목표 전압보다 높으면 비트라인(BLe)은 프리차지 상태를 유지한다. 센싱 노드(SO)의 전위는 비트라인 연결회로(310)를 통해 비트라인(BLe)의 전위에 따라 결정된다. 센싱 노드(S0)의 전위와 리드 신호(READ)에 응답하여, 메모리 셀의 문턱전압이 목표 전압보다 낮으면 래치(LAT)의 비반전 노드(QA)는 로우 상태(프로그램 페일 상태)를 유지하고, 문턱전압보다 높으면 스위칭 소자들(N113, N115)이 턴온되어 비반전 노드(QA)는 하이 상태(프로그램 패스 상태)로 변경된다.

메모리 셀이 프로그램 페일 상태이면 체크 신호 출력 회로(330)는 래치(LAT)의 비반전 노드(QA)의 전위에 따라 전원 전압을 검증 체크 신호(FFk)로 출력한다. 메모리 셀이 프로그램 패스 상태이면 체크 신호 출력 회로(330)는 래치(LAT)의 비반전 노드(QA)의 전위에 따라 체크 신호(FFk)가 출력되는 출력 노드를 플로팅 상태로 설정한다. 즉, 출력 노드로 어떠한 신호도 출력하지 않는다.

다시, 도 1을 참조하면, 컬럼 선택 회로(150)는 제어 회로(120)에서 출력된 컬럼 어드레스(CADD)에 응답하여 읽기/쓰기 회로(140)에 포함된 페이지 버퍼들(PB)을 선택한다. 즉, 컬럼 선택 회로(150)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB)로 전달한다. 또한, 리드 동작에 의해 페이지 버퍼들(PB)에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 컬럼 선택 회로(150)는 컬럼 어드레스(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB)을 선택한다.

입출력 회로(160)는 외부로부터 입력되는 명령 신호(CMD)와 어드레스 신호(ADD)를 제어 회로(120)로 전달한다. 또한, 입출력 회로(160)는 프로그램 동작 시 외부로부터 입력된 데이터(DATA)를 컬럼 선택 회로(150)로 전달하거나, 리드 동작 시 메모리 셀들로부터 독출된 데이터를 외부로 출력하는 동작을 수행한다.

소거 페이지 체크 회로(170)는 프로그램 패스/페일을 판단하기 위한 프로그램 검증 동작, 소거 패스/페일을 판단하기 위한 소거 검증 동작, 또는 페이지의 소거 상태를 판단하기 위해 메모리 셀들의 리드 동작을 실시한 후 페이지 버퍼들(PB)로부터 출력되는 체크 신호들(FF[0:k])에 따라 달라지는 전류의 량을 센싱하도록 구성될 수 있다. 소거 페이지 체크 회로(170)는 체크 신호들(FF[0:k])에 따라 체크 결과 값을 제어 회로(120)로 출력한다.

상기에서 설명한 반도체 장치는 메모리 블록에 포함된 다수의 페이지들 중 소거 페이지가 존재하는지 확인하기 위하여 소거 페이지 체크 동작을 실행하고, 소거 페이지 체크 동작에 의해 소거 페이지가 검색되면 소거 페이지에 포함된 메모리 셀들의 프로그램 동작을 실행한 한 후 메모리 블록의 소거 루프를 실행한다. 보다 구체적으로 설명하면 다음과 같다.

도 4는 본 발명의 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 흐름도이다. 도 5a 내지 도 5d는 본 발명의 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 분포도이다.

도 5a를 참조하면, 단위 셀에 2비트의 데이터가 저장되는 경우, 메모리 블록에 포함된 메모리 셀들의 문턱전압들은 메모리 셀들에 저장되는 데이터에 따라 소거 레벨(PV0) 및 제1 내지 제3 프로그램 레벨들(PV1~PV3)에 나뉘어 분포된다.

도 5b를 참조하면, 메모리 블록의 소거 루프가 완료되면, 메모리 셀들의 문턱전압들은 소거 레벨(PV0')에 분포하게 된다. 소거 루프가 진행되는 동안 소거 레벨(PV0)에 분포하던 메모리 셀들의 문턱전압들은 소거 검증 레벨보다 더 낮아지고 프로그램 레벨들(PV1~PV3)에 분포하던 매모리 셀들의 문턱전압들은 소거 검증 레벨까지 낮아진다. 이로 인해, 소거 루프 후의 소거 레벨(PV0')의 문턱전압 분포가 넓어진다.

문턱전압 분포를 좁히기 위하여 포스트 프로그램 동작을 수행할 수 있지만 프로그램/소거(Write/Erase Cycling) 횟수가 증가하여 메모리 셀들의 전기적 특성이 저하될 수 있다. 또한, 프로그램 동작 시 소거 레벨에서 문턱전압이 가장 낮은 메모리 셀이 가장 높은 프로그램 레벨까지 프로그램되는 경우 주변 메모리 셀의 문턱전압 변화에 주는 영향이 증가하게 된다.

이하, 메모리 셀의 프로그램/소거(Write/Erase Cycling) 횟수가 증가하는 것을 최소화하면서 소거 레벨(PV0')의 문턱전압 분포를 좁힐 수 있는 동작 방법을 설명하기로 한다.

도 1 및 도 4를 참조하면, 단계(S401)에서 선택된 메모리 블록의 메모리 셀들에 저장된 데이터를 소거하기 위하여 소거 모드로 진입한다. 소거 모드는 프로그램 동작 전에 진입될 수 있다.

단계(S403)에서 선택된 메모리 블록의 프로그램 상태를 체크한다. 즉, 선택된 메모리 블록에 포함된 모든 페이지들에 데이터가 저장되어 있는지를 확인하기 위한 동작이 실행된다. 다시 말해, 선택된 메모리 블록의 페이지들 중 프로그램 동작이 실행되지 않아 데이터가 저장되지 않고 소거 상태를 유지하는 소거 페이지가 존재하는지를 체크한다.

소거 페이지를 체크하기 위해 동작 회로(120~170)는 소거 페이지 체크 동작을 실행한다. 소거 페이지 체크 동작은 선택된 메모리 블록에 포함된 페이지들 중 마지막 어드레스의 페이지가 소거 페이지인지 프로그램 페이지인지 확인하는 방식으로 실시될 수 있다. 소거 페이지 체크 동작의 구체적인 실시예를 설명하면 다음과 같다.

소거 명령(CMD)에 의해 소거 모드로 진입하면, 제어 회로(120)는 어드레스 신호(ADD)에 따라 선택된 메모리 블록의 마지막 페이지를 선택하기 위한 로우 어드레스(RADD)를 출력한다. 그리고, 제어 회로(120)는 읽기/쓰기 회로(140)의 페이지 버퍼들(PB)을 제어하기 위한 제어 신호들(CMDpb)을 읽기/쓰기 회로(140)로 출력한다. 소거 명령(CMD) 및 어드레스 신호(ADD)는 외부 컨트롤러로부터 입출력 회로(160)를 통해 제어 회로(120)로 입력될 수 있다.

읽기/쓰기 회로(140)는 제어 회로(120)의 제어 신호(CMDpb)에 응답하여 비트라인들(BLe, BLo)을 프리차지한다. 소거 페이지 체크 동작이 이븐 페이지와 오드 페이지로 구분되어 실시되는 경우, 읽기/쓰기 회로(140)는 선택된 비트라인들(BLe 또는 BLo)만 프리차지할 수도 있다.

전압 생성 회로(131)는 제어 회로(120)의 전압 제어 신호(CMDv)에 응답하여 소거 페이지 체크 동작에 필요한 전압들(예, Vread, Vpass, Vdsl, Vssl, Vsl)을 출력한다. 로우 디코더(133)는 제어 회로(120)의 로우 어드레스 신호(RADD)에 따라 전압 생성 회로(131)의 전압들(예, Vread, Vpass, Vdsl, Vssl, Vsl)을 선택된 메모리 블록(110MB)의 로컬 라인들(SL, SSL, WL0~WLn, DSL)로 인가한다.

리드 전압(Vread)은 프로그램 레벨들 중 가장 낮은 프로그램 레벨과 소거 레벨을 구분할 수 있는 레벨로 마지막 페이지의 메모리 셀들로 인가된다. 즉, 리드 전압(Vread)은 마지막 워드라인(WLn)에 인가될 수 있다. 나머지 페이지들(또는 나머지 워드라인들)에는 패스 전압(Vpass)이 인가되고, 셀렉트 라인들(DSL, SSL)에는 양전위의 셀렉트 전압들(Vdsl, Vssl)이 인가되고, 공통 소스 라인(SL)에는 접지 전압이 공통 소스 전압(Vsl)으로 인가될 수 있다.

마지막 페이지가 프로그램 동작이 실시되지 않아 데이터를 저장하고 있지 않은 소거 페이지라면 마지막 페이지에 포함된 메모리 셀들은 모두 소거 데이터를 저장하고 있으며, 그 결과 비트라인들(BLe, BL0)은 모두 디스차지된다. 마지막 페이지가 프로그램 동작이 실시되되어 데이터를 저장하고 있는 프로그램 페이지라면 마지막 페이지에 포함된 메모리 셀들의 일부는 프로그램 데이터를 저장하고 있으며, 그 결과 일부 비트라인들(BLe, BL0)은 프리차지된 상태를 유지하게 된다.

읽기/쓰기 회로(140)는 비트라인들(BLe, BL0)의 전위를 센싱하고 그 결과를 래치한 후 래치된 센싱 결과 값에 따라 소거 체크 신호(FF[0:k])를 출력한다. 소거 페이지 체크 회로(170)는 소거 체크 신호(FF[0:k])에 따라 소거 페이지인지 프로그램 페이지인지를 확인하는 체크 결과 값(CHECKs)을 제어 회로(120)로 출력한다.

단계(S405)에서 선택된 메모리 블록에 소거 페이지가 존재하는지를 확인한다. 제어 회로(120)는 소거 페이지 체크 회로(170)의 체크 결과 값(CHECKs)에 따라 마지막 페이지가 소거 페이지인지 프로그램 페이지인지 확인한다.

단계(S405)에서 마지막 페이지가 소거 페이지인 것으로 확인되면, 단계(S409)에서 제어 회로(120)는 선택된 메모리 블록에서 또 다른 소거 페이지가 존재하는지 확인하기 위한 추가 소거 페이지 체크 동작(S407, S409, S411)을 수행한다. 보다 구체적인 실시예를 설명하면 다음과 같다.

단계(S407)에서 다음 페이지를 선택하기 위한 동작이 실시된다. 예로써, 제어 회로(120)는 체크 결과 값(CHECKs)에 응답하여 감소된 페이지 어드레스를 포함하는 로우 어드레스 신호(RADD)를 출력할 수 있다.

단계(S409)에서 감소된 페이지 어드레스에 따라 선택된 페이지의 프로그램 상태를 체크하기 위한 동작이 실시된다. 즉, 선택된 페이지가 소거 페이지인지 프로그램 페이지인자 확인하기 위한 동작이 실시된다. 이를 위해 선택된 페이지의 메모리 셀들에 저장된 데이터를 독출한다.

이어서, 단계(S411)에서 선택된 페이지로부터 독출된 데이터에 따라 선택된 페이지의 프로그램 상태를 체크한다. 즉, 선택된 페이지가 소거 페이지인지 체크한다. 단계(S409)의 데이터 독출 동작 및 단계(S411)의 페이지 체크 동작은 단계(S403)에서 설명한 방식에 따라 진행될 수 있다.

단계(S411)에서 선택된 페이지가 소거 페이지인지 확인한다. 확인 동작은 단계(S407)에서와 같이 소거 페이지 체크 회로(170)의 체크 결과 값(CHECKs)에 따라 제어 회로(120)가 실시한다. 선택된 페이지가 소거 페이지라면 또 다른 소거 페이지가 존재하는지 확인하기 위하여 단계들(S407, S409, S411)을 반복 실시한다. 즉, 선택된 페이지가 프로그램 페이지로 확인될 때까지 단계들(S407, S409, S411)이 반복 실시될 수 있다.

도 1, 도 4 및 도 5c를 참조하면, 단계(S411)에서 선택된 페이지가 프로그램 페이지로 확인되면, 단계(S413)에서 소거 페이지들의 프로그램 동작이 실시된다. 소거 페이지들의 프로그램 동작들은 페이지 어드레스에 따라 순차적으로 실행될 수 있고, 동시에 실행될 수도 있다. 구체적인 실시예를 설명하면 다음과 같다.

제어 회로(120)는 전압 제어 신호(CMDv)를 전압 생성 회로(131)로 출력하고, 로우 어드레스(RADD)를 로우 디코더(133)로 출력하고, 제어 신호들(CMDpb)을 읽기/쓰기 회로(140)로 출력한다.

읽기/쓰기 회로(140)는 제어 회로(120)의 제어 신호(CMDpb)에 응답하여 비트라인들(BLe, BLo)을 모두 디스차지한다. 프로그램 동작이 이븐 페이지와 오드 페이지로 구분되어 실시되는 경우, 읽기/쓰기 회로(140)는 선택된 비트라인들(BLe 또는 BLo)만 디스차지할 수도 있다.

전압 생성 회로(131)는 제어 회로(120)의 전압 제어 신호(CMDv)에 응답하여 프로그램 동작에 필요한 전압들(예, Vpgm, Vpass, Vdsl, Vssl, Vsl)을 출력한다. 로우 디코더(133)는 제어 회로(120)의 로우 어드레스 신호(RADD)에 따라 전압 생성 회로(131)의 전압들(예, Vpgm, Vpass, Vdsl, Vssl, Vsl)을 선택된 메모리 블록(110MB)의 로컬 라인들(SL, SSL, WL0~WLn, DSL)로 인가한다.

프로그램 전압(Vpgm)은 선택된 소거 페이지의 메모리 셀들로 인가되거나 모든 소거 페이지들의 메모리 셀들로 인가될 수 있다. 즉, 프로그램 전압(Vpgm)은 소거 페이지들 중 선택된 소거 페이지의 워드라인에만 인가되거나 소거 페이지들의 워드라인들로 동시에 인가될 수 있다. 나머지 프로그램 페이지들의 워드라인들에는 패스 전압(Vpass)이 인가되고, 드레인 셀렉트 라인(DSL)에는 양전위의 셀렉트 전압(Vdsl)이 인가되고, 소스 셀렉트 라인(SSL)에는 접지 전압의 셀렉트 전압(Vssl)이 인가되고, 공통 소스 라인(SL)에는 전원 전압이 공통 소스 전압(Vsl)으로 인가될 수 있다.

상기의 조건으로 프로그램 동작이 실시된 후 프로그램 검증 동작이 실시될 수 있다. 즉, 소거 페이지들에 포함된 메모리 셀들의 문턱전압들이 목표 전압(예, 0V)보다 높아졌는지를 확인하기 위해 프로그램 검증 동작을 실시할 수 있다. 프로그램 동작과 프로그램 검증 동작은 ISPP(Increment Step Pulse Program) 방식으로 반복 실시될 수 있다.

프로그램 검증 동작 시 읽기/쓰기 회로(140)는 메모리 셀들의 검증 결과를 검증 체크 신호(FF[0:k])로 출력하고, 소거 페이지 체크 회로(170)는 검증 체크 신호(FF[0:k])에 따라 프로그램 동작의 성공을 확인할 수 있는 검증 결과 값(CHECKs)을 제어 회로(120)로 출력한다.

소거 페이지들의 프로그램 동작이 완료되면 소거 페이지들에 포함된 메모리 셀들의 문턱전압들이 프로그램 레벨(예, PV1)로 이동한다. 그리고, 프로그램 페이지들에서 정상적인 소거 데이터를 저장하고 있는 소수의 메모리 셀들의 문턱전압들만 소거 레벨(PV0)에 잔류된다.

도 1, 도 4 및 도 5d를 참조하면, 단계(S405)에서 마지막 페이지가 프로그램 페이지이거나 단계(S413)에서 소거 페이지들의 프로그램 동작이 완료되면, 단계(S415)에서 메모리 블록의 소거 루프가 실시된다. 먼저, 소거 동작 시 워드라인들(WL0~WLn)에는 접지 전압이 인가되고 메모리 셀들의 벌크(P 웰 또는 기판)에는 소거 전압이 인가될 수 있다. 이러한 소거 동작은 공지된 기술이므로 구체적인 설명은 생략하기로 한다. 이어서, 소거 동작의 성공 여부를 확인하기 위하여 소거 검증 동작을 실시한다. 소거 동작과 소거 검증 동작은 ISPE(Increment Step Pulse Erase) 방식으로 반복 실시될 수 있다.

소거 검증 동작 시 읽기/쓰기 회로(140)는 메모리 셀들의 검증 결과를 검증 체크 신호(FF[0:k])로 출력하고, 소거 페이지 체크 회로(170)는 검증 체크 신호(FF[0:k])에 따라 소거 동작의 성공을 확인할 수 있는 검증 결과 값(CHECKs)을 제어 회로(120)로 출력한다.

소거 루프가 완료되면 메모리 블록에 포함된 메모리 셀들의 문턱전압들이 모두 소거 레벨(PV0)로 이동한다. 소거 페이지의 메모리 셀들의 문턱전압들을 프로그램 동작으로 상승시킨 후 소거 루프를 실시하므로, 소거 루프가 완료된 소거 셀들의 문턱전압 분포를 더 좁힐 수 있다.

단계(S417)에서 포스트 프로그램 동작을 실시할 수 있다. 포스트 프로그램 동작은 소거 루프가 완료된 소거 셀들의 문턱전압 분포를 보다 더 좁히기 위하여 실시되며, 이미 공지된 방식으로 실시할 수 있다. 한편, 소거 페이지들의 프로그램 동작에 의해 소거 셀들의 문턱전압 분포가 좁아진 상태이므로, 포스트 프로그램 동작은 생략 가능하다.

도 6은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.

도 6을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)를 포함한다.

불휘발성 메모리 장치(620)는 앞서 설명한 반도체 장치로 구성될 수 있다. 또한, 메모리 컨트롤러(610)는 도 4의 단계(403)에서 설명한 소거 명령(CMD) 및 어드레스 신호(ADD)를 불휘발성 메모리 장치(620)로 출력할 수 있다. 즉, 메모리 컨트롤러(610)는 불휘발성 메모리 장치(620)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(611)은 프로세싱 유닛(612)의 동작 메모리로써 사용된다. 호스트 인터페이스(613)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(614)은 불휘발성 메모리 장치(620)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(615)는 본 발명의 불휘발성 메모리 장치(620)와 인터페이싱 한다. 프로세싱 유닛(612)은 메모리 컨트롤러(610)의 데이터 교환을 위한 제반 제어 동작을 수행한다.

비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(610)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.

도 7은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(700)에 앞서 설명한 반도체 장치의 기술적 특징이 적용될 수 있다.

원낸드 플래시 메모리 장치(700)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(710)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(720)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(730)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(740) 및 불휘발성 메모리 셀과 읽기/쓰기 회로를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(750)를 포함한다. 낸드 플래시 셀 어레이(750)의 메모리 어레이는 도 2에 도시된 메모리 어레이가 적용된다.

도 8에는 본 발명에 따른 플래시 메모리 장치(812)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.

본 발명에 따른 컴퓨팅 시스템(800)은 시스템 버스(860)에 전기적으로 연결된 마이크로프로세서(820), 램(830), 사용자 인터페이스(840), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(850) 및 메모리 시스템(810)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(800)이 모바일 장치인 경우, 컴퓨팅 시스템(800)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(800)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(810)은, 예를 들면, 데이터를 저장하는 데 앞서 설명한 반도체 장치를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(810)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.

110 : 메모리 어레이 110MB : 메모리 블록
ST : 스트링 PAGE : 페이지
120 : 제어 회로 131 : 전압 생성 회로
133 : 로우 디코더 130 : 전압 공급 회로
140 : 읽기/쓰기 회로 그룹 150 : 컬럼 선택 회로
PB : 페이지 버퍼 160 : 입출력 회로
170 : 소거 페이지 체크 회로

Claims (17)

1. 다수의 페이지들을 포함하는 메모리 블록; 및
   상기 다수의 페이지들 중 소거 페이지가 소거 페이지 체크 동작에 의해 검색되면, 상기 소거 페이지에 포함된 메모리 셀들의 프로그램 동작을 실행한 한 후 상기 메모리 블록의 소거 루프를 실행하도록 구성된 동작 회로를 포함하는 반도체 장치.
   
2. 제 1 항에 있어서,
   상기 소거 페이지를 검색하기 위해 상기 소거 페이지 체크 동작에서, 상기 동작 회로는 상기 다수의 페이지들 중 마지막 어드레스의 페이지에 포함된 메모리 셀들의 데이터를 확인하도록 구성되는 반도체 장치.
   
3. 제 1 항에 있어서,
   상기 소거 페이지 체크 동작에 의해 상기 소거 페이지가 검색되면, 상기 동작 회로는 또 다른 소거 페이지들을 검색하기 위한 추가 소거 페이지 체크 동작을 더 수행하도록 구성되는 반도체 장치.
   
4. 제 3 항에 있어서,
   상기 동작 회로는 페이지 어드레스를 감소시키면서 상기 추가 소거 페이지 체크 동작을 반복 실시하도록 구성되는 반도체 장치.
   
5. 제 4 항에 있어서,
   상기 동작 회로는 상기 감소된 페이지 어드레스에 의해 선택된 페이지가 프로그램 페이지로 확인될 때까지 상기 페이지 어드레스를 감소시키는 동작 및 상기 추가 소거 페이지 체크 동작을 반복 실시하도록 구성되는 반도체 장치.
   
6. 제 3 항에 있어서,
   상기 동작 회로의 상기 추가 소거 페이지 체크 동작은,
   페이지 어드레스를 감소시키는 동작;
   감소된 페이지 어드레스에 의해 선택된 페이지의 메모리 셀들에 저장된 데이터를 독출하는 동작; 및
   독출된 데이터를 이용하여 상기 선택된 페이지가 소거 페이지인지 확인하는 동작을 포함하는 반도체 장치.
   
7. 제 3 항에 있어서,
   상기 동작 회로는 검색된 소거 페이지들의 프로그램 동작을 동시에 실행하도록 구성되는 반도체 장치.
   
8. 제 3 항에 있어서,
   상기 동작 회로는 검색된 소거 페이지들의 프로그램 동작을 페이지 어드레스에 따라 순차적으로 실행하도록 구성되는 반도체 장치.
   
9. 제 1 항에 있어서,
   상기 동작 회로는 상기 소거 루프가 완료된 상기 메모리 블록의 포스트 프로그램 동작을 더 수행하도록 구성된 반도체 장치.
   
10. 제 1 항에 있어서, 상기 동작 회로는,
    상기 페이지의 메모리 셀들에 저장된 데이터를 독출하기 위한 읽기/쓰기 회로; 및
    상기 읽기/쓰기 회로에 의해 독출된 데이터에 따라 상기 페이지가 소거 페이지인지를 확인하도록 구성된 소거 페이지 체크 회로를 포함하는 반도체 장치.
    
11. 제 10 항에 있어서,
    상기 소거 페이지 체크 회로는 소거 검증 동작에서 소거 동작의 성공을 확인하거나 프로그램 검증 동작에서 프로그램 동작의 성공을 더 확인하도록 구성되는 반도체 장치.
    
12. 다수의 메모리 블록들을 포함하는 반도체 장치; 및
    상기 반도체 장치로 명령 신호 및 어드레스 신호를 제공하도록 구성된 메모리 컨트롤러를 포함하며,
    상기 반도체 장치는 소거 동작을 위해 선택된 메모리 블록에 포함된 다수의 페이지들 중 소거 페이지를 검출하기 위한 소거 페이지 체크 동작을 실시하고, 검색된 소거 페이지에 포함된 메모리 셀들의 프로그램 동작을 실행한 한 후 상기 메모리 블록의 소거 루프를 실행하도록 구성되는 메모리 시스템.
    
13. 제 12 항에 있어서,
    상기 소거 페이지를 검색하기 위해 상기 소거 페이지 체크 동작에서, 상기 반도체 장치는 상기 다수의 페이지들 중 마지막 어드레스의 페이지에 포함된 메모리 셀들의 데이터를 확인하도록 구성되는 메모리 시스템.
    
14. 제 12 항에 있어서,
    상기 소거 페이지 체크 동작에 의해 상기 소거 페이지가 검색되면, 상기 반도체 장치는 또 다른 소거 페이지들을 검색하기 위한 추가 소거 페이지 체크 동작을 더 수행하도록 구성되는 메모리 시스템.
    
15. 제 14 항에 있어서,
    상기 반도체 장치는 검색된 소거 페이지들의 프로그램 동작을 동시에 실행하도록 구성되는 메모리 시스템.
    
16. 제 14 항에 있어서,
    상기 반도체 장치는 검색된 소거 페이지들의 프로그램 동작을 페이지 어드레스에 따라 순차적으로 실행하도록 구성되는 메모리 시스템.
    
17. 제 12 항에 있어서,
    상기 반도체 장치는 상기 소거 루프가 완료된 상기 메모리 블록의 포스트 프로그램 동작을 더 수행하도록 구성된 메모리 시스템.

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