TW202324413A - 半導體記憶裝置及其寫入方法 - Google Patents

半導體記憶裝置及其寫入方法 Download PDF

Info

Publication number
TW202324413A
TW202324413A TW111144781A TW111144781A TW202324413A TW 202324413 A TW202324413 A TW 202324413A TW 111144781 A TW111144781 A TW 111144781A TW 111144781 A TW111144781 A TW 111144781A TW 202324413 A TW202324413 A TW 202324413A
Authority
TW
Taiwan
Prior art keywords
current
data line
writing
complementary
node
Prior art date
Application number
TW111144781A
Other languages
English (en)
Inventor
青木一
Original Assignee
華邦電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 華邦電子股份有限公司 filed Critical 華邦電子股份有限公司
Publication of TW202324413A publication Critical patent/TW202324413A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0064—Verifying circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0097—Erasing, e.g. resetting, circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/82—Array having, for accessing a cell, a word line, a bit line and a plate or source line receiving different potentials
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Read Only Memory (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Computer Security & Cryptography (AREA)

Abstract

本發明的半導體記憶裝置包含記憶單元陣列、寫入驅動器以及讀取偏壓電路、控制電路與感測放大器。控制電路輸出基於寫入資料而產生的驗證感測負載控制訊號。在寫入驅動器以及讀取偏壓電路施加寫入脈衝與互補寫入脈衝後，感測放大器接收驗證感測負載控制訊號，且檢測選擇的一對記憶單元的真記憶單元連接的第1資料線流通的電流以及互補記憶單元連接的第2資料線流通的電流之間的電流差。其中控制電路經由驗證感測負載控制訊號控制對第1資料線及第2資料線的至少一者提供追加電流，使得所檢測的電流差至少為所需裕度。

Description

半導體記憶裝置及其寫入方法
本發明是關於一種半導體記憶裝置，特別是關於具有真記憶單元以及互補記憶單元的半導體記憶裝置及其寫入驗證方法。
在可變電阻式記憶體中，藉由對可變電阻元件施加脈衝電壓，以可逆且非揮發地記憶資料。可變電阻元件例如包括氧化鉿等金屬氧化物的薄膜，並透過所施加的脈衝電壓的大小及極性，而成為高電阻狀態或低電阻狀態。例如，將可變電阻元件寫入為低電阻狀態稱為「設定」，將可變電阻元件寫入為高電阻狀態稱為「重置」。可變電阻式記憶體分為「單極性」與「雙極性」。單極性是在設定和重設時，對可變電阻元件施加極性相同的寫入電壓。雙極性則是在設定和重設時，對可變電阻元件施加極性相反的寫入電壓。
第1圖表示習知的可變電阻式記憶體的1T1R記憶單元陣列的示意圖。記憶單元MC包含：連接於源極線與位元線之間的1個可變電阻元件以及1個存取用電晶體，能夠逐位元地進行選擇。例如，在寫入時，透過字元線WL1選擇列方向的存取用電晶體，並於位元線BL1、源極線SL1之間施加寫入脈衝電壓，以設定或重置所選擇的可變電阻元件。在讀取時，透過字元線WL1選擇列方向的存取用電晶體，並於位元線BL1、源極線SL1之間施加讀取用電壓，以感測流入所選擇的可變電阻元件的電流或電壓。
第2圖表示習知的可變電阻式記憶體的2T2R記憶單元陣列的示意圖。2T2R記憶單元使用一對可變電阻元件和一對存取晶體管來存儲互補數據。例如，真記憶單元MC11包含：連接於源極線SL1與位元線BL1之間的可變電阻元件以及存取用電晶體，此可變電阻元件儲存真資料(例如低電阻狀態)；互補記憶單元
Figure 02_image011
包含：連接於源極線
Figure 02_image013
與位元線
Figure 02_image015
之間的可變電阻元件以及存取用電晶體，此可變電阻元件儲存真記憶單元MC11的互補資料(例如高電阻狀態)。
在習知的可變電阻式記憶體(如日本特許5748877號公報所示)中，2T2R記憶單元的讀取，是藉由檢測真記憶單元流通的電流以及互補記憶單元流通的電流之間的電流差來進行。第3圖表示一對記憶單元MC11、
Figure 02_image017
的讀取範例。假定真記憶單元MC11的可變電阻元件為低電阻狀態(LRS)，且互補記憶單元
Figure 02_image017
的可變電阻元件為高電阻狀態(HRS)。
詳細來說，對選擇字元線WL1施加讀取電壓Vw1，使得記憶單元MC11、
Figure 02_image017
的存取用電晶體導通；對非選擇字元線WL2施加0V，使得非選擇記憶單元MC21、
Figure 02_image019
的存取用電晶體斷開。記憶單元MC11的源極線SL1透過電晶體Q1、Q2與感測放大器10的其中一個輸入結合，位元線BL1透過電晶體Q4與接地電位GND連接。另外，記憶單元
Figure 02_image017
的源極線
Figure 02_image021
透過電晶體Q6、Q7與感測放大器10的另外一個輸入結合，位元線
Figure 02_image023
透過電晶體Q9與GND連接。連接於源極線SL1與源極線
Figure 02_image021
之間的電晶體Q5斷開，連接於源極線
Figure 02_image021
與基準電流產生單元30之間的電晶體Q10斷開。
為了活化感測放大器10，利用VSAREF訊號將電晶體導通，使源極線SL1、
Figure 02_image021
與感測放大器10電連接，感測放大器10會檢測從源極線SL1透過記憶單元MC11流入位元線BL1的讀取電流I T、以及從源極線
Figure 02_image021
透過記憶單元
Figure 02_image017
流入位元線
Figure 02_image023
的讀取電流I C之間的電流差ΔI(＝|I T－I C|)，並根據這個檢測結果輸出「1」或「0」的資料Dout。
第4圖是設定/重置時流入可變電阻元件的電流分布的一個範例。在初始階段，流入HRS的可變電阻元件的電流HRS_initial、以及流入LRS的可變電阻元件的電流LRS_initial之間，有比較大的裕度，但隨著寫入可變電阻元件的次數增加，形成於可變電阻元件的電極間的纖維狀電流路徑將老化，使得保存特性或耐久特性惡化，如電流HRS_drift、電流LRS_drift所示，電流分布的幅度就會變寬，並產生所謂的尾位元(tail bit)位移，使得電流HRS_drift與電流LRS_drift之間的裕度變窄。如此一來，感測放大器10就有可能無法正確地檢測電流差ΔI，而無法輸出正確的資料。
例如，假設初始狀態的電流分布HRS_initial的上限值為3μA，且電流分布LRS_initial的下限值為16μA。在記憶資料「0」時(HRS)：流入真記憶單元MC11的讀取電流為3μA，流入互補記憶單元
Figure 02_image017
的讀取電流為16μA。電流差ΔI＝13μA，由於裕度充足，因此感測放大器10能夠正確地檢測電流差，並輸出資料「0」。此外，在記憶資料「1」時(LRS)：流入真記憶單元MC11的讀取電流為16μA，流入互補記憶單元
Figure 02_image017
的讀取電流為3μA。電流差ΔI＝13μA，由於裕度充足，因此感測放大器10能夠正確地檢測電流差，並輸出資料「1」。
此處，假設發生尾位元位移，電流分布HRS_drift的上限值變為6μA(位移＋3μA)，電流分布LRS_drift的下限值變為10μA(位移－6μA)。在記憶資料「0」時：流入真記憶單元MC11的讀取電流為6μA，流入互補記憶單元
Figure 02_image017
的讀取電流為10μA。電流差ΔI＝4μA，由於裕度太小，因此感測放大器10可能無法正確地檢測電流差，而無法輸出資料「0」。此外，在記憶資料「1」時：流入真記憶單元MC11的讀取電流為10μA，流入互補記憶單元
Figure 02_image017
的讀取電流為6μA。電流差ΔI＝4μA，由於裕度太小，因此感測放大器10可能無法正確地檢測電流差，而無法輸出資料「1」。
為了正確地檢測電流差ΔI，在設定/重置寫入時的驗證階段，會進行所需裕度的設定。第5圖表示習知的重置寫入時的驗證操作的流程。未圖示的控制電路一旦接受寫入資料「0」(S10)，就對真記憶單元施加重置脈衝(S20)。例如，若對真記憶單元MC11進行重置寫入，則透過電晶體Q3對源極線SL1施加重置寫入脈衝。
接著，對真記憶單元進行重置驗證(S30)。若驗證不合格，則再次施加重置寫入脈衝，並不斷重複驗證，直到最終重置驗證合格為止，接著，對互補記憶單元施加設定脈衝(S40)。例如，若對互補記憶單元
Figure 02_image017
進行設定寫入，則透過電晶體Q9對位元線
Figure 02_image023
施加設定寫入脈衝。接著，對互補記憶單元進行設定驗證(S50)。若驗證不合格，則再次施加設定寫入脈衝，並不斷重複驗證，直到最終設定驗證合格為止，然後結束重置寫入。另外，設定寫入時，同樣也是對真記憶單元施加設定寫入脈衝，然後進行設定驗證，若設定驗證合格，就接著對互補記憶單元施加重置寫入脈衝，然後進行重置驗證。例如，若欲對真記憶單元MC11進行設定寫入，則透過電晶體Q4對位元線BL1施加設定寫入脈衝。
第6圖表示真記憶單元MC11的設定驗證的操作。第7圖表示互補記憶單元
Figure 02_image017
的重置驗證的操作。於設定驗證中，感測放大器10檢測真記憶單元MC11流通的電流I SET以及基準電流產生單元30產生的設定驗證用的基準電流I REF之間的電流差，判定電路20基於檢測的電流差，來判定設定驗證是否合格。進行設定驗證時，電晶體Q6斷開，感測放大器10與源極線
Figure 02_image021
分離；電晶體Q10導通，感測放大器10與基準電流產生單元30結合。
在重置驗證中，如第7圖所示，感測放大器10檢測互補記憶單元
Figure 02_image017
流通的電流I RESET、以及基準電流產生單元30產生的重置驗證用的基準電流I REF之間的電流差，判定電路20基於檢測的電流差，來判定重置驗證是否合格。進行重置驗證時，電晶體Q2斷開，電晶體Q5導通，由源極線
Figure 02_image021
來取代源極線SL1，與感測放大器10結合。
這種習知的可變電阻式記憶體的驗證方式有以下問題：如第5圖所示，若是執行重置寫入，則需要分別進行真記憶單元的重置驗證、以及互補記憶單元的設定驗證；若是執行設定寫入，則需要分別進行真記憶單元的設定驗證、以及互補記憶單元的重置驗證。換言之，每進行1次設定或重置寫入時，就需要至少驗證2次，使得寫入所需的時間拉長。
另外，由於源極線的配線電阻或負載電容，會隨著選擇記憶單元的位置不同而改變，因此，讀取電流I SET/電流I RESET也會隨著選擇記憶單元的位置而改變。例如，若距離感測放大器10最遠的記憶單元的讀取電流變得太小，則難以檢測與基準電流I REF之間的電流差，使得驗證的判定有可能產生錯誤。因此，就需要根據選擇記憶單元的位置，來調整讀取的偏壓條件(WL/SL/BL的準位)或基準電流，而產生電路複雜化或增加面積之問題。
本發明是為了解決上述的習知技術的問題，而提供一種半導體記憶裝置，能夠避免電路複雜化或增加面積，同時保障驗證精準度，並縮短寫入時間。
本發明相關的半導體記憶裝置，包含：記憶單元陣列，寫入驅動器以及讀取偏壓電路，控制電路，以及感測放大器。記憶單元陣列，包含複數個記憶單元。寫入驅動器以及讀取偏壓電路，被配置為將對應寫入資料及其互補資料的寫入脈衝與互補寫入脈衝，分別施加到該記憶單元陣列之中選擇的一對記憶單元。控制電路，被配置為輸出基於該寫入資料而產生的驗證感測負載控制訊號。感測放大器，被配置為在施加該寫入脈衝與該互補寫入脈衝後，接收該驗證感測負載控制訊號，且檢測該選擇的一對記憶單元中，真記憶單元所連接的第1資料線流通的電流、以及互補記憶單元所連接的第2資料線流通的電流之電流差，其中該控制電路經由該驗證感測負載控制訊號控制對該第1資料線及該第2資料線的至少一者提供追加電流，使得該電流差至少為所需裕度。
本發明相關的半導體記憶裝置的寫入方法，用以對半導體記憶裝置的記憶單元陣列中選擇的一對記憶單元進行寫入，該寫入方法包含：接受寫入資料；對該選擇的一對記憶單元中的真記憶單元施加寫入脈衝；對該選擇的一對記憶單元中的互補記憶單元施加與該寫入脈衝互補的互補寫入脈衝；基於該寫入資料產生驗證感測負載控制訊號；在施加該寫入脈衝與該互補寫入脈衝後，藉由該半導體記憶裝置的感測放大器接收該驗證感測負載控制訊號，且檢測該選擇的一對記憶單元中，該真記憶單元所連接的第1資料線流通的電流、以及該互補記憶單元所連接的第2資料線流通的電流之電流差。其中，在檢測出該電流差前，基於該驗證感測負載控制訊號對該第1資料線及該第2資料線的至少一者提供追加電流，使得該電流差至少為所需裕度。
根據本發明，在寫入時的驗證中，會檢測其中一個記憶單元連接的第1資料線流通的電流、以及另外一個記憶單元連接的第2資料線流通的電流之電流差，因此，即使資料線的配線電阻或負載電容，因為選擇的記憶單元的位置而有所改變，也可以透過電流差，來抵銷配線電阻或負載電容。另外，基於寫入資料，對第1資料線或第2資料線追加電流，使得電流差變大，因此，能夠保障驗證精確度，就算高電阻狀態以及低電阻狀態的電流分布產生偏移，也能夠在正確進行讀取的電流差確保之前，來進行設定以及重置寫入。另外，由於並不需要根據選擇記憶單元的位置，來調整讀取的偏壓條件(WL/SL/BL的準位)或基準電流，因此能夠避免電路複雜化或增加面積。
本發明的半導體記憶裝置可由可變電阻式隨機存取記憶體來實施，或是任何一種具有真記憶單元以及互補記憶單元的半導體記憶裝置來實施。可變電阻式隨機存取記憶體的可變電阻元件例如是由氧化鉿等過渡金屬氧化物所構成，其具可逆性與非揮發性，但本發明不為此限。
第8圖表示本發明的實施例相關的可變電阻式隨機存取記憶體的概略結構的方塊圖。本實施例的可變電阻式記憶體100包含：記憶單元陣列110，以行列狀配置複數個記憶單元(未繪示於本圖中)，各記憶單元包含如第9圖所示的可變電阻元件R以及存取用電晶體T；列解碼器以及驅動電路(X-DEC)120，基於列位址Ax進行字元線WL的選擇以及驅動；行解碼器(Y-DEC)130，基於行位址Ay選擇位元線BL以及源極線SL；控制電路150，基於透過輸入輸出緩衝器140從外部接受的指令、位址、資料等，從而控制可變電阻式記憶體100中的各元件；感測放大器160，感測透過位元線BL以及源極線SL從記憶單元讀取的資料；以及寫入驅動器以及讀取偏壓電路170，在讀取操作時對位元線BL或源極線SL施加用來進行讀取操作的電壓，並且對位元線BL或源極線SL施加寫入操作時的寫入資料對應的設定脈衝或重置脈衝。
本發明一實施例的記憶單元陣列110可如第2圖所示，是由儲存互補的資料的2T2R記憶單元所構成。換言之，本發明一實施例通過一對的真記憶單元以及互補記憶單元，進行選擇記憶單元的資料的讀取或寫入。
列解碼器120基於輸入的列位址Ax來選擇字元線WL，行解碼器130基於輸入的行位址Ay，透過全域位元線GBL以及全域源極線GSL，來選擇位元線BL以及源極線SL。例如，當選擇第9圖所示的一對記憶單元MC11、
Figure 02_image017
時，基於列位址Ax來選擇位元線WL1，並基於行位址Ay來選擇一對位元線BL1、
Figure 02_image023
、以及一對源極線SL1、
Figure 02_image021
。
控制電路150基於透過輸入輸出緩衝器140輸入的指令，來控制讀取操作或寫入操作。進行讀取操作時，控制電路150透過寫入驅動器以及讀取偏壓電路170，對選擇記憶單元的源極線以及位元線施加讀取用的偏壓電壓，感測放大器160檢測真記憶單元流通的電流I T、以及互補記憶單元流通的電流I C之間的電流差ΔI，透過內部資料匯流排DO將檢測結果對應的資料「0」或「1」輸出至控制電路150。
進行寫入操作時，寫入驅動器以及讀取偏壓電路170透過內部資料匯流排DI，從控制電路150接受寫入資料，對選擇記憶單元的源極線以及位元線，施加寫入資料對應的寫入脈衝，對選擇記憶單元寫入資料「0」、「1」之互補資料。例如，如第9圖所示，當對記憶單元MC11寫入資料「1」時，透過電晶體Q3對源極線SL1施加設定寫入脈衝(透過電晶體Q4將位元線BL1連接至GND)，使可變電阻元件轉移至低電阻狀態(LRS)。當對記憶單元MC11寫入資料「0」時，透過電晶體Q4對位元線BL1施加重置寫入脈衝(源極線SL1透過電晶體Q3連接GND)，使可變電阻元件轉移至高電阻狀態(HRS)。
另外，進行重置寫入以及設定寫入時，控制電路將實施重置驗證以及設定驗證。習知的寫入驗證方法如第6圖、第7圖所示，是檢測基準電流產生單元30產生的設定基準電流I REF與重置基準電流I REF分別與讀取電流I SET/I RESET之間的電流差。而本實施例的寫入驗證方法會檢測真記憶單元連接的資料線DL_T(源極線SL1)流通的電流I T、以及互補記憶單元連接的資料線DL_C(源極線
Figure 02_image021
)流通的電流I C之間的電流差。但在本實施例中，為了保證電流差的裕度，而導入了驗證感測負載控制(Verify Sense Load Control，VSLC)訊號，VSLC訊號是用來基於寫入資料，而對資料線DL_T或DL_C其中一者或兩者提供追加電流。另外，若是對兩者追加電流，則在LRS側追加＋電流，並在HRS側追加－電流，使電流差等於或大於所需裕度，而可正確且高效地判定寫入是否合格。
例如，若資料線DL_T流通的電流大於資料線DL_C流通的電流，則VSLC訊號被配置為控制對資料線DL_T提供追加電流；若資料線DL_C流通的電流大於資料線DL_T流通的電流，則VSLC訊號被配置為控制對資料線DL_C提供追加電流。
第9圖表示對記憶單元MC11、
Figure 02_image017
進行設定寫入時的驗證操作範例。在本實施例的設定寫入的過程中，真記憶單元MC11的可變電阻元件轉移至低電阻狀態(LRS)，而互補記憶單元
Figure 02_image017
的可變電阻元件轉移至高電阻狀態(HRS)。
在本實施例中，當進行驗證讀取時，選擇的真記憶單元MC11的源極線SL1透過電晶體Q1、Q2，與感測放大器160的其中一個輸入結合，位元線BL1透過電晶體Q4與GND連接；選擇的互補記憶單元
Figure 02_image017
的源極線
Figure 02_image021
透過電晶體Q6、Q7，與感測放大器160的另外一個輸入結合，位元線
Figure 02_image023
透過電晶體Q9與GND連接。雖然連接於源極線SL1與源極線
Figure 02_image021
之間的電晶體Q5並非必須，但若有配置電晶體Q5，則在驗證讀取時電晶體Q5會斷開。
響應來自於控制電路150的VSAREF訊號，輸出端耦接至感測放大器160的輸入端且閘極耦接VSAREF訊號的電晶體被導通，因而活化感測放大器160。感測放大器160檢測從源極線SL透過記憶單元MC11流入位元線BL1的電流I T、以及從源極線
Figure 02_image025
透過記憶單元
Figure 02_image017
流入位元線
Figure 02_image023
的電流I C之間的電流差ΔI(＝|I T－I C|)，並將這個檢測結果輸出至判定電路180。判定電路180基於檢測的電流差ΔI，來判定驗證是否合格。根據本實施例，不需要設置如同習知技術中的基準電流產生單元30與電晶體Q10，而能進一步節省電路的面積，促進半導體記憶裝置的微型化。
第10圖(A)表示習知的感測放大器10的結構，第10圖(B)表示本實施例的感測放大器160的結構。習知的感測放大器10包含PMOS電晶體P1~P4、以及操作放大器OP。PMOS電晶體P1、P2串聯於連接電源VDD與真記憶單元的資料線DL_T之間，PMOS電晶體P3、P4串聯於連接電源VDD與互補記憶單元的資料線DL_C之間，資料線DL_T的節點N1輸入至操作放大器OP的非反相輸入端子(＋)，資料線DL_C的節點N2輸入至操作放大器OP的反相輸入端子(－)，操作放大器OP檢測節點N1與節點N2的電流差。
電晶體P1、P3的各閘極連接由控制電路150提供的致能訊號
Figure 02_image027
，電晶體P1、P3在讀取操作時導通，以電流源的形式運作。電晶體P2、P4的各閘極分別與節點N1、N2連接，將電流提供給對應耦接的可變電阻元件的負載。操作放大器OP檢測節點N1、N2的電流差，並將這個檢測結果輸出至判定電路20。
另一方面，本實施例的感測放大器160，除了第10圖(A)所示的結構之外，還包含第1電流源162(又稱為第1電流追加單元)以及第2電流源164(又稱為第2電流追加單元)。第1電流源162連接第1節點N1，和電晶體P1、P2構成的電流路徑並聯；第2電流源164連接第2節點N2，和電晶體P3、P4構成的電流路徑並聯。
第1電流源162包含PMOS電晶體P1A、P2A，PMOS電晶體P1A、P2A串聯於電源VDD與節點N1之間，電晶體P1A的閘極與控制訊號
Figure 02_image029
連接，而電晶體P2A的閘極與節點N1連接。電晶體P1A在設定寫入的驗證時，由控制訊號
Figure 02_image029
導通，並透過電晶體P2A將追加電流I ADD提供給節點N1。
第2電流源164與第1電流源162的結構相同，換言之，也包含PMOS電晶體P3A、P4A，PMOS電晶體P3A、P4A串聯於電源VDD與節點N2之間，電晶體P3A的閘極與控制訊號
Figure 02_image031
連接，而電晶體P4A的閘極與節點N2連接。電晶體P3A在重置寫入的驗證時，由控制訊號VSLC_C導通，並透過電晶體P4A將追加電流I ADD提供給節點N2。
在一實施例中，構成第1電流源162的電晶體P1A、P2A，和構成第2電流源164的電晶體P3A、P4A具有相同結構。另外，由第1電流源162、第2電流源164提供的追加電流I ADD，可以根據用來正確檢測電流差ΔI的裕度而適當設定。例如，若設定/重置的電流分布如第4圖所示，可以將追加電流I ADD設定為16μA。藉此可以調整節點N1、N2所輸出的電流的大小，而獲得考慮過尾位元位移的電流差之裕度。另外，第1電流源162、第2電流源164並不以第10圖(B)所示的結構為限，也可以由其他對節點N1、N2提供定電流的追加電流I ADD的定電流電路等所組成。
第11圖(A)、(B)表示本發明一實施例中的控制訊號
Figure 02_image029
、
Figure 02_image031
、致能訊號
Figure 02_image027
的真值表。在設定寫入的驗證期間，控制電路150輸出控制訊號
Figure 02_image029
＝L、
Figure 02_image031
＝H、致能訊號
Figure 02_image027
＝L。藉此，在節點N1輸出記憶單元MC11流通的電流I MC加上來自於第1電流源162的追加電流I ADD。並且，節點N2並沒有被追加來自於第2電流源164的追加電流I ADD。因此，真記憶單元連接的資料線DL_T流通的電流I T等於I MC＋I ADD(I MC為真記憶單元流通的電流)，而互補記憶單元連接的資料線DL_C流通的電流I C等於
Figure 02_image033
(
Figure 02_image033
為互補記憶單元流通的電流)，操作放大器OP就在加了這個追加電流I ADD的狀態下，施加設定或/及重置脈衝，並不斷重複驗證，直到檢測出可以識別為驗證合格的電流差(極端例為I MC＝
Figure 02_image033
)為止。換言之，相較於未設置第1電流源162的情況，本實施例驗證時所讀取的節點N1、N2之間的電流差可以確保在追加電流I ADD以上。藉由設定追加電流I ADD為適當的值(例如，考慮過電流分布的尾位元位移的電流差之裕度)，即使在發生尾位元位移的情況，操作放大器OP也可以正確地判別讀取資料。
另一方面，在重置寫入的驗證讀取時，控制電路150輸出控制訊號
Figure 02_image029
＝H、
Figure 02_image031
＝L、致能訊號
Figure 02_image027
＝L。藉此，在節點N2輸出記憶單元
Figure 02_image017
流通的電流
Figure 02_image033
加上來自於第2電流源164的追加電流I ADD。並且，節點N1並沒有被追加來自於第1電流源162的追加電流I ADD。因此，互補記憶單元連接的資料線DL_C流通的電流I C等於
Figure 02_image033
＋I ADD，而真記憶單元連接的資料線DL_T流通的電流I T等於I MC，操作放大器OP就在加了這個追加電流I ADD的狀態下，施加設定或/及重置脈衝，並不斷重複驗證，直到檢測出可以識別為驗證合格的電流差為止。換言之，相較於未設置第2電流源164的情況，本實施例在驗證時所讀取的節點N1、N2之間的電流差可以確保在追加電流I ADD以上。藉由設定追加電流I ADD為適當的值(例如，考慮過電流分布的尾位元位移的電流差之裕度)，即使在發生尾位元位移的情況，操作放大器OP也可以正確地判別讀取資料。
第12圖表示本實施例的可變電阻式記憶體中的重置寫入時的驗證操作的流程。首先，控制電路150接受寫入資料「0」(S110)，並透過寫入驅動器以及讀取偏壓電路170，對真記憶單元施加重置寫入脈衝(S120)，接著，對互補記憶單元施加設定寫入脈衝(S130)。接著，控制電路150基於寫入資料「0」，將應該要選擇第2電流源164的操作之控制訊號
Figure 02_image029
＝H、
Figure 02_image031
＝L，輸出至感測放大器160(S140)。接著，感測放大器OP檢測真記憶單元連接的資料線DL_T流通的電流I T、以及互補記憶單元連接的資料線DL_C流通的電流I C之間的電流差ΔI；判定電路180基於電流差ΔI，來判定驗證是否合格(S150)。若判定驗證不合格，則不斷重複步驟S120至步驟S140的操作，若判定驗證合格，則完成重置寫入。另外，設定寫入的情況下，也會進行相同的驗證。
根據本實施例，在設定/重置寫入時的驗證當中，通過檢測真記憶單元連接的資料線DL_T流通的電流I T、以及互補記憶單元連接的資料線DL_C流通的電流I C之間的電流差ΔI，並基於這個檢測結果，來判定驗證是否合格，因此，即使資料線DL_T與DL_C的配線電阻或負載電容，因為選擇記憶單元的位置不同而有所改變，兩者的配線電阻或負載電容也可以抵銷，而避免對電流差造成影響。藉此，就能夠正確地判定驗證是否合格。另外，基於寫入資料而追加電流I ADD，使得電流差變大，因此，能夠保障驗證精確度，就算高電阻狀態以及低電阻狀態的電流分布產生位移，也能夠在正確進行讀取的電流差確保之前，來進行設定以及重置寫入。另外，由於並不需要根據選擇記憶單元的位置，來調整讀取的偏壓條件(WL/SL/BL的準位)或基準電流，因此能夠避免電路複雜化或增加面積。另外，在本實施例中，並不需要像習知技術那樣，每施加1次寫入電壓需要驗證2次，換言之，本實施例每施加1次寫入電壓只需要驗證1次即可，因此可以縮短設定/重置寫入時間。
換句話說，根據本實施例，在施加寫入脈衝後且施加互補寫入脈衝前，不使用基準電流來驗證寫入是否合格，而是在施加互補寫入脈衝後，通過檢測電流I T以及電流I C之間的電流差ΔI來同時驗證對真記憶單元與互補記憶單元的寫入是否合格。因此，可以縮短寫入所需的時間。
接著，針對本發明第2實施例進行說明。第13圖表示第2實施例的感測放大器的結構。第1實施例的感測放大器160，包含了第1電流源162以及第2電流源164，它們與來自於電源VDD的電流供給並聯，用來對節點N1、N2提供追加電流I ADD；而第2實施例的感測放大器160A，則是包含了第1電流源162A以及第2電流源164A，它們與資料線DL_T、DL_C並聯，用來將節點N1、N2連接至GND以提供節點N1、N2追加電流I ADD。
於本實施例中，第1電流源162A包含NMOS電晶體P1B、P2B，其串聯於節點N1與GND之間，對電晶體P1B的閘極施加偏壓訊號BIAS_T，而對電晶體P2B的閘極施加控制訊號VSLC_T。第2電流源164A包含NMOS電晶體P3B、P4B，其串聯於節點N2與GND之間，對電晶體P3B的閘極施加偏壓訊號BIAS_C，而對電晶體P4B的閘極施加控制訊號VSLC_C。第1電流源162A的電晶體P1B、P2B，與第2電流源164A的電晶體P1B、P2B具有相同的結構。偏壓訊號BIAS_T、BIAS_C為某個正的類比電壓值，其可由控制電路150所產生，電晶體P1B、P3B以電流源的形式運作。雖然此處所示的範例是電晶體P1B、P3B的閘極分別施加偏壓訊號BIAS_T、BIAS_C，但電晶體P1B、P3B的閘極也可以施加共同的偏壓訊號。
於本實施例中，在設定寫入的驗證時，控制電路150輸出控制訊號VSLC_T＝H、VSLC_C＝L。藉此，第1電流源162A致能，而第2電流源164A失能，節點N1被連接到GND，相當於在節點N1輸出記憶單元MC11流通的電流I MC加上第1電流源162A所提供的追加電流I ADD。因此，真記憶單元連接的資料線DL_T流通的電流I T等於I MC＋I ADD，而互補記憶單元連接的資料線DL_C流通的電流I C等於
Figure 02_image033
。操作放大器OP就在電流差ΔI被保證為至少為追加電流I ADD的狀態下，來進行I T、I C的比較，且判定結果180基於這個比較結果來進行判定。就結果而言，在寫入結束後的讀取中，就能夠確保電流差ΔI至少為追加電流I ADD。
另一方面，在重置寫入的驗證時，控制電路150輸出控制訊號VSLC_T＝L、VSLC_C＝H。藉此，第1電流源162A失能，而第2電流源164A致能，節點N2被連接到GND，相當於在節點N2輸出記憶單元
Figure 02_image017
流通的電流
Figure 02_image033
加上第2電流源164A所提供的追加電流I ADD。因此，互補記憶單元連接的資料線DL_C流通的電流I C等於
Figure 02_image033
＋I ADD，而真記憶單元連接的資料線DL_T流通的電流I T等於I MC，電流差ΔI等於
Figure 02_image033
＋I ADD－I MC。操作放大器OP就在電流差ΔI被保證為至少為追加電流I ADD的狀態下，來進行I T、I C的比較，且判定結果180基於這個比較結果來進行判定。就結果而言，在寫入結束後的讀取中，就能夠確保電流差ΔI至少為追加電流I ADD。
上述實施例中，是由電晶體P1B、P2B構成第1電流源162A，並由電晶體P3B、P4B構成第2電流源164A，但這僅為一個範例，也可以使用其他的定電流電路等來產生追加電流I ADD。另外，上述實施例中，雖然示範了追加電流I ADD＝16μA，但這僅為一個範例，例如，追加電流I ADD也可以根據操作放大器OP的檢測精準度而適當設定。
另外，上述實施例中，雖然是各別記載了第1以及第2實施例，但可以將第1以及第2實施例進行組合，例如，也可以在電源VDD與節點N1之間連接第1電流源162，並在節點N1與GND之間連接第1電流源162A；同樣地，也可以在電源VDD與節點N2之間連接第2電流源164，並在節點N2與GND之間連接第2電流源164A。
上述實施例中，例示了記憶單元以2維陣列狀形成的可變電阻式記憶體，但本發明也可以應用在記憶單元以3維結構形成的可變電阻式記憶體。另外，本發明也可以應用在可變電阻式記憶體之外的其他半導體記憶裝置，例如可隨機存取並維持互補資料的NOR型快閃記憶體等。
已針對本發明較佳實施形態詳細說明，但本發明並不限於特定的實施形態，在申請專利範圍所記載的本發明要旨的範圍內，可以進行各式各樣的變形、變更。
10:感測放大器 20:判定電路 30:基準電流產生單元 100:可變電阻式記憶體 110:記憶單元陣列 120:列解碼器以及驅動電路(X-DEC) 130:行解碼器(Y-DEC) 140:輸入輸出緩衝器 150:控制電路 160,160A:感測放大器(SA) 162,162A:第1電流源 164,164A:第2電流源 170:寫入驅動器以及讀取偏壓電路(WD) 180:判定電路 Ax:列位址 Ay:行位址 BIAS_T/C:偏壓訊號 BL,BL1~BL4,
Figure 02_image023
~
Figure 02_image035
:位元線 DI,DO:內部資料匯流排 DL_C,DL_T:資料線
Figure 02_image027
:致能訊號 GBL:全域位元線 GSL:全域源極線 I C,I T:讀取電流 ΔI:電流差 I ADD:追加電流 I REF:基準電流 I RESET,I SET:電流 LRS/HRS:低電阻狀態/高電阻狀態 MC:記憶單元 MC11,MC12,MC21,MC22:真記憶單元
Figure 02_image003
,
Figure 02_image037
,
Figure 02_image005
,
Figure 02_image039
:互補記憶單元 N1~N2:節點 OP:操作放大器 P1~P4:電晶體 P1A~P4A:電晶體 P1B~P4B:電晶體 Q1~Q10:電晶體 S10~S50:步驟 S110~S150:步驟 SL,SL1~SL4,
Figure 02_image021
~
Figure 02_image041
:源極線 VDD:電源 VSAREF:訊號 VSLC_T/C,
Figure 02_image009
:控制訊號 WL,WL1,WL2:字元線
第1圖表示習知的可變電阻式記憶體的1T1R記憶單元陣列的結構。 第2圖表示習知的可變電阻式記憶體的2T2R記憶單元陣列的結構。 第3圖說明習知的2T2R記憶單元的讀取操作示意圖。 第4圖表示習知的設定/重置的記憶單元的單元電流分布。 第5圖表示習知的重置寫入時的驗證操作的流程。 第6圖說明習知的真記憶單元的設定驗證示意圖。 第7圖說明習知的互補記憶單元的重置驗證示意圖。 第8圖表示本發明實施例相關的可變電阻式隨機存取記憶體的結構的方塊圖。 第9圖說明本發明實施例相關的可變電阻式記憶體的讀取操作。 第10圖(A)表示習知的感測放大器的結構，第10圖(B)表示本實施例的感測放大器的結構。 第11圖(A)和(B)為本實施例的感測放大器的VSLC用電晶體的真值表。 第12圖表示本發明實施例相關的驗證操作的流程。 第13圖表示本發明第2實施例相關的感測放大器的結構。
160:感測放大器
180:判定電路
BL1,
Figure 111144781-A0101-11-0002-3
:位元線
DL_C,DL_T:資料線
IC,IT:讀取電流
LRS/HRS:低電阻狀態/高電阻狀態
MC11,MC21:真記憶單元
Figure 111144781-A0101-11-0002-1
,
Figure 111144781-A0101-11-0002-2
:互補記憶單元
Q1~Q9:電晶體
SL1,
Figure 111144781-A0101-11-0003-4
:源極線
VSAREF:訊號
Figure 111144781-A0101-11-0003-5
:控制訊號
WL1,WL2:字元線

Claims (15)

  1. 一種半導體記憶裝置，包含： 記憶單元陣列，包含複數個記憶單元； 寫入驅動器以及讀取偏壓電路，被配置為將對應寫入資料及其互補資料的寫入脈衝與互補寫入脈衝，分別施加到該記憶單元陣列之中選擇的一對記憶單元； 控制電路，被配置為輸出基於該寫入資料而產生的驗證感測負載控制訊號；以及 感測放大器，被配置為在施加該寫入脈衝與該互補寫入脈衝後，接收該驗證感測負載控制訊號，且檢測該選擇的一對記憶單元中，真記憶單元所連接的第1資料線流通的電流、以及互補記憶單元所連接的第2資料線流通的電流之電流差，其中該控制電路經由該驗證感測負載控制訊號控制對該第1資料線及該第2資料線的至少一者提供追加電流，使得該電流差至少為所需裕度。
  2. 如請求項1之半導體記憶裝置， 其中，若該第1資料線流通的電流大於該第2資料線流通的電流，則該驗證感測負載控制訊號被配置為控制對該第1資料線提供該追加電流； 其中，若該第2資料線流通的電流大於該第1資料線流通的電流，則該驗證感測負載控制訊號被配置為控制對該第2資料線提供該追加電流。
  3. 如請求項1之半導體記憶裝置， 其中，該感測放大器包含： 操作放大器，被配置為檢測該第1資料線流通的電流與該第2資料線流通的電流之該電流差； 第1電流追加單元，被配置為根據該驗證感測負載控制訊號對該第1資料線提供該追加電流；以及 第2電流追加單元，被配置為根據該驗證感測負載控制訊號對該第2資料線提供該追加電流。
  4. 如請求項3之半導體記憶裝置， 其中，該第1資料線透過第1節點連接第1電流供給單元，該第2資料線透過第2節點連接第2電流供給單元； 其中，該第1節點與該第2節點分別連接該操作放大器的第1輸入與第2輸入； 其中，該第1電流追加單元與該第1電流供給單元，以並聯方式連接該第1節點； 其中，該第2電流追加單元與該第2電流供給單元，以並聯方式連接該第2節點。
  5. 如請求項3之半導體記憶裝置， 其中，該第1資料線透過第1節點連接第1電流供給單元，該第2資料線透過第2節點連接第2電流供給單元； 其中，該第1節點與該第2節點分別連接該操作放大器的第1輸入與第2輸入； 其中，該第1電流追加單元連接於該第1節點與接地電位之間，且與該第1資料線並聯地連接至該第1節點； 其中，該第2電流追加單元連接於該第2節點與該接地電位之間，且與該第2資料線並聯地連接至該第2節點。
  6. 如請求項3至5任一項之半導體記憶裝置， 其中，各該記憶單元包含： 可變電阻元件；以及 存取用電晶體，連接該可變電阻元件； 其中，在該寫入驅動器以及讀取偏壓電路對該真記憶單元施加對應低電阻狀態的該寫入脈衝後，該感測放大器透過該第1電流追加單元對該真記憶單元連接的該第1資料線提供該追加電流，且該感測放大器不會對該互補記憶單元連接的該第2資料線提供該追加電流； 其中，在該寫入驅動器以及讀取偏壓電路對該真記憶單元施加對應高電阻狀態的該寫入脈衝後，該感測放大器不會對該真記憶單元連接的該第1資料線提供該追加電流，且該感測放大器透過該第2電流追加單元對該互補記憶單元連接的該第2資料線提供該追加電流。
  7. 如請求項1之半導體記憶裝置，更包括： 判定電路，被配置為基於該感測放大器檢測出的該電流差，來驗證寫入是否合格， 其中，若該判定電路判定寫入為合格，則該寫入驅動器以及讀取偏壓電路結束寫入； 其中，若該判定電路判定寫入為不合格，則該寫入驅動器以及讀取偏壓電路再次對該選擇的一對記憶單元施加該寫入脈衝與該互補寫入脈衝。
  8. 如請求項3之半導體記憶裝置， 其中，該控制電路基於該寫入資料，產生互補的第1驗證感測負載控制訊號以及第2驗證感測負載控制訊號，且分別提供給該第1電流追加單元以及該第2電流追加單元； 其中，該第1電流追加單元及該第2電流追加單元分別響應於該第1驗證感測負載控制訊號及該第2驗證感測負載控制訊號來提供該追加電流。
  9. 如請求項8之半導體記憶裝置， 其中，該第1電流追加單元包含： 第1電晶體，連接至電源，且響應於該第1驗證感測負載控制訊號而導通或斷開；及 第2電晶體，串聯於該第1電晶體與該第1節點之間，且閘極耦接至該第1節點， 其中，該第2電流追加單元包含： 第3電晶體，連接至該電源，響應於該第2驗證感測負載控制訊號而導通或斷開；及 第4電晶體，串聯於該第3電晶體與該第2節點之間，且閘極耦接至該第2節點。
  10. 如請求項8之半導體記憶裝置， 其中，該第1電流追加單元包含： 第1電晶體，連接至接地電位，且響應於該第1驗證感測負載控制訊號而導通或斷開；及 第2電晶體，串聯於該第1電晶體與該第1節點之間， 其中，該第2電流追加單元包含： 第3電晶體，連接至該接地電位，且響應於該第2驗證感測負載控制訊號而導通或斷開；及 第4電晶體，串聯於該第3電晶體與該第2節點之間， 其中該控制電路更產生偏壓訊號，且該偏壓訊號提供至該第2電晶體與該第4電晶體的閘極。
  11. 一種半導體記憶裝置的寫入方法，用以對半導體記憶裝置的記憶單元陣列中選擇的一對記憶單元進行寫入，該寫入方法包含： 接受寫入資料； 對該選擇的一對記憶單元中的真記憶單元施加寫入脈衝； 對該選擇的一對記憶單元中的互補記憶單元施加與該寫入脈衝互補的互補寫入脈衝； 基於該寫入資料產生驗證感測負載控制訊號； 在施加該寫入脈衝與該互補寫入脈衝後，藉由該半導體記憶裝置的感測放大器接收該驗證感測負載控制訊號，且檢測該選擇的一對記憶單元中，該真記憶單元所連接的第1資料線流通的電流、以及該互補記憶單元所連接的第2資料線流通的電流之電流差， 其中，在檢測出該電流差前，基於該驗證感測負載控制訊號對該第1資料線及該第2資料線的至少一者提供追加電流，使得該電流差至少為所需裕度。
  12. 如請求項11之寫入方法，更包括： 基於該感測放大器檢測出的該電流差，來驗證寫入是否合格， 若判定寫入為合格，則結束寫入， 若判定寫入為不合格，則再次對該選擇的一對記憶單元施加該寫入脈衝與該互補寫入脈衝。
  13. 如請求項11之寫入方法， 其中，若該第1資料線流通的電流大於該第2資料線流通的電流，則基於該驗證感測負載控制訊號對該第1資料線提供該追加電流； 其中，若該第2資料線流通的電流大於該第1資料線流通的電流，則基於該驗證感測負載控制訊號對該第2資料線提供該追加電流。
  14. 如請求項11或12之寫入方法， 其中，在對該真記憶單元施加對應低電阻狀態的該寫入脈衝後，僅對該真記憶單元連接的該第1資料線提供該追加電流； 其中，在對該真記憶單元施加對應高電阻狀態的該寫入脈衝後，僅對該互補記憶單元連接的該第2資料線提供該追加電流。
  15. 如請求項11或12之寫入方法， 其中，在施加該寫入脈衝後且施加該互補寫入脈衝前，不使用基準電流來驗證寫入是否合格。
TW111144781A 2021-12-07 2022-11-23 半導體記憶裝置及其寫入方法 TW202324413A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021198647A JP7185748B1 (ja) 2021-12-07 2021-12-07 半導体記憶装置
JP2021-198647 2021-12-07

Publications (1)

Publication Number Publication Date
TW202324413A true TW202324413A (zh) 2023-06-16

Family

ID=84357697

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111144781A TW202324413A (zh) 2021-12-07 2022-11-23 半導體記憶裝置及其寫入方法

Country Status (5)

Country Link
US (1) US20230176750A1 (zh)
JP (1) JP7185748B1 (zh)
KR (1) KR20230085879A (zh)
CN (1) CN116246677A (zh)
TW (1) TW202324413A (zh)

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5748877U (zh) 1980-09-02 1982-03-18
JP4253312B2 (ja) * 2005-04-15 2009-04-08 株式会社東芝 半導体記憶装置
CN101180683B (zh) * 2005-09-21 2010-05-26 株式会社瑞萨科技 半导体器件
KR100763247B1 (ko) * 2006-05-25 2007-10-04 삼성전자주식회사 로컬 센스앰프를 갖는 반도체 메모리 장치
KR20090110494A (ko) * 2008-04-18 2009-10-22 삼성전자주식회사 반도체 메모리 장치
US8077501B2 (en) * 2009-09-11 2011-12-13 Grandis, Inc. Differential read and write architecture
TW201207852A (en) * 2010-04-05 2012-02-16 Mosaid Technologies Inc Semiconductor memory device having a three-dimensional structure
CN102870159A (zh) * 2010-04-26 2013-01-09 莫塞德技术公司 在相变存储器中的写入方案
JP5444414B2 (ja) * 2012-06-04 2014-03-19 株式会社東芝 磁気ランダムアクセスメモリ
JP2015185179A (ja) * 2014-03-20 2015-10-22 株式会社東芝 抵抗変化メモリ
US20170069380A1 (en) * 2015-09-04 2017-03-09 Kabushiki Kaisha Toshiba Memory device
US9991000B2 (en) * 2016-08-02 2018-06-05 Stmicroelectronics S.R.L. Memory with margin current addition and related methods
JP6822657B2 (ja) * 2016-11-29 2021-01-27 国立大学法人東北大学 抵抗変化型記憶素子のデータ書き込み装置
JP6599494B2 (ja) * 2018-02-14 2019-10-30 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US11574678B2 (en) * 2020-09-17 2023-02-07 Fujitsu Semiconductor Memory Solution Limited Resistive random access memory, and method for manufacturing resistive random access memory

Also Published As

Publication number Publication date
CN116246677A (zh) 2023-06-09
KR20230085879A (ko) 2023-06-14
JP7185748B1 (ja) 2022-12-07
US20230176750A1 (en) 2023-06-08
JP2023084459A (ja) 2023-06-19

Similar Documents

Publication Publication Date Title
US8395929B2 (en) Signal margin improvement for read operations in a cross-point memory array
US7248498B2 (en) Serial transistor-cell array architecture
TWI674584B (zh) 記憶體裝置
TW201913446A (zh) 隨機碼產生器及其相關控制方法
TWI581266B (zh) 電阻式記憶體的記憶胞陣列
US20090027977A1 (en) Low read current architecture for memory
WO2015131775A1 (zh) 一种2-1t1r rram存储单元和存储阵列
TWI550608B (zh) 存取基於電阻式儲存元件之記憶體胞元陣列之技術
TWI672697B (zh) 半導體記憶體元件
JP2023508514A (ja) メモリセルの三状態プログラミング
TWI625725B (zh) 對用於寫入操作的電阻隨機存取記憶體(ｒｒａｍ) 陣列進行配置
KR102550416B1 (ko) 메모리 장치
JP2011204302A (ja) 半導体記憶装置
TW201530542A (zh) 基於電阻比之記憶體胞元
US8547734B1 (en) Method of reading from and writing to magnetic random access memory (MRAM)
JP2008217842A (ja) 不揮発性記憶装置
TWI816451B (zh) 用於物理不可複製技術的磁阻式隨機存取記憶體以及相關隨機碼產生方法
TWI828276B (zh) 記憶體裝置及降低記憶體裝置的操作電壓的方法
TWI537947B (zh) 磁阻記憶體裝置
TW202324413A (zh) 半導體記憶裝置及其寫入方法
US12002536B2 (en) Sensing module, memory device, and sensing method applied to identify un-programmed/programmed state of non-volatile memory cell
TWI694446B (zh) 非揮發式記憶體及非揮發式記憶體裝置
TWI751921B (zh) 記憶體裝置及操作其的方法
US20240355389A1 (en) Resistive memory with low voltage operation
JP2024083802A (ja) 抵抗変化メモリの書き込み回路および抵抗変化メモリの書き込み方法