KR20190095884A - 반도체 메모리 디바이스 - Google Patents

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Abstract

복수의 신뢰성 조건들 및 복수의 성능 요건들을 충족시킬 수 있는 반도체 메모리 디바이스가 제공된다. 본 발명의 가변 저항 메모리는 외부로부터의 기입 명령의 타입에 따라 기입 조건을 변경함으로써 메모리 어레이에 데이터를 기입하는 것을 가능하게 한다. 기입 명령이 인듀어런스-관련 명령이면, 인듀어런스 알고리즘이 선택되고 데이터가 인듀어런스 저장 영역에 기입된다. 기입 명령이 리텐션-관련 명령이면, 리텐션 알고리즘이 선택되고 데이터가 리텐션 저장 영역에 기입된다.

Description

반도체 메모리 디바이스{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 디바이스, 보다 상세하게는, 가변 저항 요소(variable resistance element)를 이용한 가변 저항 랜덤 액세스 메모리(variable resistance random access memory)와 관련된다.
가변 저항 메모리(variable resistance memory)는 가변 저항 요소에 펄스 전압을 인가하여 데이터를 저장하고, 가변 저항 요소를 높은 저항 상태 또는 낮은 저항 상태로 가역적이고 비-휘발성으로(reversibly and non-volatilely) 세팅한다. 가변 저항 메모리의 한 가지 이점은 낮은 전압으로 데이터를 재기입(rewriting)할 수 있기 때문에 전력 소비가 적고 판독 시간이 짧다는 것이다(일본 공개 특허 출원 제2012-64286호, 일본 공개 특허 출원 제2008-41704호, 등).
도 1a는 바이폴라 메모리 어레이("전도성 필라멘트의 진화 및 그 것의 산화물-전해질 기반의 저항성 랜덤 액세스 메모리에서의 신뢰성 이슈들에 대한 영향(Evolution of conductive filament and its impact on reliability issues in oxide-electrolyte based resistive random access memory)" 항빙 엘브이(Hangbing Lv) 등, 사이언티픽 리포츠(Scientific Reports) 5, 논문 번호: 7764(2015))의 구성(configuration)을 도시한다. 도면에, 3행 × 3열의 메모리 어레이(10)가 도시되어 있다. 여기서 예시된 메모리 셀(memory cell, MC)은 하나의 가변 저항 요소와 하나의 액세스 트랜지스터(access transistor)가 직렬로 연결된, 소위 1T × 1R 구성을 가진다.
가변 저항 요소는, 산화 하프늄(hafnium oxide, HfOx)과 같은, 전이 금속(transition metal)의 박막 산화물(thin film oxide)로 이루어고, 기입 펄스 전압(write pulse voltage)의 극성(polarity) 및 값에 따라 세트(set)되거나 리셋(reset)되고, 예를 들어, 메모리 셀(MC)에 액세스하는 경우, 로우 디코더(20)에 의해 워드 라인(work line, WL(n))을 통해 메모리 셀(MC)의 액세스 트랜지스터가 턴 온(turned on)되고, 컬럼 디코더(column decoder, 30)에 의해 컬럼 비트 라인(bit line, BL(n)) 및 소스 라인(source line, n)이 선택된다. 기입 동작(write operation)의 경우에, 세트 또는 리셋에 대응하는 기입 전압(write voltage)이 선택된 비트 라인(BL(n)) 및 선택된 소스 라인(n)에 인가되고; 판독 동작(read operation)의 경우에, 선택된 비트 라인 BL(n) 및 선택된 소스 라인(n)에 가변 저항 요소의 세트 또는 리셋에 대응하는 전압 또는 전류가 나타나고, 이것은 감지 회로(sense circuit)에 의해 검출된다.
도 1b는 포밍(또는 형성, forming), 세트 및 리셋 시의 바이어스 전압들의 예시를 도시한다. 포밍 시에, 양의 포밍 전압(Vf)이 비트 라인(BL)에 인가(apply)되고, GND가 소스 라인(SL)에 인가되고, 액세스 트랜지스터를 턴 온시키는데 필요한 양의 전압이 워드 라인(WL)에 인가되고, 전류는 가변 저항 요소에서 비트 라인(BL)으로부터 소스 라인(SL)을 향하여 흐르고, 가변 저항 요소가 형성된다. 가변 저항 요소가 세트되면, 양의 전압이 비트 라인(BL)에 인가되고, GND가 소스 라인(SL)에 인가되고, 양의 전압이 워드 라인(WL)에 인가되고, 전류는 가변 저항 요소에서 비트 라인(BL)으로부터 소스 라인(SL)을 향하여 흐르고, 가변 저항 요소는 낮은 저항 상태로 세트된다. 가변 저항 요소가 리셋될 때, GND가 비트 라인(BL)에 인가되고, 양의 전압이 소스 라인(SL)에 인가되고, 양의 전압이 워드 라인에 인가되고, 전류는 가변 저항 요소에서 소스 라인(SL)으로부터 비트 라인(BL)을 향하여 흐르고, 가변 저항 요소는 높은 저항 상태로 리셋된다.
가변 저항 메모리에 관하여, 요구되는 메모리 신뢰성 조건들(인듀어런스 특성(endurance characteristic)/리텐션 특성(retention characteristic)/디스터브 특성(disturb characteristic))은 저장될 데이터의 특성에 따라 다를 수 있다. 특정한 신뢰성 조건에 매칭되도록 사양(specification)들이 만들어지면, 사양들의 초과로 인한 비용이 증가하거나, 사양들이 달성되지 않을 수 있다.
본 발명은 복수의 신뢰성 조건(multiple reliability condition)들 및 복수의 성능 요건(multiple performance requirement)들을 충족시킬 수 있는 반도체 메모리 디바이스를 제공한다.
본 발명에 따른 반도체 메모리 디바이스(semiconductor memory device)는 가역적이고 비-휘발성인(reversible and non-volatile) 가변 저항 요소(variable resistance element)를 포함하는 메모리 어레이; 및 기입 명령(write commend)의 타입 또는 기입 동작(write operation) 동안 외부로부터 입력된 어드레스에 따라 선택된 기입 조건(write condition)에 기초하여 상기 메모리 어레이에 데이터를 기입하는 기입 요소(writing element)를 포함한다.
일 실시예에서, 반도체 메모리 디바이스는 상기 기입 조건을 특정하는(specifying) 알고리즘을 저장하는 저장 요소(storage element)를 더 포함하고, 상기 기입 요소는 상기 기입 명령에 대응하는 알고리즘을 선택한다. 일 실시예에서, 복수의 기입 조건들에 대응하는 복수의 저장 영역들이 상기 메모리 어레이에 세트(set)되고, 상기 기입 요소는 상기 기입 조건에 대응하는 저장 영역에 상기 데이터를 기입한다. 일 실시예에서, 상기 기입 명령은 신뢰도를 향상시키는 것을 지향하는(oriented to) 명령을 포함한다. 일 실시예에서, 상기 기입 명령은 판독 동작 속도(read operation speed)를 향상시키는 것을 지향하는 명령을 포함한다.
일 실시예에서, 복수의 기입 조건들에 대응하는 복수의 저장 영역들이 상기 메모리 어레이에 세트(set)되고, 상기 기입 요소는 상기 입력된 어드레스에 대응하는 저장 영역에 세트된 상기 기입 조건에 기초하여 기입을 수행한다. 일 실시예에서, 리프레시 요소(refresh element)는 동일한 데이터를 재기입(rewriting)하는 것을 포함한다. 일 실시예에서, 상기 리프레시 요소는 외부로부터 입력된 명령에 응답하여 실행된다. 일 실시예에서, 상기 리프레시 요소는 상기 저장 영역에 저장된 데이터가 유효하지 않다(invalid)는 지시(indication)를 검출하는 검출 요소(detection element)를 포함하고, 검출 결과에 응답하여 리프레시를 실행한다. 일 실시예에서, 상기 반도체 메모리 디바이스는 메모리 어레이의 특정 저장 영역에 저장된 데이터를 다른 저장 영역으로 이동시키는 이동 요소(moving element)를 더 포함한다. 일 실시예에서, 상기 이동 요소는 외부로부터 입력된 명령에 응답하여 실행된다. 일 실시예에서, 상기 기입 조건은 선택된 상기 가변 저항 요소에 인가(apply)되는 기입 펄스 시간(write pulse time)을 포함한다. 일 실시예에서, 상기 기입 조건은 선택된 상기 가변 저항 요소에 인가되는 기입 펄스(write pulse)의 전압 레벨(voltage level)을 포함한다.
본 발명에 따르면, 기입 명령의 타입에 따라 선택된 기입 조건에 기초하여 메모리 어레이에 데이터가 기입되기 때문에, 복수의 신뢰성 조건들 및 복수의 성능 요건들이 충족될 수 있다.
도 1a는 종래의 가변 저항 랜덤 액세스 메모리의 어레이 구성을 도시하는 도면이다.
도 1b는 동작 중의 바이어스 조건을 나타내는 표이다.
도 2는 본 발명의 실시예에 따른 가변 저항 랜덤 액세스 메모리의 개략적 인 구성을 도시하는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 명령의 처리 시퀀스의 예시를 도시하는 도면이다.
도 4는 본 발명의 일 실시예에 따른 기입 명령 처리의 처리 시퀀스의 예시를 도시하는 도면이다.
도 5a, 도 5b 및 도 5c는 세트/리셋 시에 가변 저항 요소를 통해 흐르는 전류의 프로파일의 예시를 도시하는 도면이다.
도 6은 본 발명의 제1 실시예에 따른 기입 동작을 도시하는 흐름도이다.
도 7은 본 발명의 일 실시예에 따른 기입 조건의 예시를 도시하는 도면이다.
도 8은 본 발명의 일 실시예에 따른 메모리 셀 어레이 영역에 세트되는 저장 영역의 예시를 도시하는 도면이다.
도 9는 본 발명의 제2 실시예에 따른 기입 동작을 도시하는 흐름도이다.
도 10은 본 발명의 제3 실시예에 따른 리프레시 플래그의 세팅을 도시하는 도면이다.
도 11a 및 도 11b는 본 발명의 제3 실시예에 따른 리프레시 동작을 도시하는 도면이다.
도 12는 본 발명의 제4 실시예에 따른 데이터 이동 동작을 도시하는 도면이다.
다음으로, 본 발명의 실시예들이 도면들을 참조하여 상세하게 설명될 것이다. 그러나, 도면들은 본 발명의 이해를 용이하게 하기 위해 일부 부분들을 강조할 수 있으며 반드시 실제 디바이스들과 동일한 스케일로 그려지지는 않는다는 것을 유의해야 한다.
실시예들
도 2는 본 발명의 실시예에 따른 가변 저항 랜덤 액세스 메모리(variable resistance random access memory)의 개략적 인 구성을 도시하는 블록도이다. 본 실시예의 가변 저항 메모리(variable resistance memory, 100)는 메모리 어레이(memory array, 110), 로우 디코더 및 구동 회로(X-DEC)(row decoder and drive circuit, 120), 칼럼 디코더(Y-DEC)(column decoder, 130), 제어 회로(control circuit, 150), 감지 증폭기(sense amplifier, 160), 및 기입 드라이버/판독 바이어스 회로(write driver/read bias circuit, 170)를 포함한다. 메모리 어레이(110)에는 가변 저항 요소(variable resistance element) 및 액세스 트랜지스터를 포함하는 복수의 메모리 셀들이 행(row)들과 열(column)들로 배열되어 있다. 로우 디코더 및 구동 회로(X-DEC)(120)는 로우 어드레스(Ax)에 기초하여 워드 라인(WL)을 선택 및 구동하기 위한 것이다. 칼럼 디코더(Y-DEC)(130)는 칼럼 어드레스(Ay)에 기초하여 비트 라인(BL)과 소스 라인(SL)을 선택하기 위한 것이다. 제어 회로(150)는 입/출력(I/O) 버퍼(140)를 통해 외부로부터 수신되는 명령(또는 명령어, instruction), 어드레스(address), 데이터 등에 기초하여 각 파트를 제어하기 위한 것이다. 감지 증폭기(160)는 비트 라인(BL)/소스 라인(SL)을 통해 메모리 셀로부터 판독되는 데이터를 감지한다. 기입 드라이버/판독 바이어스 회로(170)는 비트 라인(BL)/소스 라인(SL)을 통한 판독 동작 동안 바이어스 전압을 인가하고 기입 동작 동안 세트 및 리셋에 따른 전압을 인가하기 위한 것이다.
도 1(A)에 도시된 것처럼, 가변 저항 요소는 하나의 전극이 비트 라인에 전기적으로 연결되고 다른 전극이 액세스 트랜지스터의 소스/드레인에 전기적으로 연결된 1T × 1R의 구성, 또는 액세스 트랜지스터들의 쌍, 및 비트 라인들(BL, /BL(bit line bar)) 사이에 직렬 연결된 가변 저항 요소들의 쌍을 포함하고, 가변 저항 요소들의 쌍에 상보 데이터(complementary data)를 저장하는 2T × 2R의 구성을 가질 수 있다. 각 감지 증폭기(160)는 내부 데이터 버스(D0)를 통해 제어 회로(150)에 연결되고 감지 증폭기(160)에 의해 감지된 결과는 내부 데이터 버스(D0)를 통해 제어 회로(150)로 출력된다.
1T × 1R 구성의 경우, 감지 증폭기(160)는 선택된 가변 저항 요소의 비트 라인(BL)과 소스 라인(SL) 사이에 흐르는 전압 또는 전류를 레퍼런스 값과 비교하여 데이터 "0" 및 "1"을 결정한다. 2T × 2R의 경우, 감지 증폭기(160)는 비트 라인들(BL, /BL)의 쌍 사이의 차이 신호(difference signal)를 이용하여 데이터 "0" 및 "1"을 결정한다. 게다가, 각각의 기입 드라이버/판독 바이어스 회로(170)는 내부 데이터 버스(DI)를 통해 제어 회로(150)에 연결되고, 각각의 기입 드라이버/판독 바이어스 회로(170)는 내부 데이터 버스(DI)를 통해 기입 데이터(write data)를 수신한다.
제어 회로(150)는 호스트 디바이스와 같은 외부로부터의 명령 등에 기초하여 판독 및 기입을 제어한다. 일 실시예에서, 제어 회로(150)는 중앙 처리 유닛(central processing unit, CPU) 및 판독 동작 및 기입 동작을 제어하기 위한 프로그램을 저장하는 ROM/RAM을 포함한다. 중앙 처리 유닛은 명령에 따라 ROM에 저장된 프로그램을 실행한다. 도 3은 중앙 처리 장치에 의해 수행되는 명령의 처리 시퀀스의 예시를 도시한다. I/O 버퍼(140)를 통해 명령이 입력되면(S100), 중앙 처리 장치는 명령을 복호화(decrypt)한다. 명령이 기입 명령(write command)이면(S110), 중앙 처리 장치는 기입 동작을 제어하기 위한 프로그램(알고리즘)을 실행하고(S120), 명령이 판독 명령(read command)이면 중앙 처리 장치는 판독 동작을 제어한다(S130).
본 실시예의 가변 저항 메모리는 하나의 메모리로 복수의 신뢰성 조건들 및 복수의 성능 요건들을 만족시키기 때문에, 복수의 기입 명령을 처리하고 각 기입 명령에 따라 기입 동작을 실행할 수 있다. 기입 명령은 신뢰성을 향상시키는 것을 지향하는(oriented to) 명령 및 판독 속도를 증가시키는 것을 지향하는 명령을 포함한다. 신뢰성을 향상시키는 것을 지향하는 명령은, 예를 들어, 데이터의 인듀어런스 특성(재기입의 내구성(durability of rewriting))을 지향하는 명령, 데이터의 리텐션 특성(유지 특성(holding characteristic))을 지향하는 명령, 또는 기입 시간에 디스터브 특성을 지향하는 명령을 포함한다.
도 4는 중앙 처리 유닛에 의해 수행되는 기입 명령의 처리 시퀀스의 예시를 도시한다. 입력된 명령이 기입 명령인 경우(S200), 중앙 처리 유닛은 기입 명령의 타입을 식별하고(S210), 식별된 기입 명령에 대응하는 기입 프로그램(알고리즘)을 선택하고(S220), 선택된 기입 프로그램을 실행한다(S230).
본 실시예는 기입 명령이 인듀어런스 특성을 지향하는 기입 명령(이하 인듀어런스-관련 명령이라 함), 리텐션 특성을 지향하는 기입 명령(이하 리템션-관련 명령이라 함), 및 판독 속도를 지향하는 기입 명령(이하, 고속 판독-관련 명령이라 함)을 포함하는 예시를 도시한다.
인듀어런스 특성은 가변 저항 요소의 데이터 재기입의 인듀어런스(횟수)를 나타내며, 인듀어런스-관련 명령은 이러한 인듀어런스를 향상시키는 것을 지향하는 명령이다. 가변 저항 요소의 전극들 사이에는 필라멘트(filamentary) 전도성 경로(conductive path)가 형성된다. 전도성 경로의 저항은 세트 동안 작고, 전도성 경로에 비교적 큰 전류가 흐른다. 전도성 경로의 저항은 리셋 동안 높아지고, 전도성 경로에 비교적 작은 전류가 흐른다. 세트 및 리셋 동안 전도성 경로에 흐르는 전류의 차가 증가하면, 전도성 경로에서 발생하는 스트레스가 증가하여 전도성 경로의 열화(deterioration)가 가속화된다. 따라서, 가변 저항 요소의 재기입의 내구성(횟수)을 향상시키기 위해서는, 세트 및 리셋 동안 흐르는 전류의 차를 작게 하는 것이 바람직하다.
도 5a, 도 5b, 및 도 5c는 세트/리셋 동안 가변 저항 요소를 통해 흐르는 전류(Icell)의 프로파일을 도시한다. 도 5a는 인듀어런스 특성을 향상시키는 것이 지향될 때 세트/리셋 동안의 전류(Icell)의 분포의 예시이다. IHRS는 리셋 동안 전류 분포의 상한 값이고 ILRS는 세트 동안 전류 분포의 하한 값이다. 인듀어런스 특성을 향상시키는 것이 지향되는 경우, IHRS와 ILRS 사이의 윈도우(폭)(W_E)를 가능한 좁게 만드는 기입 조건에 기초하여 데이터가 기입된다.
리텐션 특성은 데이터가 가변 저항 요소에 의해 유지될 수 있는 시간을 나타내고, 리텐션-관련 명령은 이러한 리텐션 시간을 향상시키는 것을 지향하는 명령이다. 가변 저항 요소에 대한 재기입이 반복적으로 수행되고, 가변 저항 요소의 전극들 사이의 전도성 경로가 변화하면, 세트 동안 가변 저항 요소를 통해 흐르는 전류 및 리셋 동안 가변 저항 요소를 통해 흐르는 전류가 변화한다. 감지 증폭기(160)는 세트/리셋 동안 흐르는 전류(또는 전류에 대응하는 전압)를 레퍼런스 값과 비교하여 가변 저항 요소에 유지되는 데이터를 감지한다. 그러나, 세트/리셋 사이의 전류 차이가 작아지면, 데이터를 감지하는 것이 어렵다. 따라서, 리텐션 특성을 향상시키기 위해서는, 인듀어런스 특성을 향상시키는 경우와 비교하여, 세트/리셋 동안의 전류 차이를 증가시킬 필요가 있다.
도 5b는 리텐션 특성을 향상시키는 것이 지향될 때 세트/리셋 동안 전류(Icell)의 분포의 예시를 도시한다. 도면에 도시된 것처럼, 리텐션 특성을 향상시키는 것이 지향되면, IHRS와 ILRS 사이의 윈도우(폭)(W_R)가 W_R> W_E를 만족하게 만드는 기입 조건에 기초하여 데이터가 기입된다.
고속 판독 특성은 가변 저항 요소에 유지되는 데이터를 판독하는 속도를 나타내며, 고속 판독-관련 명령은 데이터의 판독 속도를 증가시키는 것을 지향하는 명령이다. 감지 증폭기(160)는 세트/리셋 동안에 가변 저항 요소를 통해 흐르는 전류를 검출하지만, 전류 차이가 크면, 검출 속도 또한 증가한다. 따라서, 판독 속도를 증가시키기 위해서는, 리텐션 특성을 향상시키는 경우와 비교하여, 세트/리셋 동안의 전류 차이가 증가한다.
도 5c는 판독 속도를 증가시키는 것이 지향될 때 세트/리셋 동안 전류(Icell)의 분포의 예시를 도시한다. 도면에 도시된 것처럼, 판독 속도를 증가시킬 때, IHRS와 ILRS 사이의 윈도우(폭)(W_H)가 W_H> W_R을 만족하게 만드는 기입 조건에 기초하여 데이터가 기입된다.
도 6은 본 실시예의 기입 동작을 도시하는 흐름도이다. 기입 명령, 어드레스 및 데이터가 외부로부터 가변 저항 메모리(100)에 입력되면(S300), 로우 디코더(120)는 로우 어드레스(Ax)에 기초하여 워드 라인을 선택하여 액세스 트랜지스터를 턴 온시키고, 컬럼 디코더(130)는 컬럼 어드레스(Ay)에 기초하여 비트 라인(BL)/소스 라인(SL)을 선택한다. 제어 회로(150)는 기입 명령이 인듀어런스-관련 명령에 대응하는지 결정한다(S310). 기입 명령이 인듀어런스-관련 명령이면, 제어 회로(150)는 인듀어런스 알고리즘을 선택하고(S320), 알고리즘에 의해 특정된(specified) 기입 조건에 따라 데이터를 기입한다.
도 7은 기입 조건의 예시를 도시한다. 기입 조건은 세트 또는 리셋 동안에 가변 저항 요소에 인가될 기입 펄스의 조건을 특정한다. 예를 들어, 기입 조건은 세팅 정보로서 임의의 메모리 영역에 미리 저장된다. 기입 펄스의 조건은 펄스의 펄스 폭(pulse width) 및/또는 진폭 레벨(amplitude level)을 포함하고, 인듀어런스 알고리즘이 선택되는 경우, 세트/리셋의 기입 펄스 폭 T_ES 및 T_ERS 및 기입 펄스의 진폭 레벨 V_ES 및 V_ERS가 세트된다. 게다가, 기입 조건은 워드 라인(액세스 트랜지스터)에 인가되는 전압을 포함할 수 있고, 전압을 조정함으로써 가변 저항 요소를 통해 과도한 전류가 흐르는 것을 방지할 수 있다. 가변 저항 메모리(100)는 외부로부터 공급되는 전원 전압(Vcc)보다 높은 전압이 요구되는 경우에 차지 펌프(charge pump) 등을 포함하는 내부 전압 발생 회로(internal voltage generation circuit)를 포함한다. 내부 전압 발생 회로에 의해 생성된 전압은 로우 디코더(120), 컬럼 디코더(130) 및 기입 드라이버/판독 바이어스 회로(170)에 공급된다.
세트 동안의 기입을 위해, 기입 드라이버/판독 바이어스 회로(170)는 글로벌 비트 라인(global bit line, GBL)과 글로벌 소스 라인(global source line, GSL) 사이의 글로벌 비트 라인(GBL)에 T_ES로 특정된 펄스 폭 및 V_ES로 특정된 진폭을 가지는 기입 펄스를 인가한다. 글로벌 비트 라인(GBL)에 인가된 기입 펄스는 컬럼 디코더(130)에 의해 선택된 비트 라인(BL)에 더 인가된다. 리셋 동안의 기입을 위해, 극성이 세트 각각과 반전되고, 기입 드리아버/판독 바이어스 회로(170)는 글로벌 소스 라인(GSL)에 T_ERS로 특정된 펄스 폭 및 V_ERS로 특정된 진폭을 가지는 기입 펄스를 인가한다. 글로벌 소스 라인(GSL)에 인가된 기입 펄스는 컬럼 디코더(130)에 의해 선택된 소스 라인(SL)에 더 인가된다.
위에서 설명한 것과 같은 인듀어런스를 위한 기입 조건에 따라, 제어 회로(150)는 외부로부터 입력된 어드레스에 의해 선택된 가변 저항 요소에 데이터를 기입한다(S330). 여기서, 일 실시예에서, 메모리 어레이(110)는 도 8에 도시된 것처럼 인듀어런스 저장 영역(110-E), 리텐션 저장 영역(110-R) 및 고속 판독 저장 영역(110-H)으로 나뉘고, 회로(150)는 기입 명령에 대응하는 저장 영역에 데이터를 기입한다. 다시 말해, 인듀어런스-관련 명령이 입력되어 명령이 실행되면, 제어 회로(150)는 인듀어런스 저장 영역(110-E)을 선택하고, 입력된 어드레스에 따라 인듀어런스 저장 영역(110-E)에 데이터를 기입한다. 여기서, 메모리 어레이(110)는 3개의 저장 영역으로 나누어져 있다. 그럼에도 불구하고, 메모리 어레이(110)는 3개의 메모리 평면(memory plane)들 또는 메모리 뱅크(memory bank)들을 가질 수 있고, 메모리 평면은 기입 명령에 따라 선택될 인듀어런스 저장 영역, 리텐션 저장 영역 및 고속 판독 저장 영역으로 각각 할당될 수 있다.
더욱이, 기입 명령이 인듀어런스-관련 명령이 아닌 경우(S310), 기입 명령이 리텐션-관련 명령인지의 결정된다(S340). 기입 명령이 리텐션-관련 명령이면, 제어 회로(150)는 리텐션 알고리즘을 선택하고(S350) 도 7에 도시된 리텐션 알고리즘에 의해 특정된 기입 조건(T_RS, T_RRS, V_RS, V_RRS)에 따라 리텐션 저장 영역(110-R)에 데이터를 기입한다(S360).
기입 명령이 리텐션-관련 명령이 아닌 경우, 기입 명령은 고속 판독-관련 명령으로 결정되고, 제어 회로(150)는 고속 판독 알고리즘을 선택하고(S370) 도 7에 도시된 고속 판독 알고리즘에 의해 특정된 기입 조건(T_HS, T_HRS, V_HS, V_HRS)에 따라 고속 판독 저장 영역(110-H)에 데이터를 기입한다(S380).
따라서, 인듀어런스 저장 영역(110-E)에는, 인듀어런스 특성을 향상시키는 것을 지향하는 데이터(즉, 도 5a에 도시된 것과 같은 윈도우(W_E)의 분포를 가지는 데이터)가 저장된다. 리텐션 저장 영역(110-R)에는, 리텐션 특성을 향상시키는 것을 지향하는 데이터(즉, 도 5b에 도시된 것과 같은 윈도우(W_R)의 분포를 가지는 데이터)가 저장된다. 고속 판독 저장 영역(110-H)에는, 고속 판독을 지향하는 데이터(즉, 도 5c에 도시된 것과 같은 윈도우(W_H)의 분포를 가지는 데이터)가 저장된다.
판독 동작에서, 판독 명령 및 어드레스가 외부로부터 입력되면, 제어 회로(150)는 입력된 어드레스에 따라 메모리 셀 어레이(110)로부터 데이터를 판독한다. 일 실시예에서, 제어 회로(150)는 입력된 어드레스에 대응하는 저장 영역이 인듀어런스, 리텐션, 또는 고속 판독을 위한 것인지 결정할 수 있고, 그 판정 결과에 기초하여, 감지 증폭기(160)의 레퍼런스 값을 조정할 수 있다(검출된 전류 또는 전압과의 비교를 위해). 예를 들어, 인듀어런스 저장 영역(110-E)으로부터 데이터가 판독되면, 적절한 레퍼런스 값이 윈도우(W_E)의 범위에 세트된다. 리텐션 저장 영역(110-R)으로부터 데이터가 판독되면, 적절한 레퍼런스 값이 윈도우(W_R)의 범위에 세트된다. 고속 판독 저장 영역(110-H)으로부터 데이터가 판독되면, 적절한 레퍼런스 값이 윈도우(W_H)의 범위에 세트된다. 그러나, 하나의 레퍼런스 값이 윈도우들(W_E, W_R 및 W_H) 중 임의의 것에 사용될 수 있는 경우, 레퍼런스 값의 조정은 불필요하다. 게다가, 메모리 셀 어레이가 2T × 2R의 구성을 가지는 경우, 감지 증폭기(160)가 차이 신호를 검출하기 때문에, 처음에는 레퍼런스 값이 필요하지 않다.
다음으로, 본 발명의 제2 실시예를 설명한다. 제1 실시예는 외부로부터 입력된 기입 명령의 타입에 따라 기입 조건 또는 기입 특성을 변경함으로써 데이터를 기입하는 예시를 설명한다. 그러나, 제2 실시예에서는, 외부로부터 입력된 어드레스에 따라 기입 조건이 또는 기입 특성을 변경하여 데이터를 기입한다. 이 경우, 가변 저항 메모리(100)에 연결된 호스트 디바이스는 이미 메모리 셀 어레이(110)에 세트된 인듀어런스 저장 영역(110-E), 보유 저장 영역(110-R) 및 고속 판독 저장 영역을 획득한다.
도 9는 제2 실시예에 따른 기입 동작의 흐름을 도시한다. 외부로부터 기입 명령이 입력되면(S400), 제어 회로(150)는 외부로부터 입력된 어드레스가 인듀어런스 저장 영역(110-E)에 대응하는지 결정한다(S410). 외부로부터 입력된 어드레스가 인듀어런스 저장 영역(110-E)에 대응하면, 제어 회로(150)는 인듀어런스 알고리즘을 선택하고(S420) 인듀어런스 저장 영역(110-E)에 데이터를 기입한다(S430). 다른 한편으로, 입력된 어드레스가 인듀어런스 저장 영역(110-E)에 대응하지 않으면, 제어 회로(150)는 입력된 어드레스가 리텐션 저장 영역(110-R)에 대응하는지 결정한다(S440). 입력된 어드레스가 리텐션 저장 영역(110-R)에 대응하면, 제어 회로(150)는 리텐션 알고리즘을 선택하고(S450) 리텐션 저장 영역(110-R)에 데이터를 기입한다(S460). 더욱이, 입력된 어드레스가 리텐션 저장 영역(110-R)에 대응하지 않으면, 제어 회로(150)는 입력된 어드레스가 고속 판독을 지향하는 것으로 판정하고, 고속 판독 알고리즘을 선택하여(S470) 데이터를 고속 판독 저장 영역(110-H)에 기입한다(S480).
위에서 설명한 것처럼, 제2 실시예에 의하면, 제1 실시예와 같이 외부로부터의 복수의 타입의 기입 명령을 입력하지 않고 메모리 셀 어레이에 관한 어드레스에 기초하여 기입 명령의 지향성(orientation)에 대응하는 데이터가 기입될 수 있다. 제2 실시예는 입력된 어드레스에 기초하여 내부적으로 신뢰성-지향(reliability-oriented) 또는 판독-지향(reading-oriented) 명령을 생성하는 것과 유사하다.
다음으로, 본 발명의 제3 실시예를 설명한다. 제3 실시예는 메모리 셀 어레이의 저장 영역에 저장된 데이터를 리프레시(refresh)하는 기능에 관한 것이다. 가변 저항 요소의 전도성 경로가 데이터 재기입 횟수의 증가에 따라 열화되면, 세트/리셋 동안의 전류가 변동(fluctuate)한다. 특히, 가변 저항 요소가 인듀어런스 특성을 지향하는 경우, 윈도우(W_E)가 좁기 때문에, 데이터가 정확하게 판독될 수 없을 가능성이 있다.
일 실시예에서, 제어 회로(150)는 저장된 데이터가 유효하지 않다(invalid)는 지시(indication)를 예측(predict)하기 위한 예측 요소(prediction element)를 가진다. 예를 들어, 예측 요소는 가변 저항 요소의 재기입 회수를 저장하고, 데이터 판독 동안의 ECC의 에러 수를 저장하고, 검증(verification) 동안의 고장 수를 저장하고, 데이터가 유지되는 시간을 카운트한다. 메모리 셀 단위의 예측은 매우 복잡하기 때문에, 예를 들어, 블록 단위로 데이터가 유효하지 않다는 지시를 예측하기 위해, 하나의 저장 영역은 복수의 블록들로 분할된다. 예측 요소는 백그라운드 처리에서 메모리 셀 어레이의 상태를 모니터링하기 위한 테이블을 포함한다. 예를 들어, 도 10에 도시된 것처럼, 유효하지 않은 데이터의 지시가 예측된 블록(BL_1)이 발견되면, 플레그는 데이터 "0"에서 "1"로 세트된다. 그러면, 플래그가 "1"로 세트된 블록(BL_1)에 대해 리프레시가 수행된다.
제어 회로(150)는 유효하지 않은 데이터의 지시가 예측되는 블록을 리프레시한다. 예를 들어, 도 11a에 도시된 것처럼, 인듀어런스 저장 영역(110-E)의 블록(BL_1)의 데이터가 유효하지 않다는 지시가 예측되면, 제어 회로(150)는, 도 11b에 도시된 것처럼, 블록(BL_1)을 동일한 데이터로 재기입한다 대안적으로, 제어 회로(150)는 블록(BL_1)과 다른 영역의 블록(BL_n)에 동일한 데이터를 재기입할 수 있다. 이 경우, 블록(BL_n)은 데이터로 기입되어 있지 않은 미사용 영역이다.
다른 실시예에서, 제어 회로(150)는 리프레시 전에 블록을 형성할 수 있다. 형성 동안에, 블록에 저장된 데이터는 다른 저장 영역에 임시적으로 저장된다.
또 다른 실시예에서, 제어 회로(150)는 사용자 명령에 응답하여 리프레시할 수 있다. 외부로부터 리프레시 명령이 입력되면, 제어 회로(150)는 도 10에 도시된 것처럼 플래그가 "1"로 세트된 블록의 리프레시를 시작한다. 대안적으로, 리프레시 명령이 입력될 때, 제어 회로는 인듀어런스 저장 영역(110-E)의 모든 블록과 같은 선택된 저장 영역을 리프레시할 수 있다. 대안적으로, 리프레시 명령과 함께 블록 어드레스가 입력될 때, 제어 회로(150)는 블록 어드레스에 대응하는 블록을 리프레시할 수 있다.
다음으로, 본 발명의 제4 실시예를 설명한다. 제4 실시예는 메모리 셀 어레이의 저장 영역에 저장된 데이터를 다른 저장 영역으로 이동(transfer)하는 기능에 관한 것이다. 메모리 셀 어레이(110)에 세트된 저장 영역에 관한 정보는 호스트 장치 측에 알려져 있고, 호스트 장치는 가변 저항 메모리에 데이터 이동의 명령, 이동 소스(moving source), 및 이동 소스에 관한 어드레스를 출력한다. 제어 회로(150)는 입력된 명령 및 어드레스에 응답하여 데이터 이동을 실행한다.
예를 들어, 도 12에 도시된 것처럼, 인듀어런스 저장 영역(110-E)의 블록(BL_1)의 데이터를 리텐션 저장 영역(110-R)의 블록(BL_3)으로 이동하는 경우, 제어 회로(150)는 블록(BL_1)의 데이터를 판독하여 리텐션-관련 명령을 실행하는 것과 동일한 기입 조건에 따라 판독된 데이터를 리텐션 저장 영역(110-R)의 블록(BL_3)에 기입한다.
제4 실시예에 따르면, 메모리 셀 어레이에 저장된 데이터의 신뢰성 조건 또는 성능은 임의로(arbitrarily) 변경될 수 있다.
상기 위의 실시예들은 인듀어런스-관련 명령, 리텐션-관련 명령, 및 고속 판독 관련 명령을 예시하지만, 이들은 단지 예시일 뿐이다. 본 발명에 따르면, 다른 신뢰성 또는 성능(예를 들어, 디스터브 특성 등)을 지향하는 기입 명령을 사용할 수 있다. 게다가, 위의 실시예들을 통해 가변 저항 메모리가 세가지 타입의 기입 명령에 대응하는 것을 나타냈지만, 본 개시는 두가지 또는 네가지 이상의 타입의 기입 명령에도 대응할 수 있다. 더욱이, 본 발명은 가변 저항 메모리(100)가 다양한 기능을 포함하는 반도체 디바이스에 내장되는(embedded) 경우에도 적용 가능하다.
이상 본 발명의 실시예들에 대하여 상세히 설명하였지만, 본 발명은 특정 실시예들에 한정되는 것은 아니며, 특허청구범위에 정의된 발명의 범위 내에서 다양한 변형 및 변경이 가능하다.

Claims (10)

  1. 반도체 메모리 디바이스에 있어서,
    가역적이고 비-휘발성인 가변 저항 요소를 포함하는 메모리 어레이; 및
    기입 명령의 타입에 따라 선택된 기입 조건에 기초하여 상기 메모리 어레이에 데이터를 기입하는 기입 요소
    를 포함하는 반도체 메모리 디바이스.
  2. 제1항에 있어서,
    상기 반도체 메모리 디바이스는 상기 기입 조건을 특정하는 알고리즘을 저장하는 저장 요소를 더 포함하고,
    상기 기입 요소는 상기 기입 명령에 대응하는 알고리즘을 선택하고,
    복수의 기입 조건들에 대응하는 복수의 저장 영역들이 상기 메모리 어레이에 세트되고,
    상기 기입 요소는 상기 기입 조건에 대응하는 저장 영역에 상기 데이터를 기입하는
    반도체 메모리 디바이스.
  3. 제1항에 있어서,
    상기 반도체 메모리 디바이스는 상기 메모리 어레이의 선택된 저장 영역에 저장된 데이터를 리프레시하는 리프레시 요소를 더 포함하고,
    상기 리프레시 요소는 동일한 데이터를 재기입하는 것을 포함하고,
    상기 리프레시 요소는 외부로부터 입력된 명령에 응답하여 실행되는
    반도체 메모리 디바이스.
  4. 제3항에 있어서,
    상기 리프레시 요소는 상기 저장 영역에 저장된 데이터가 유효하지 않다는 지시를 검출하는 검출 요소를 포함하고, 검출 결과에 응답하여 리프레시를 실행하고,
    상기 리프레시 요소는 메모리 어레이의 특정 저장 영역에 저장된 데이터를 다른 저장 영역으로 이동시키는 이동 요소를 더 포함하는
    반도체 메모리 디바이스.
  5. 제1항에 있어서,
    상기 기입 조건은 선택된 상기 가변 저항 요소에 인가되는 기입 펄스 시간을 포함하거나, 또는
    상기 기입 조건은 선택된 상기 가변 저항 요소에 인가되는 기입 펄스의 전압 레벨을 포함하는
    반도체 메모리 디바이스.
  6. 반도체 메모리 디바이스에 있어서,
    가역적이고 비-휘발성인 가변 저항 요소를 포함하는 메모리 어레이; 및
    기입 동작 동안 외부로부터 입력된 어드레스에 따라 선택된 기입 조건에 기초하여 상기 메모리 어레이에 데이터를 기입하는 기입 요소
    를 포함하는 반도체 메모리 디바이스.
  7. 제6항에 있어서,
    복수의 기입 조건들에 대응하는 복수의 저장 영역들이 상기 메모리 어레이에 세트되고,
    상기 기입 요소는 상기 입력된 어드레스에 대응하는 저장 영역에 세트된 상기 기입 조건에 기초하여 기입을 수행하는
    반도체 메모리 디바이스
  8. 제6항에 있어서,
    상기 반도체 메모리 디바이스는 상기 메모리 어레이의 선택된 저장 영역에 저장된 데이터를 리프레시하는 리프레시 요소를 더 포함하고,
    상기 리프레시 요소는 동일한 데이터를 재기입하는 것을 포함하고,
    상기 리프레시 요소는 외부로부터 입력된 명령에 응답하여 실행되는
    반도체 메모리 디바이스.
  9. 제8항에 있어서,
    상기 리프레시 요소는 상기 저장 영역에 저장된 데이터가 유효하지 않다는 지시를 검출하는 검출 요소를 포함하고, 검출 결과에 응답하여 리프레시를 실행하고,
    상기 리프레시 요소는 메모리 어레이의 특정 저장 영역에 저장된 데이터를 다른 저장 영역으로 이동시키는 이동 요소를 더 포함하고, 상기 이동 요소는 외부로부터 입력된 명령에 응답하여 실행되는
    반도체 메모리 디바이스.
  10. 제6항에 있어서,
    상기 기입 조건은 선택된 상기 가변 저항 요소에 인가되는 기입 펄스 시간을 포함하거나, 또는
    상기 기입 조건은 선택된 상기 가변 저항 요소에 인가되는 기입 펄스의 전압 레벨을 포함하는
    반도체 메모리 디바이스.
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