KR20230162371A - 메모리 시스템 및 메모리 시스템의 동작 방법 - Google Patents

메모리 시스템 및 메모리 시스템의 동작 방법 Download PDF

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Abstract

본 발명의 실시예들은 메모리 시스템 및 메모리 시스템의 동작 방법에 관한 것이다. 본 발명의 실시예들에 따르면, 복수의 워드 라인들 각각을 비활성화함과 동시에 비트 라인 동등화를 진행하여 워드 라인 검증을 수행하고, 워드 라인 검증 시 발생한 비트 플립의 개수인 페일 비트 카운트를 카운팅하고, 복수의 워드 라인들의 페일 비트 카운트를 기초로 열화 워드 라인을 판단 할 수 있다.

Description

메모리 시스템 및 메모리 시스템의 동작 방법{MEMORY SYSTEM AND TEST METHOD OF MEMORY SYSTEM}
본 발명의 실시예들은 메모리 시스템 및 메모리 시스템의 동작 방법에 관한 것이다.
메모리 시스템은 컴퓨터와, 스마트 폰, 태블릿 등의 모바일 단말, 또는 각종 전자 기기와 같은 호스트(host)의 요청을 기초로 데이터를 저장하는 장치이다. 메모리 시스템은 하드 디스크 드라이브(HDD: Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치뿐 아니라, 솔리드 스테이트 드라이브(SSD: Solid State Drive), UFS(Universal Flash Storage) 장치, eMMC(embedded MMC) 장치 등과 같이 비휘발성 메모리에 데이터를 저장하는 장치 등을 포함할 수 있다.
메모리 시스템은 메모리 장치(e.g. 휘발성 메모리/비휘발성 메모리)를 제어하기 위한 메모리 컨트롤러를 더 포함할 수 있으며, 이러한 메모리 컨트롤러는 호스트로부터 커맨드(Command)를 입력 받아, 입력 받은 커맨드에 기초하여 메모리 시스템에 포함된 메모리 장치에 데이터를 리드(Read), 라이트(Write)하기 위한 동작들을 실행하거나 제어할 수 있다. 그리고 메모리 컨트롤러는 이러한 동작들을 실행하거나 제어하기 위한 논리 연산을 수행하기 위한 펌웨어를 구동할 수 있다.
메모리 장치는 메모리 시스템 모듈이 제작되는 과정에서 가해지는 고열 내지 호스트 워크로드(Host Workload)에 의해 진행성 워드 라인 불량이 발생할 수 있다. 불량이 발생한 워드 라인의 메모리 셀들은 다른 리던던시 워드 라인의 메모리 셀로 대체 될 수 있다.
본 발명의 실시예들은 열화 워드 라인을 검출하는 메모리 시스템 및 메모리 시스템의 동작 방법을 제공할 수 있다.
일 측면에서, 본 발명의 실시예들은 복수의 워드 라인들과 복수의 비트 라인들이 교차하는 메모리 셀 어레이에서 복수의 워드 라인들 각각을 비활성화함과 동시에 비트 라인 동등화를 진행하여 워드 라인 검증을 수행하는 단계; 워드 라인 검증 시 발생한 비트 플립의 개수인 페일 비트 카운트를 카운팅하는 단계; 및 복수의 워드 라인들의 페일 비트 카운트를 기초로 열화 워드 라인을 판단하는 단계;를 포함하는 메모리 시스템의 동작 방법을 제공할 수 있다.
다른 측면에서, 복수의 워드 라인들, 복수의 비트 라인들 및 복수의 워드 라인들과 복수의 비트 라인들이 교차하는 메모리 셀 어레이를 포함하는 메모리 장치; 및 복수의 워드 라인들 각각에 대하여 복수의 워드 라인들 각각을 비활성화함과 동시에 비트 라인 동등화를 진행하여 워드 라인 검증을 수행하고, 워드 라인 검증 시 발생한 비트 플립의 개수인 페일 비트 카운트를 카운팅하고, 복수의 워드 라인들의 페일 비트 카운트를 기초로 열화 워드 라인을 판단하는 메모리 컨트롤러;를 포함하는 메모리 시스템을 제공할 수 있다.
본 발명의 실시예들에 의하면, 메모리 장치에 포함된 복수의 워드 라인들 중에서 열화된 워드 라인을 판단할 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템의 개략적인 구성도이다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 개략적으로 나타낸 블록도이다.
도 3은 본 발명의 실시예들에 따른 메모리 장치의 워드 라인 및 비트 라인의 구조를 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 메모리 시스템의 동작 방법을 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 워드 라인 비활성화와 비트 라인 동등화를 설명하기 위한 도면이다.
도 6은 본 발명의 실시예들에 따른 하나의 워드 라인에서 발생한 비트 플립을 나타낸 도면이다.
도 7은 본 발명의 실시예들에 따른 열화 워드 라인을 나타낸 도면이다.
도 8은 본 발명의 실시예들에 따른 열화 워드 라인 정보를 나타낸 도면이다.
도 9는 본 발명의 실시예들에 따른 워드 라인 검증 동작을 나타내는 흐름도이다.
도 10은 본 발명의 실시예들에 따른 설정된 패턴과 워드 라인으로부터 리드한 데이터 사이의 비교를 나타낸 도면이다.
도 11은 본 발명의 실시예들에 따른 메모리 셀 어레이에 설정된 패턴을 라이트하는 동작을 나타낸 흐름도이다.
도 12는 본 발명의 실시예들에 따른 비트 라인 프리차지된 메모리 셀 어레이의 일부를 나타낸 도면이다.
도 13은 본 발명의 실시예들에 따른 워드 라인 활성화를 나타낸 도면이다.
도 14는 본 발명의 실시예들에 따른 메모리 셀에 패턴을 입력하는 동작을 나타낸 도면이다.
도 15는 본 발명의 실시예들에 따른 설정된 패턴 입력 이후의 비트 라인 프리차지 동작을 나타낸 도면이다.
도 16은 본 발명의 실시예들에 따른 메모리 셀 어레이로부터 데이터를 리드하는 동작을 나타낸 흐름도이다.
도 17은 본 발명의 실시예들에 따른 셀에 저장된 데이터의 출력하는 동작을 나타낸 도면이다.
도 18은 본 발명의 실시예들에 따른 데이터 리드 이후의 프리차지 동작을 나타낸 도면이다.
도 19는 본 발명의 실시예들에 따른 열화 워드 라인을 판단하기 위한 흐름도이다.
도 20은 본 발명의 실시예들에 따른 열화 워드 라인을 판단하는 동작을 타낸 흐름도이다.
도 21은 본 발명의 실시예들에 따른 워드 라인별로 제1 조건 및 제2 조건 충족 여부를 나타낸 도면이다..
도 22는 본 발명의 실시예들에 따라 결정된 열화 워드 라인을 나타낸 도면이다.
도 23은 본 발명의 실시예들에 따른 컴퓨팅 시스템의 구성도이다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템의 개략적인 구성도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 메모리 시스템(100)은 메모리 장치(110), 메모리 컨트롤러(120)를 포함할 수 있다.
메모리 장치(110)는 하나 이상의 메모리 셀 어레이(Memory Cell Array)를 포함하며, 메모리 컨트롤러(120)의 제어에 응답하여 동작한다. 여기서 메모리 장치(110)의 동작은 일 예로, 리드 동작(Read Operation), 라이트 동작(Write Operation) 등을 포함할 수 있다.
메모리 셀 어레이는 복수의 메모리 셀(Memory Cell; 간단히 줄여서 "셀"이라고도 함)을 포함할 수 있다.
예를 들어, 메모리 장치(110)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND Flash Memory), 3차원 낸드 플래시 메모리(3D NAND Flash Memory), 노아 플래시 메모리(NOR Flash memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 또는 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등으로 다양한 타입으로 구현될 수 있다.
메모리 장치(110)는 메모리 컨트롤러(120)로부터 커맨드 및 어드레스 등을 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스 하도록 구성된다. 즉, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다.
메모리 컨트롤러(120)는 호스트(HOST)의 요청에 따라 메모리 장치(110)의 동작을 제어할 수 있다. 이와 다르게, 메모리 컨트롤러(120)는 호스트(HOST)의 요청과 무관하게 메모리 장치(110)의 동작을 제어할 수도 있다.
한편, 메모리 컨트롤러(120)와 호스트(HOST)는 서로 분리된 장치일 수도 있다. 경우에 따라서, 메모리 컨트롤러(120)와 호스트(HOST)는 하나의 장치로 통합되어 구현될 수도 있다. 아래에서는, 설명의 편의를 위하여, 메모리 컨트롤러(120)와 호스트(HOST)가 서로 분리된 장치인 것을 예로 들어 설명한다.
도 1을 참조하면, 메모리 컨트롤러(120)는 메모리 인터페이스(122) 및 제어 회로(123) 등을 포함할 수 있으며, 호스트 인터페이스(121) 등을 더 포함할 수 있다.
호스트 인터페이스(121)는 호스트(HOST)와의 통신을 위한 인터페이스를 제공한다. 제어 회로(123)는 호스트(HOST)로부터 커맨드를 수신할 때, 호스트 인터페이스(121)를 통해서 커맨드를 수신하여, 수신된 커맨드를 처리하는 동작을 수행할 수 있다.
메모리 인터페이스(122)는, 메모리 장치(110)와 연결되어 메모리 장치(110)와의 통신을 위한 인터페이스를 제공한다. 즉, 메모리 인터페이스(122)는 제어 회로(123)의 제어에 응답하여 메모리 장치(110)와 메모리 컨트롤러(120) 사이의 인터페이스를 제공하도록 구성될 수 있다.
제어 회로(123)는 메모리 컨트롤러(120)의 전반적인 제어 동작을 수행하여 메모리 장치(110)의 동작을 제어한다. 이를 위해, 일 예로, 제어 회로(123)는 프로세서(124), 워킹 메모리(125) 등 중 하나 이상을 포함할 수 있다.
프로세서(124)는 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(124)는 호스트 인터페이스(121)를 통해 호스트(HOST)와 통신하고, 메모리 인터페이스(122)를 통해 메모리 장치(110)와 통신할 수 있다.
프로세서(124)는 펌웨어(FirmWare)를 실행하여 메모리 컨트롤러(120)의 동작을 제어할 수 있다. 다시 말해, 프로세서(124)는, 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행하기 위하여, 부팅 시 워킹 메모리(125)에 로딩 된 펌웨어를 실행(구동)할 수 있다.
이러한 펌웨어는, 일 예로, 후술할 제2 메모리 장치(130)에 저장되어 있다가 워킹 메모리(125)에 로딩 될 수 있다.
워킹 메모리(125)는 메모리 컨트롤러(120)를 구동하기 위해 필요한 펌웨어, 프로그램 코드, 커맨드 또는 데이터들을 저장할 수 있다. 이러한 워킹 메모리(125)는, 일 예로, 휘발성 메모리로서, SRAM (Static RAM), DRAM (Dynamic RAM) 및 SDRAM(Synchronous DRAM) 등 중 하나 이상을 포함할 수 있다.
메모리 컨트롤러(120)의 전술한 구성 요소들(121, 122, 124, 125)은 예시일 뿐이다. 메모리 컨트롤러(120)의 전술한 구성 요소들(121, 122, 124, 125) 중 일부의 구성 요소는 삭제되거나, 메모리 컨트롤러(120)의 전술한 구성 요소들 (121, 122, 124, 125) 중 몇몇 구성 요소들이 하나로 통합될 수 있다. 경우에 따라, 메모리 컨트롤러(120)의 전술한 구성 요소들 이외에 하나 이상의 다른 구성 요소가 추가될 수도 있다.
한편, 본 발명의 실시예들에 따른 메모리 시스템(100)은 제2 메모리 장치(130)를 더 포함할 수 있다.
제2 메모리 장치(130)는 다수의 비휘발성 메모리들을 포함할 수 있으며, 주로 사용자에 의해 입력된 데이터를 저장할 수 있다. 또한 제2 메모리 장치(130)는 열화 워드 라인에 관한 정보 및 열화 워드 라인의 판단을 위해 필요한 각종 데이터를 저장할 수 있다.
메모리 컨트롤러(120)는 제2 메모리 인터페이스(126)를 더 포함할 수 있다.
제2 메모리 인터페이스(126)는, 제2 메모리 장치(130)와 연결되어 제2 메모리 장치(130)와의 통신을 위한 인터페이스를 제공한다. 즉, 제2 메모리 인터페이스(126)는 제어 회로(123)의 제어에 응답하여 제2 메모리 장치(130)와 메모리 컨트롤러(120)사이의 인터페이스를 제공하도록 구성될 수 있다.
아래에서는, 도 2를 참조하여 메모리 장치(110)에 대하여 더욱 상세하게 설명한다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 개략적으로 나타낸 블록도이다.
메모리 장치(110)는 하나 이상의 메모리 셀 어레이(210), 비트 라인 센스 앰프(220), 로우 디코더(230), 컬럼 디코더(240), 입출력 회로(250) 및 제어 로직(260)을 포함할 수 있다.
메모리 셀 어레이(210)는 복수의 메모리 셀을 포함할 수 있으며, 복수의 메모리 셀 각각은 하나의 비트 값을 저장할 수 있다.
메모리 셀 어레이(210)에 대응하는 비트 라인 센스 앰프(220)는 메모리 셀에 저장된 데이터를 리드/라이트할 때 비트 라인을 감지 및 증폭하여 비트 라인 센스 앰프(220)와 입출력 회로(250)사이를 연결하는 데이터 입출력 라인을 구동할 수 있다.
로우 디코더(230)는 지정된 로우 어드레스에 따라서 메모리 셀 어레이의 로우에 대응하는 워드 라인을 선택할 수 있다. 로우 디코더(230)는 선택된 워드 라인을 구동하기 위한 워드 라인 구동 신호를 생성할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스를 디코딩하여 컬럼 선택 신호를 활성화 할 수 있고, 하나의 컬럼 선택 신호에 따라서 복수의 비트 라인(BL)들이 선택될 수 있다.
입출력 회로(250)는 라이트 드라이버(미도시) 및 입출력 센스 앰프(미도시)를 포함할 수 있다. 라이트 드라이버는 라이트 동작 시 입력 데이터를 메모리 셀에 라이트할 수 있다. 입출력 센스 앰프는 리드 동작 시 입출력 라인에 로드된 데이터를 센싱 및 증폭하여 출력 데이터로 출력할 수 있다.
제어 로직(260)은 메모리 컨트롤러(120)로부터 수신한 커맨드에 따라서 로우 디코더(230) 및 컬럼 디코더(240)를 포함한 메모리 장치(110)의 주변 회로들을 제어할 수 있다.
메모리 장치(110)의 전술한 구성 요소들(210, 220, 230, 240, 250, 260)은 예시일 뿐이다. 메모리 장치(110)의 전술한 구성 요소들(210, 220, 230, 240, 250, 260) 중 일부의 구성 요소는 삭제되거나, 메모리 장치(110)의 전술한 구성 요소들 (210, 220, 230, 240, 250, 260) 중 몇몇 구성 요소들이 하나로 통합될 수 있다. 경우에 따라, 메모리 장치(110)의 전술한 구성 요소들 이외에 하나 이상의 다른 구성 요소가 추가될 수도 있다.
도 3은 본 발명의 실시예들에 따른 메모리 장치의 워드 라인 및 비트 라인의 구조를 나타낸 도면이다.
도 3를 참조하면, 메모리 장치(110)는 복수의 워드 라인들(WL1 ~ WLn) 및 복수의 비트 라인들(BL1 ~ BLm)을 포함할 수 있다. 메모리 장치(110)에 포함된 메모리 셀 어레이(210)에는 복수의 워드 라인들(WL1 ~ WLn) 및 복수의 비트 라인들(BL1 ~ BLm)이 교차한다.
복수의 워드 라인들(WL1 ~ WLn)은 서브 워드 라인 드라이버(310)와 연결되고, 서브 워드 라인 드라이버(310)는 복수의 워드 라인들((WL1 ~ WLn) 중 선택된 워드 라인(WL)을 구동할 수 있다.
복수의 비트 라인들(BL1 ~ BLm)은 비트 라인 센스 앰프(220)와 연결될 수 있다. 비트 라인 센스 앰프(220)는 복수의 비트 라인들(BL ~ BLm)의 레벨을 감지 및 증폭할 수 있다.
이때, 복수의 비트 라인들(BL1 ~ BLm)과 대응되는 복수의 상보 비트 라인들(/BL1 ~ /BLm) 또한 비트 라인 센스 앰프(220)에 연결될 수 있다. 복수의 상보 비트 라인들(/BL1 ~ /BLm)은 비트 라인 센스 앰프(220)가 복수의 비트 라인들(BL1 ~ BLm)을 센싱할 때, 기준 전압을 제공할 수 있다. 비트 라인 센스 앰프(220)는 복수의 비트 라인들(BL1 ~ BLm)의 레벨과 복수의 상보 비트 라인들(/BL1 ~ /BLm)의 전압 레벨을 비교하여 이를 증폭할 수 있다. 마찬가지로, 복수의 비트 라인들(BL1 ~ BLm)은 복수의 상보 비트 라인들(/BL1 ~ /BLm)이 비트 라인 센스 앰프(220)에 의해 센싱될 때, 기준 전압을 제공할 수 있다.
한편, 복수의 워드 라인들(WL1 ~ WLn)과 복수의 비트 라인들(BL ~ BLm)이 교차하는 지점에는 메모리 셀(MC)이 위치할 수 있다.
워드 라인 드라이버(310)는 메모리 셀(MC)에 저장된 데이터에 접근을 제공하기 위해서 선택된 워드 라인(WL)을 활성화시킬 수 있다. 활성화된 워드 라인에 해당하는 메모리 셀(MC)은 비트 라인(BL)과 전기적으로 연결될 수 있다. 한편, 비활성화된 워드 라인(WL)에 해당하는 메모리 셀(MC)은 비트 라인(BL)과 전기적으로 절연될 수 있다.
활성화된 워드 라인(WL)에 대응하는 메모리 셀(MC)은 비트 라인을 통하여 저장된 데이터를 출력하거나, 새로운 데이터를 입력할 수 있다.
한편, 열화 워드 라인은 정상적인 기능을 제공할 수 없는 워드 라인을 의미하는 것으로, 열화 워드 라인에 대응하는 메모리 셀(MC)들에 저장된 데이터의 신뢰성은 보장될 수 없다. 따라서, 열화 워드 라인을 판단하여 후속 조치를 취할 것이 요구된다.
한편, 서브 워드 라인 드라이버(310)와 워드 라인(WL)은 메탈 콘택을 통해 서로 접촉할 수 있다. 메모리 장치에 가해지는 열 또는 워크로드(workload)를 포함한 다양한 원인에 의하여 메탈 콘택에 불량이 발생할 수 있다. 메탈 콘택에 불량이 발생한 경우, 워드 라인(WL)은 정상적으로 활성화 또는 비활성화 되기 어렵다.
도 4는 본 발명의 실시예들에 따른 메모리 시스템의 동작 방법을 나타낸 도면이다.
도 4를 참조하면, 본 발명의 실시예들에 따른 메모리 시스템(100)의 동작 방법(400)은 복수의 워드 라인(WL)들과 복수의 비트 라인(BL)들이 교차하는 메모리 셀 어레이(210)에서 복수의 워드 라인(WL)들 각각을 비활성화함과 동시에 비트 라인 동등화를 진행하여 워드 라인 검증을 수행하는 단계(S410)를 포함할 수 있다.
일반적으로, 데이터의 신뢰성을 보장하기 위하여, 워드 라인 비활성화가 완료된 후에 비트 라인(BL)과 상보 비트 라인(/BL)의 레벨을 기준 전압으로 일치시키는 비트 라인 동등화(Bit Line Equalization)가 진행된다. 비트 라인 동등화는 비트 라인(BL) 및 상보 비트 라인(/BL)을 일정한 레벨의 전압까지 충전시킨다는 점에서 비트 라인 프리차지(Bit Line Pre-charge) 동작이라고 한다.
한편, 메모리 컨트롤러(120)가 메모리 장치(110)에 포함된 복수의 워드 라인(WL)들에 대하여 워드 라인 비활성화와 비트 라인 동등화 사이의 타이밍 마진을 두지 않고 워드 라인 검증을 수행하는 경우, 복수의 워드 라인(WL)들 각각의 열화된 정도를 확인할 수 있다.
워드 라인 검증을 수행하는 단계(S410)는 메모리 컨트롤러(120)에 의해 수행될 수 있다.
또한, 메모리 시스템(100)의 동작 방법(400)은 워드 라인 검증 시 발생한 비트 플립(Bit-Flip)의 개수인 페일 비트 카운트(FBC)를 카운팅하는 단계(S420)를 포함할 수 있다.
페일 비트 카운트(FBC)를 카운팅하는 단계(S420)에서, 메모리 컨트롤러(120)는 복수의 워드 라인(WL)들에 대하여, 워드 라인 검증을 수행할 때 발생한 비트 플립의 개수를 워드 라인(WL) 각각에 대해 카운팅할 수 있다. 페일 비트 카운트(FBC)는 워드 라인의 상태를 판단할 수 있는 파라미터로 활용될 수 있다.
또한, 메모리 시스템(100)의 동작 방법(400)은 복수의 워드 라인(WL)들의 페일 비트 카운트(FBC)를 기초로 열화 워드 라인을 판단하는 단계(S430)를 포함할 수 있다.
한편, 열화 워드 라인을 판단하는 단계(S430)는 메모리 컨트롤러(120)에 의해 수행될 수 있다.
워드 라인(WL)을 비활성화함과 동시에 비트 라인 동등화를 진행하여 워드 라인 검증을 수행하는 것은 메모리 셀 어레이(210)의 상단 또는 하단에서 정상적인 워드 라인(WL)임에도 불구하고 비트 플립이 발생하는 오버킬(Overkill) 조건이기도 하다. 메모리 컨트롤러(120)는 복수의 워드 라인(WL)들 각각의 페일 비트 카운트를 기초로 열화 워드 라인을 판단할 수 있으며, 이를 위해 워드 라인 검증에 의해 발생한 오버킬을 배제하는 조건을 충족하는지 판단할 수 있다.
저장 장치 모듈로 제작되는 과정에서 메모리 장치(110)에 가해지는 고열 또는 메모리 시스템(100)의 호스트 워크로드(Host Workload)에 의해 메모리 셀 어레이(210)의 성질이 변할 수 있다. 메모리 시스템(100)의 동작 방법(400)은 메모리 셀 어레이에서 발생한 워드 라인(WL)에 관한 진행성 불량을 검출할 수 있다.
메모리 시스템(100)의 동작 방법(400)을 통해 검출된 열화 워드 라인은 추후에 리던던시 워드 라인(Redundancy Word Line)으로 대체될 수 있다.
이를 통해, 메모리 시스템(100)의 동작 방법(400)은 메모리 시스템(100)의 품질 향상에 기여할 수 있다.
한편, 메모리 시스템(100)의 동작 방법(400)은 열화 워드 라인 정보를 출력하는 단계(S440)를 더 포함할 수 있다.
메모리 컨트롤러(120)는 S420단계를 통해 판단된 열화 워드 라인에 관한 열화 워드 라인 정보를 메모리 시스템(100)의 외부로 출력할 수 있다.
이를 통해, 메모리 컨트롤러(120)는 열화 워드 라인의 주소, 열화된 정도를 메모리 시스템(100)의 외부로 제공할 수 있다.
도 5는 본 발명의 실시예들에 따른 워드 라인 비활성화와 비트 라인 동등화를 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 컨트롤러(120)는 복수의 워드 라인(WL)들을 비활성화(WL_OFF)함과 동시에 비트 라인 동등화(Bit Line Equalization)가 진행하도록 설정할 수 있다.
복수의 워드 라인들을 비활성화(WL_OFF)함과 동시에 비트 라인 동등화를 진행한다는 것은, 복수의 워드 라인(WL)들이 비활성화(WL_OFF)되는 타이밍과 동일한 시점에 비트 라인 동등화 신호(BLEQ)를 활성화(BLEQ_ON)한다는 것을 의미할 수 있다. 메모리 컨트롤러(120)는 열화 워드 라인을 판단하기 위해, 워드 라인(WL)의 비활성화(WL_OFF)보다 이른 시점에서 비트 라인 동등화 신호(BLEQ)를 활성화(BLEQ_ON)할 수도 있다.
도 5의 (A) 및 (B)에 도시된 파형은 메모리 장치(110)의 워드 라인(WL)과 비트 라인 동등화 신호(BLEQ)를 나타낸다. 도 5의 (A)에서 워드 라인(WL)이 비활성화(WL_OFF)된 이후, 일정 시간의 타이밍 마진(TM)을 두고 비트 라인 동등화 신호(BLEQ)의 활성화(BLEQ_ON)가 진행된다. 워드 라인 비활성화(WL_OFF)가 진행된 이후에는 비트 라인(BL)과 메모리 셀(MC)이 전기적으로 절연된 상태에 해당하여, 메모리 셀(MC)에 저장된 데이터의 신뢰도를 보장할 수 있다.
한편, 도 5의 (B)에 도시된 파형은 메모리 장치(110)에서 워드 라인(WL)이 비활성화(WL_OFF)됨과 동시에 타이밍 마진(TM)을 두지 않고 비트 라인 동등화 신호(BLEQ)의 활성화(BLEQ_ON)가 진행된다. 도 5의 (B)에 해당하는 경우, 워드 라인 비활성화(WL_OFF)와 비트 라인 동등화 신호의 활성화(BLEQ_ON) 사이에 타이밍 마진(TM)이 없으므로, 비트 라인 동등화 신호(BLEQ)에 따른 비트 라인 프리차지 동작에 의해 비트 라인(BL)의 전압 레벨의 변동하여 메모리 셀(MC)에 영향을 미칠 수 있다. 이때, 열화 워드 라인의 경우, 워드 라인(WL)측으로 비트-플립 형태의 다수의 페일 비트가 발생할 수 있다.
한편, 메모리 컨트롤러(120)는 워드 라인(WL)의 비활성화(WL_OFF)와 동시에 비트 라인 동등화 신호(BLEQ)를 활성화(BLEQ_ON)하기 위해 별도의 테스트 모드에 진입할 수 있다.
워드 라인 검증을 수행하는 단계(S410)에서, 메모리 컨트롤러(120)는 복수의 워드 라인(WL)들을 비활성화(WL_OFF)함과 동시에 비트 라인 동등화를 진행함으로써, 열화 워드 라인을 스크리닝 할 수 있다.
도 6은 본 발명의 실시예들에 따른 하나의 워드 라인에서 발생한 비트 플립을 나타낸 도면이다.
도 6을 참조하면, 메모리 컨트롤러(120)는 워드 라인 검증 시 발생한 비트 플립의 개수인 페일 비트 카운트를 카운팅할 수 있다.
메모리 컨트롤러(120)는 워드 라인 검증을 수행하는 단계(S410)를 통해 메모리 장치(110)에 포함된 복수의 워드 라인(WL)들에서 발생한 비트 플립(F)을 체크할 수 있다.
도 6에서, 메모리 셀 어레이(210)에서 k번째 워드 라인(WL_k)과 교차하는 비트 라인(WL)의 개수는 16개이다. 페일 비트(FB)는 메모리 셀 어레이(210) 중에서 k번째 워드 라인(WL_k)에 대응하는 메모리 셀(MC)에서 발생한 비트 플립(F)을 나타낸다. 비트 플립(F)이 표시된 위치는 복수의 비트 라인(BL)들 각각에 대응된다.
이때, 메모리 컨트롤러(120)는 k번째 워드 라인(WL_K)에서 발생한 비트 플립(F)의 개수를 의미하는 페일 비트 카운트(FBC)를 카운팅할 수 있다. 도 6에 도시된 바에 따르면, k번째 워드 라인(WL_k)에서 발생한 비트 플립은 11개 이다. 따라서, k번째 워드 라인(WL_k)의 페일 비트 카운트(FBC)는 11이다.
한편, 메모리 컨트롤러(120)는 복수의 워드 라인(WL)들 각각에 대한 페일 비트 카운트(FBC)를 제2 메모리 장치(130)에 저장할 수 있다.
도 7은 본 발명의 실시예들에 따른 열화 워드 라인을 나타낸 도면이다.
도 7을 참조하면, 열화 워드 라인(DWL)은 다발성 비트 페일의 형태로 나타날 수 있다.
메모리 컨트롤러(120)가 워드 라인(DWL) 검증을 수행하는 과정에서 다양한 원인에 의해 비트 플립이 발생할 수 있다. 이때 발생한 비트 플립들 중 일부는 열화 워드 라인(DWL)이 아님에도 불구하고 발생한 것으로, 오버킬에 해당할 수 있다.
열화 워드 라인(DWL)과 관련된 불량은 특정 워드 라인(WL)에서 인접하는 워드 라인(WL)들과 비교할 때, 다발성 비트 페일의 형태로 나타나게 된다.
메모리 컨트롤러(120)는 페일 비트 카운트(FBC)를 기초로 오버킬을 배제하면서, 열화 워드 라인(DWL)을 검출하기 위한 조건을 복수의 워드 라인(WL)들에 적용하여 열화 워드 라인(DWL)을 판단할 수 있다.
도 8은 본 발명의 실시예들에 따른 열화 워드 라인 정보를 나타낸 도면이다.
도 8을 참조하면, 열화 워드 라인 정보(DWL_INFO)는 열화 워드 라인(DWL)에 대응하는 주소(ADD), 열화 워드 라인(DWL)의 페일 비트 카운트(FBC) 및 열화 워드 라인(DWL)의 페일 비트 카운트와 열화 워드 라인에 인접하는 워드 라인들의 페일 비트 카운트의 차이(ΔFBC1, ΔFBC2)를 포함할 수 있다.
열화 워드 라인 정보에 포함된 열화 워드 라인(DWL)에 대응하는 주소(ADD)는 메모리 셀 어레이(210)에서의 열화 워드 라인(DWL)의 위치를 나타내며, 추후에 워드 라인(DWL)이 리던던시 워드 라인(Redundacy Word Line)으로 교체될 때 사용될 수 있다.
열화 워드 라인(DWL)의 주소(ADD)가 X라고 가정할 때, 열화 워드 라인에 인접하는 워드 라인(WL)들은 X-1, X+1에 해당하는 워드 라인(WL)들이다.
열화 워드 라인(DWL)의 페일 비트 카운트(FBC) 및 열화 워드 라인(DWL)의 페일 비트 카운트(FBC)와 열화 워드 라인(DWL)에 인접하는 워드 라인들의 페일 비트 카운트(FBC)의 차이(ΔFBC1, ΔFBC2)는 주소(ADD)가 X-1에 해당하는 워드 라인(WL)의 페일 비트 카운트(FBC)와 X에 해당하는 열화 워드 라인(DWL)의 페일 비트 카운트(FBC)의 차이 및 주소(ADD)가 X+1에 해당하는 워드 라인(WL)의 페일 비트 카운트(FBC)와 X에 해당하는 열화 워드 라인(DWL)의 페일 비트 카운트(FBC)의 차이이다.
열화 워드 라인의 페일 비트 카운트(FBC) 및 인접한 워드 라인(WL)들과의 페일 비트 카운트 차이(ΔFBC1, ΔFBC2)는 열화 워드 라인(DWL)에 해당하는 워드 라인의 성능을 나타내는 파라미터로서, 열화 워드 라인(DWL)을 결정하는데 사용될 수 있다.
도 9는 본 발명의 실시예들에 따른 워드 라인 검증 동작을 나타내는 흐름도이다.
도 9를 참조하면, 메모리 시스템(100)의 동작 방법(400)의 워드 라인 검증을 수행하는 단계(S410)는 복수의 워드 라인들 중에서 선택된 워드 라인에 대응하는 메모리 셀들에 설정된 패턴을 라이트하는 단계(S910), 선택된 워드 라인에 대응하는 메모리 셀들로부터 데이터를 리드하는 단계(S920) 및 설정된 패턴과 메모리 셀들로부터 리드한 데이터를 비교하는 단계(S930)를 포함할 수 있다.
메모리 컨트롤러(120)는 설정된 패턴을 라이트하는 단계(S910)를 수행하기 위해 설정된 패턴을 워킹 메모리(125)에 라이트할 수 있다. 이때 설정된 패턴은 미리 정해진 패턴 또는 랜덤하게 생성된 패턴일 수 있다. 메모리 컨트롤러(120)는 워킹 메모리(125)에 라이트된 설정된 패턴을 선택된 워드 라인(WL)에 라이트할 수 있다.
메모리 컨트롤러(120)는 설정된 패턴을 라이트하는 단계(S910)를 수행한 뒤, 선택된 워드 라인으로부터 데이터를 리드하는 단계(S920)를 수행할 수 있다.
메모리 컨트롤러(120)는 워킹 메모리(125)에 라이트된 설정된 패턴과 선택된 워드 라인에 대응하는 메모리 셀들로로부터 리드한 데이터를 비교하여 선택된 워드 라인(WL)과 복수의 비트 라인(BL)들에 대응하는 메모리 셀(MC)에서의 비트 플립 발생 여부를 체크할 수 있다.
도 10은 본 발명의 실시예들에 따른 설정된 패턴과 워드 라인으로부터 리드한 데이터 사이의 비교를 나타낸 도면이다.
도 10을 참조하면, 메모리 컨트롤러(120)는 설정된 패턴(PT)과 선택된 워드 라인으로부터 리드한 데이터(RD)를 비교하는 단계(S930)를 수행할 수 있다.
메모리 컨트롤러(120)는 워킹 메모리(125)에 라이트된 설정된 패턴(PT)과 선택된 워드 라인(WL)에 대응하는 메모리 셀들로부터 리드한 데이터(RD)를 비교하여 선택된 워드 라인(WL)에 대응하는 메모리 셀들에서 발생한 비트 플립(F)의 발생 여부를 선택된 워드 라인(WL)에 대응하는 페일 비트(FB)에 체크할 수 있다.
도 10에 도시된 바에 따르면, 선택된 워드 라인(WL)에 설정된 패턴(PT)을 비트로 표현하면, 1100110011001100이고, 선택된 워드 라인(WL)에 대응하는 메모리 셀들로부터 리드한 데이터(RD)를 비트로 표현하면 1110110011000100이다.
이때, 메모리 컨트롤러(120)는 설정된 패턴(PT)과 메모리 셀들로부터 리드한 데이터(RD)를 비교하여, 0에서 1로 변경되거나, 1에서 0으로 변경된 비트 플립(F)을 체크할 수 있다. 페일 비트(BF)는 최상위 비트(MSB)로부터 두 번째 및 열두 번째에서 비트 플립(F)이 나타난 것을 표시한다.
도 11은 본 발명의 실시예들에 따른 메모리 셀 어레이에 설정된 패턴을 라이트하는 동작을 나타낸 흐름도이다.
도 11을 참조하면, 설정된 패턴을 라이트하는 단계(S910)는,복수의 비트 라인들을 프리차지하는 단계(S1110), 선택된 워드 라인을 활성화시키는 단계(S1120), 비트 라인들을 통해 선택된 워드라인에 대응하는 메모리 셀들에 설정된 패턴을 입력하는 단계 (S1130) 및 선택된 워드 라인을 비활성화함과 동시에 상기 비트 라인 동등화를 진행하여 복수의 비트 라인들을 프리차지하는 단계(S1140)를 포함할 수 있다.
메모리 장치(110)는 메모리 컨트롤러(120)로부터 수신한 커맨드에 기초하여 S1110단계 내지 S1140단계를 수행할 수 있다.
도 12는 본 발명의 실시예들에 따른 비트 라인 프리차지된 메모리 셀 어레이의 일부를 나타낸 도면이다.
도 13은 본 발명의 실시예들에 따른 워드 라인 활성화를 나타낸 도면이다.
도 14는 본 발명의 실시예들에 따른 메모리 셀에 패턴을 입력하는 동작을 나타낸 도면이다.
도 15는 본 발명의 실시예들에 따른 설정된 패턴 입력 이후의 비트 라인 프리차지 동작을 나타낸 도면이다.
도 12 내지 도 15를 참조하면, 메모리 장치(110)는 설정된 패턴(PT)을 선택된 워드 라인(WL)에 대응하는 메모리 셀들에 라이트할 수 있다.
메모리 셀(1210)은 액세스 트랜지스터(1211) 및 셀 커패시터(1212)를 포함할 수 있다.
도 12에 도시된 바와 같이, 복수의 비트 라인들을 프리차지하는 단계(S1110)에서, 워드 라인이 비활성화(OFF)된 상태에서 비트 라인(BL) 및 상보 비트 라인(/BL)은 비트 라인 프리차지부(미도시)에 의해 기준 전압(VREF)으로 프리차지될 수 있다. 이때, 비트 라인 센스 앰프(220)는 턴오프 상태일 수 있다.
워드 라인(WL)은 비활성화(OFF) 된 상태이므로, 액세스 트랜지스터(1211)에는 채널이 형성되지 않고, 셀 커패시터(1212)와 비트 라인(BL) 사이 전하의 이동은 차단된다.
도 13에 도시된 바와 같이, 선택된 워드 라인WL)을 활성화시키는 단계(S1120)에서 선택된 워드 라인(WL)은 서브 워드 라인 드라이버에 의해 활성화 될 수 있다. 선택된 워드 라인(WL)이 활성화(ON)되면, 액세스 트랜지스터(1211)의 드레인과 소스 사이에 채널이 형성된다. 이로 인하여, 셀 커패시터(1212)와 비트 라인(BL) 사이에 전하의 이동이 가능해지고, 셀 커패시터(1212)와 비트 라인(BL) 사이의 차지 셰어링(Charge Sharing)에 의해 비트 라인(BL)의 레벨이 변동될 수 있다.
이때, 비트 라인 센스 앰프(220)는 변동된 비트 라인(BL)의 레벨(VREF + ΔV)을 증폭할 수도 있다.
도 14에 도시된 바와 같이, 복수의 비트 라인(BL)들을 통해 선택된 워드라인에 대응하는 메모리 셀들 설정된 패턴(PT)을 입력하는 단계(S1130)에서, 입출력 회로(250)에 포함된 라이트 드라이버(미도시)는 메모리 컨트롤러(120)로부터 입력된 설정된 패턴(PT)에 해당하는 패턴 레벨(VPT)을 비트 라인(BL)에 인가할 할 수 있다.
이로 인하여, 비트 라인(BL)의 레벨이 패턴 레벨(VPT)로 변하게 되고, 셀 커패시터(1212)의 레벨도 비트 라인(BL)의 레벨에 따라서 패턴 레벨(VPT)로 변하게 된다. 이를 통해 메모리 셀(MC)에 설정된 패턴(PT)을 저장할 수 있다.
도 15에 도시된 바와 같이, 선택된 워드 라인을 비활성화함과 동시에 상기 비트 라인 동등화를 진행하여 복수의 비트 라인들을 프리차지하는 단계(S1140)에서, 서브 워드라 라인 드라이버에 의해 워드 라인(WL)이 비활성화(OFF)됨과 비트 라인 프리차지부에 의해 비트 라인(BL)의 레벨이 패턴 레벨(VPT)에서 기준 레벨(VREF)로 변경될 수 있다.
워드 라인(WL)이 정상적인 경우, 메모리 셀(1210)에 저장된 데이터가 유지될 수 있지만, 워드 라인(WL)이 열화된 경우, 비트 라인(BL)의 레벨이 기준 레벨(VREF)로의 변경이 메모리 셀(MC)에 영향을 주어 선택된 워드 라인(WL)에 대응하는 메모리 셀(1210)에 다발성 비트 플립이 발생할 수 있다.
도 16은 본 발명의 실시예들에 따른 메모리 셀 어레이로부터 데이터를 리드하는 동작을 나타낸 흐름도이다.
도 16을 참조하면, 선택된 워드 라인으로부터 데이터를 리드하는 단계(S920)는 복수의 비트 라인들을 프리차지하는 단계(S1610), 선택된 워드 라인을 활성화시키는 단계(S1620), 복수의 비트 라인들의 레벨의 변화량을 기초로 선택된 워드라인에 대응하는 메모리 셀들에 저장된 데이터를 출력하는 단계(S1630) 및 선택된 워드 라인을 비활성화함과 동시에 상기 비트 라인 동등화를 진행하여 복수의 비트 라인들을 프리차지하는 단계(S1640)를 포함할 수 있다.
메모리 장치(110)는 메모리 컨트롤러(120)로부터 수신한 커맨드에 기초하여 S1110단계 내지 S1140단계를 수행할 수 있다.
도 17은 본 발명의 실시예들에 따른 셀에 저장된 데이터의 출력하는 동작을 나타낸 도면이다.
도 18은 본 발명의 실시예들에 따른 데이터 리드 이후의 프리차지 동작을 나타낸 도면이다.
도 12, 도 13, 도 17 및 도 18을 참조하면, 메모리 장치(110)는 선택된 라인에 대응하는 메모리 셀들로부터 데이터를 리드하여 메모리 장치(110) 외부로 출력할 수 있다.
복수의 비트 라인들을 프리차지하는 단계(S1610), 선택된 워드 라인을 활성화시키는 단계(S1620)는 도 12 및 도 13에서 전술한 바와 동일하다.
복수의 비트 라인들의 레벨의 변화량을 기초로 선택된 워드라인에 대응하는 메모리 셀들에 저장된 데이터를 출력하는 단계(S1630)에서, 비트 라인 센스 앰프(220)는 선택된 워드 라인을 활성화시키는 단계(S1620)를 통해 변경된 비트 라인(BL)의 레벨(VREF + ΔV)을 증폭할 수 있다. 이때, 처음에는 상보 비트 라인(/BL)은 기준 전압(VREF)의 레벨이 유지될 수 있고, 비트 라인 센스 앰프(220)는 비트 라인(BL)의 레벨은 비트 라인(BL)의 레벨(VREF + ΔV)과 비교하기 위한 기준이 될 수 있다. 이후 비트 라인 센스 앰프(220)에 의해 비트 라인(BL)의 레벨은 VR로 증폭되고, 상보 비트 라인(/BL)의 레벨은 VRb로 증폭될 수 있다.
비트 라인 센스 앰프(220)는 증폭된 비트 라인 레벨(VR)을 입출력 라인(D, Db)을 통해 입출력 회로(250)로 전송할 수 있다.
입출력 회로(250)는 입출력 센스 앰프(미도시)를 통해 데이터를 증폭한 후, 메모리 장치(110)의 외부로 출력할 수 있다.
메모리 장치(110)의 외부로 출력된 데이터는 설정된 패턴과 비교를 통하여 비트 플립을 파악하는데 사용될 수 있다.
도 15에 도시된 바와 같이, 선택된 워드 라인을 비활성화함과 동시에 상기 비트 라인 동등화를 진행하여 복수의 비트 라인들을 프리차지하는 단계(S1640)에서, 서브 워드라 라인 드라이버에 의해 워드 라인(WL)이 비활성화(OFF)됨과 비트 라인 프리차지부에 의해 비트 라인(BL)의 레벨 및 상보 비트 라인(/BL)의 레벨이 비트 라인 센스 앰프(220)에 의해 증폭된 레벨(VR, VRb)에서 기준 레벨(VREF)로 변경될 수 있다.
한편, 동일한 워드 라인(WL)에 대하여, 설정된 패턴을 라이트하는 단계(S910)에 포함된 선택된 워드 라인을 비활성화함과 동시에 상기 비트 라인 동등화를 진행하여 복수의 비트 라인들을 프리차지하는 단계(S1140)와 선택된 워드 라인으로부터 데이터를 리드하는 단계(S920)에 포함된 복수의 비트 라인들을 프리차지하는 단계(S1610)는 공통되는 과정일 수 있다.
따라서, 메모리 장치(110)는 선택된 워드 라인을 비활성화함과 동시에 상기 비트 라인 동등화를 진행하여 복수의 비트 라인들을 프리차지하는 단계(S1140) 수행한 이후, 선택된 워드 라인을 활성화시키는 단계(S1620), 복수의 비트 라인들의 레벨의 변화량을 기초로 데이터를 출력하는 단계(S1630) 및 선택된 워드 라인을 비활성화함과 동시에 상기 비트 라인 동등화를 진행하여 복수의 비트 라인들을 프리차지하는 단계(S1640)를 수행할 수 있다.
도 19는 본 발명의 실시예들에 따른 열화 워드 라인을 판단하기 위한 흐름도이다.
도 19를 참조하면, 메모리 시스템(100)의 동작 방법(400)의 열화 워드 라인을 판단하는 단계(S430)는 복수의 워드 라인들 중에서 선택된 워드 라인의 페일 비트 카운트가 제1 임계 카운트보다 클 때 충족되는 제1 조건을 판단하는 단계 및 선택된 라인의 페일 비트 카운트가 선택된 워드 라인에 인접하는 워드 라인들의 페일 비트 카운트 중에서 최대 페일 비트 카운트와 제2 임계 카운트의 합보다 클 때 충족되는 제2 조건을 판단하는 단계를 포함할 수 있다.
전술한 바와 같이, 워드 라인(WL)을 비활성화함과 동시에 비트 라인 동등화를 진행하여 워드 라인 검증을 수행하는 것은 오버킬(Overkill) 조건이기도 하다.
따라서, 열화 워드 라인을 판단하기 위해서는 임계값에 대한 조건 및 오버킬 배제를 위한 조건이 요구된다.
이때, 제1 조건은 열화 워드 라인을 판단하기 위한 임계값과 관련된 조건이고, 제2 조건은 메모리 셀 어레이의 상단 또는 하단에서 발생하는 오버킬의 배제를 위한 조건이다. 메모리 컨트롤러(120)는 제1 조건 및 제2 조건을 모두 충족하는 워드 라인을 열화 워드 라인을 판단할 수 있다.
도 20은 본 발명의 실시예들에 따른 열화 워드 라인을 판단하는 동작을 타낸 흐름도이다.
도 20을 참조하면, 메모리 컨트롤러(120)는 복수의 워드 라인들 각각에 대한 페일 비트 카운트를 기초로 열화 워드 라인을 판단할 수 있다.
메모리 셀 어레이(210)에 n개의 워드 라인(WL_1 ~ WL_n)이 존재하고, n개의 워드 라인 각각에 대응하는 페일 비트 카운트(FBC_1 ~ FBC_n)이 카운팅되었고, n개의 워드 라인(WL WL_1 ~ WL_n)에 대응하는 주소는 각각 1 내지 n이라고 가정한다.
메모리 컨트롤러(120)는 i의 초기값을 2로 설정할 수 있다(S2010). 가장 외각에 존재하는 워드 라인인 워드 라인1(WL1) 및 워드 라인n(WL_n)은 인접하는 워드 라인이 하나에 불과 하여, 후술할 제2 조건의 충족 여부를 판단할 수 없기 때문이다.
이후, 메모리 컨트롤러(120)는 i가 전체 로우의 개수인 n 이상인지를 판단할 수 있다(S2020). i가 n 이상일 때(S2020-Y), 메모리 컨트롤러(120)는 페일 로우 판단을 종료할 수 있다.
한편, 메모리 컨트롤러(120)는 i가 n이상이 아닐 때(S1920-N) i주소에 해당하는 워드 라인i(WL_i)의 페일 비트 카운트(FBC_i)가 제1 임계 카운트(CNT1)보다 큰지 판단할 수 있다(S2030).
S2030단계는 제1 조건을 판단하는 단계(S1910)에 대응하는 것으로, 열화 워드 라인을 판단하기 위한 임계값과 관련된 조건에 해당한다.
이때, 제1 임계 카운트는, 일 예로, 메모리 셀 어레이(210)에 교차하는 전체 비트 라인(BL) 개수의 1/2로 설정될 수 있다. 메모리 셀 어레이(210)에 1024개의 비트 라인이 교차하는 경우, 제1 임계 카운트(CNT1)는 512로 설정될 수 있다.
워드 라인i(WL_i)의 페일 비트 카운트(FBC_i) 제1 임계 카운트(CNT1)보다 큰 경우(S1930-Y), 워드 라인i(WL_i)의 페일 비트 카운트(FBC_i)가 워드 라인i(WL_i)에 인접하는 워드 라인들, 즉 워드 라인i-1(WL_i-1) 및 워드 라인i+1(WL_i+1)의 페일 비트 카운트들(FBC_i-1, FBC_i+1) 중에서 최대 페일 비트 카운트(Max(FBC_i-1, FBC_i+1))와 제2 임계 카운트(CNT2)의 합보다 큰지 판단할 수 있다(S2040).
한편, 워드 라인i(WL_i)의 페일 비트 카운트(FBC_i)가 제1 임계 카운트(CNT1)보다 크지 않은 경우(S2030-N), 메모리 컨트롤러(120)는 다음 워드 라인(WL)에 대하여 제1 조건 및 제2 조건의 충족 여부를 판단하기 위해 i를 1 증가시킬 수 있다(S2060).
S2040단계는 제2 조건을 판단하는 단계(S1920)에 대응하는 것으로, 메모리 컨트롤러(120)는 제2 조건을 통해 메모리 셀 어레이(211)의 상단 또는 하단의 워드 라인에서 발생하는 오버킬을 배제할 수 있다. 또한, 제2 조건을 충족하기 위해서는 워드 라인i(WL_i)의 페일 비트 카운트(FBC_i)가 인접한 워드 라인들(WL_i-1, WL_i-1)들과 비교하여 제2 임계 카운트(CNT2)보다 커야 하므로 하므로, 메모리 컨트롤러(120)는 제2 조건을 통해 열화 워드 라인에 의한 다발성 비트 플립을 검출할 수 있다.
워드 라인i(WL_i)의 페일 비트 카운트(FBC_i)가 워드 라인i(WL_i)에 인접한 워드 라인들(WL_i-1, WL_i+1)의 페일 비트 카운트들(FBC_i-1, FBC_i+1) 중에서 최대 페일 비트 카운트(Max(FBC_i-1, FBC_i+1))와 제2 임계 카운트(CNT2)의 합보다 큰 경우(S2040-Y), 워드 라인i(WL_i)를 열화 워드 라인으로 판단할 수 있다(S2050). 한편, 워드 라인i(WL_i)의 페일 비트 카운트(FBC_i)가 워드 라인i(WL_i)에 인접한 워드 라인들(WL_i-1, WL_i+1)의 페일 비트 카운트 중에서 최대 페일 비트 카운트(Max(FBC[i-1]), FBC[i+1]))와 제2 임계 카운트(CNT2)의 합보다 크지 않은 경우(S2040-N), 메모리 컨트롤러(120)는 다음 워드 라인에 대하여 제1 조건 및 제2 조건의 충족 여부를 판단하기 위해 i를 1 증가시킬 수 있다(S2060).
이를 통해, 메모리 컨트롤러(120)는 n개의 워드 라인(WL1 ~ WLn)에 대하여 열화 워드 라인인지 여부를 판단할 수 있다.
도 21은 본 발명의 실시예들에 따른 워드 라인별로 제1 조건 및 제2 조건 충족 여부를 나타낸 도면이다.
도 21을 참조하면, 메모리 컨트롤러(120)는 복수의 워드 라인들(WL_1 ~ WL_16) 각각에 대하여 제1 조건(1ST CONDITION)을 판단하는 단계(S1910) 및 제2 조건(2ND CONDITION)을 판단하는 단계(S1920)를 통해 열화 워드 라인을 판단할 수 있다.
워드 라인1 내지 워드 라인2 및 워드 라인12 내지 워드 라인15(WL_0, WL_1, WL_2, WL_11, WL_12, WL_13, WL_14 및 WL_15)은 페일 비트 카운트(FBC)가 제1 임계 카운트(CNT1)인 8보다 크므로, 제1 조건(1ST CONDITION)을 충족시키는 워드 라인(WL)에 해당한다.
메모리 컨트롤러(120)는 제1 조건(1ST CONDITION)을 충족시키는 워드 라인들에 대하여 제2 조건(2ND CONDITION)을 충족시키는지 여부를 판단할 수 있다.
이때, 워드 라인11(WL_11)의 페일 비트 카운트(FBC_11)는 13이고, 워드 라인11(WL_11)에 인접하는 워드 라인은 워드 라인10(WL_10) 및 워드 라인12(WL_12)이다. 워드 라인10(WL_10)의 페일 비트 카운트(FBC_10)는 6이고, 워드 라인12(WL_12)의 페일 비트 카운트(FBC_12)는 8이다.
따라서, 제2 임계 카운트(CNT2)가 4이므로, 워드 라인10(WL_10)의 페일 비트 카운트(FBC_10)인 6과 워드 라인12(WL_12)의 페일 비트 카운트(FBC_12)인 8 중에서 최대 페일 비트 카운트(Max(FBC_9, FBC_11)는 8이고, 제2 임계 카운트(CNT2)는 4이며, 워드 라인11(WL_11)의 페일 비트 카운트(FBC_11)가 최대 페일 비트 카운트(Max(FBC_9, FBC_11)인 8과 와 제2 임계 카운트(CNT2)의 합인 12보다 크므로, 워드 라인11(WL_11)을 열화 워드 라인으로 판단할 수 있다.
워드 라인1 내지 워드 라인2 및 워드 라인12 내지 워드 라인15(WL_0, WL_1, WL_2, WL_12, WL_13, WL_14 및 WL_15)는 제1 조건(1ST CONDITION)을 만족하더라도, 제2 조건(2ND CONDITION)을 만족하지 못하므로 열화 워드 라인으로 판단되지 않을 수 있다.
메모리 컨트롤러(120)는 열화 워드 라인인 워드 라인11(WL_11)의 열화 워드 라인 정보(DWL_INFO)를 메모리 시스템(100) 외부로 출력할 수 있다. 또한, 메모리 컨트롤러(120)는 워드 라인11(WL_11)의 열화 워드 라인 정보(DWL_INFO)를 제2 메모리 장치(130)에 저장할 수 있다.
이후, 워드 라인11(WL_11)은 메모리 컨트롤러(120)에서 출력된 화 워드 라인 정보(DWL_INFO) 혹은 제2 메모리 장치(130)에 저장된 열화 워드 라인 정보(DWL_INFO)를 바탕으로 리던던시 워드 라인으로 대체될 수 있다.
도 22는 본 발명의 실시예들에 따라 결정된 열화 워드 라인을 나타낸 도면이다.
도 22를 참조하면, 메모리 컨트롤러(120)는 제1 조건 및 제2 조건을 충족하는 워드 라인으로서 둘 이상의 워드 라인이 존재하고, 하나의 워드 라인의 페일 비트 카운트가 다른 하나의 워드 라인의 페일 비트 카운트보다 크고, 하나의 워드 라인에 인접하는 워드 라인의 페일 비트 카운트들 중에서 최대 페일 비트 카운트와 하나의 워드 라인의 페일 비트 카운트의 차이가 다른 하나의 워드 라인에 인접하는 워드 라인의 페일 비트 카운트 중에서 최대 페일 비트 카운트와 다른 하나의 워드 라인의 페일 비트 카운트의 차이보다 클 때, 하나의 워드 라인을 열화 워드 라인으로 결정할 수 있다.
도 22에 도시된 바에 따르면, 워드 라인8(WL_8) 및 워드 라인11(WL_11)은 제1 조건(1ST CONDITION) 및 제2 조건(2ND CONDITION)을 충족하는 워드 라인이다. 이때, 워드 라인8(WL_8)의 페일 비트 카운트(FBC_8)는 14이고, 워드 라인11(WL_11)의 페일 비트 카운트(FBC_11)는 13으로, 워드 라인8(WL_8)의 페일 비트 카운트(FBC_8)가 워드 라인11(WL_11)의 페일 비트 카운트(FBC_11)보다 크다.
또한, 워드 라인8(WL_8)과 인접하는 워드 라인7(WL_7) 및 워드 라인9(WL_9)의 페일 비트 카운트(FBC_7, FBC_9) 중에서 최대값인 4와 워드 라인8(WL_8)의 페일 비트 카운트(FBC_8)의 차이는 10이고, 워드 라인11(11)의 페일 비트 카운트(FBC_11)와 인접하는 워드 라인10(WL_10) 및 워드 라인12(WL_12)의 페일 비트 카운트(FBC_10, FBC_12) 중에서 최대값인 8과 워드 라인11(WL_11)의 페일 비트 카운트(FBC_11)의 차이는 5이므로, 메모리 컨트롤러(120)는 워드 라인8(WL_8)를 열화 워드 라인으로 결정할 수 있다.
도 23 는 본 발명의 실시예들에 따른 컴퓨팅 시스템의 구성도이다.
도 23을 참조하면, 본 발명의 실시예들에 따른 컴퓨팅 시스템(2300)은 시스템 버스(2360)에 전기적으로 연결되는 메모리 시스템(100), 컴퓨팅 시스템(2300)의 전반적인 동작을 제어하는 중앙처리장치(CPU, 2310), 컴퓨팅 시스템(2300)의 동작과 관련한 데이터 및 정보를 저장하는 램(RAM, 2320), 사용자에게 사용 환경을 제공하기 위한 UI/UX (User Interface/User Experience) 모듈(2330), 외부 장치와 유선 및/또는 무선 방식으로 통신하기 위한 통신 모듈(2340), 컴퓨팅 시스템(2300)이 사용하는 파워를 관리하는 파워 관리 모듈(2350) 등을 포함할 수 있다.
컴퓨팅 시스템(2300)은 PC(Personal Computer)이거나, 스마트 폰, 태블릿 등의 모바일 단말, 또는 각종 전자 기기 등을 포함할 수 있다.
컴퓨팅 시스템(2300)은, 동작 전압을 공급하기 위한 배터리를 더 포함할 수 있으며, 응용 칩셋(Application Chipset), 그래픽 관련 모듈, 카메라 이미지 프로세서(Camera Image Processor), 디램 등을 더 포함할 수도 있다. 이외에도, 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
한편, 메모리 시스템(100)은, 하드 디스크 드라이브(HDD: Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치뿐 아니라, 솔리드 스테이트 드라이브(SSD: Solid State Drive), UFS(Universal Flash Storage) 장치, eMMC(embedded MMC) 장치 등과 같이 비휘발성 메모리에 데이터를 저장하는 장치 등을 포함할 수 있다. 비휘발성 메모리는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등을 포함할 수 있다. 이뿐만 아니라, 메모리 시스템(100)은 다양한 형태의 저장 장치로 구현되어, 다양한 전자 기기 내에 탑재될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 메모리 시스템 110: 메모리 장치
120: 메모리 컨트롤러 121: 호스트 인터페이스
122: 메모리 인터페이스 123: 제어 회로
124: 프로세서 125: 워킹 메모리
126: 제2 메모리 인터페이스 130: 제2 메모리 장치
210: 메모리 셀 어레이 220: 비트 라인 센스 앰프
230: 로우 디코더 240: 컬럼 디코더
250: 입출력 회로 260: 제어 로직

Claims (18)

  1. 복수의 워드 라인들과 복수의 비트 라인들이 교차하는 메모리 셀 어레이에서 상기 복수의 워드 라인들 각각을 비활성화함과 동시에 비트 라인 동등화를 진행하여 워드 라인 검증을 수행하는 단계;
    상기 워드 라인 검증 시 발생한 비트 플립의 개수인 페일 비트 카운트를 카운팅하는 단계; 및
    상기 복수의 워드 라인들의 페일 비트 카운트를 기초로 열화 워드 라인을 판단하는 단계;를 포함하는 메모리 시스템의 동작 방법.
  2. 제1항에 있어서,
    상기 열화 워드 라인의 주소, 상기 열화 워드 라인의 페일 비트 카운트 및 상기 열화 워드 라인의 페일 비트 카운트 와 상기 열화 워드 라인에 인접하는 워드 라인들의 페일 비트 카운트의 차이를 포함한 열화 워드 라인 정보를 출력하는 단계; 메모리 시스템의 동작 방법.
  3. 제1항에 있어서,
    상기 워드 라인 검증을 수행하는 단계는,
    상기 복수의 워드 라인들 중에서 선택된 제1 워드 라인에 대응하는 메모리 셀들에 설정된 패턴을 라이트하는 단계;
    상기 제1 워드 라인에 대응하는 메모리 셀들로부터 데이터를 리드하는 단계; 및
    상기 설정된 패턴과 상기 메모리 셀들로부터 리드한 데이터를 비교하는 단계;를 포함하는 메모리 시스템의 동작 방법.
  4. 제3항에 있어서,
    상기 설정된 패턴을 라이트하는 단계는,
    상기 복수의 비트 라인들을 프리차지하는 단계;
    상기 제1 워드 라인을 활성화시키는 단계;
    상기 복수의 비트 라인들을 통해 상기 제1 워드 라인에 대응하는 메모리 셀들에 상기 설정된 패턴을 입력하는 단계; 및
    상기 제1 워드 라인을 비활성화함과 동시에 상기 비트 라인 동등화를 진행하여 상기 복수의 비트 라인들을 프리차지하는 단계;를 포함하는 메모리 시스템의 동작 방법.
  5. 제3항에 있어서,
    상기 메모리 셀들로부터 데이터를 리드하는 단계는,
    상기 복수의 비트 라인들을 프리차지하는 단계;
    상기 제1 워드 라인을 활성화시키는 단계;
    상기 복수의 비트 라인의 레벨의 변화량을 기초로 상기 제1 워드 라인에 대응하는 메모리 셀들에 저장된 데이터를 출력하는 단계; 및
    상기 제1 워드 라인을 비활성화함과 동시에 상기 비트 라인 동등화를 진행하여 상기 복수의 비트 라인들을 프리차지하는 단계;를 포함하는 메모리 시스템의 동작 방법.
  6. 제1항에 있어서,
    상기 열화 워드 라인을 판단하는 단계는,
    상기 복수의 워드 라인들 중에서 선택된 제2 워드 라인의 페일 비트 카운트가 제1 임계 카운트보다 클 때 충족되는 제1 조건을 판단하는 단계; 및
    상기 제2 워드 라인의 페일 비트 카운트가 상기 제2 워드 라인에 인접하는 워드 라인들의 페일 비트 카운트 중에서 최대 페일 비트 카운트와 제2 임계 카운트의 합보다 클 때 충족되는 제2 조건을 판단하는 단계;를 포함하는 메모리 시스템의 동작 방법.
  7. 제6항에 있어서,
    상기 제1 임계 카운트는 상기 제2 워드 라인과 교차하는 비트 라인들의 개수의 1/2인 메모리 시스템의 동작 방법.
  8. 제6항에 있어서,
    상기 제2 임계 카운트는 상기 제2 워드 라인과 교차하는 라인들의 개수의 1/4인 메모리 시스템의 동작 방법.
  9. 제6항에 있어서,
    상기 제1 조건 및 상기 제2 조건을 충족하는 제3 워드 라인 및 제4 워드 라인이 존재하고, 상기 제3 워드 라인의 페일 비트 카운트가 상기 제4 워드 라인의 페일 비트 카운트보다 크고, 상기 제3 워드 라인에 인접하는 워드 라인의 페일 비트 카운트들 중에서 최대 페일 비트 카운트와 상기 제3 워드 라인의 페일 비트 카운트의 차이가 상기 제4 워드 라인에 인접하는 워드 라인의 페일 비트 카운트 중에서 최대 페일 비트 카운트와 상기 제4 워드 라인의 페일 비트 카운트의 차이보다 클 때, 상기 제3 워드 라인을 열화 워드 라인으로 결정하는 메모리 시스템의 동작 방법.
  10. 복수의 워드 라인들, 복수의 비트 라인들 및 복수의 워드 라인들과 복수의 비트 라인들이 교차하는 메모리 셀 어레이를 포함하는 메모리 장치; 및
    상기 복수의 워드 라인들 각각에 대하여 상기 복수의 워드 라인들 각각을 비활성화함과 동시에 비트 라인 동등화를 진행하여 워드 라인 검증을 수행하고,
    상기 워드 라인 검증 시 발생한 비트 플립의 개수인 페일 비트 카운트를 카운팅하고,
    상기 복수의 워드 라인들의 페일 비트 카운트를 기초로 열화 워드 라인을 판단하는 메모리 컨트롤러;를 포함하는 메모리 시스템.
  11. 제10항에 있어서,
    상기 메모리 컨트롤러는,
    상기 열화 워드 라인의 판단에 기초하여 상기 열화 워드 라인의 주소, 상기 열화 워드 라인의 페일 비트 카운트 및 상기 열화 워드 라인의 페일 비트 카운트와 상기 열화 워드 라인에 인접하는 워드 라인들의 페일 비트 카운트의 차이를 포함하는 열화 워드 라인 정보를 출력하는 메모리 시스템.
  12. 제10항에 있어서,
    상기 메모리 컨트롤러는,
    상기 복수의 워드 라인들 중에서 선택된 제1 워드 라인에 대응하는 메모리 셀들에 설정된 패턴을 라이트하고,
    상기 제1 워드 라인에 대응하는 메모리 셀들로부터 데이터를 리드하고,
    상기 설정된 패턴과 메모리 셀들로부터 리드한 데이터를 비교하는 메모리 시스템.
  13. 제12항에 있어서,
    상기 메모리 장치는,
    상기 복수의 비트 라인들을 프리차지하고,
    상기 제1 워드 라인을 활성화시키고,
    상기 복수의 비트 라인들을 통하여 상기 제1 워드 라인에 대응하는 메모리 셀들에 상기 설정된 패턴을 입력하고,
    상기 제1 워드 라인을 비활성화함과 동시에 상기 비트 라인 동등화를 진행하여 상기 복수의 비트 라인들을 프리차지하는 메모리 시스템.
  14. 제12항에 있어서,
    상기 메모리 장치는,
    상기 복수의 비트 라인들을 프리차지하고,
    상기 제1 워드 라인을 활성화 시키고,
    상기 복수의 비트 라인들에 대한 레벨 변화량을 기초로 상기 제1 워드 라인에 대응하는 메모리 셀들에 저장된 데이터를 출력하고,
    상기 제1 워드 라인을 비활성화함과 동시에 상기 비트 라인 동등화를 진행하여 상기 복수의 비트 라인들을 프리차지하는 메모리 시스템.
  15. 제10항에 있어서,
    상기 메모리 컨트롤러는,
    상기 복수의 워드 라인들 중에서 선택된 제2 워드 라인의 페일 비트 카운트가 제1 임계 카운트보다 클 때 충족되는 제1 조건 및 상기 제2 워드 라인의 페일 비트 카운트가 상기 제2 워드 라인에 인접하는 워드 라인들의 페일 비트 카운트 중에서 최대 페일 비트 카운트와 제2 임계 카운트의 합보다 클 때 충족되는 제2 조건을 판단하는 메모리 시스템.
  16. 제15항에 있어서,
    상기 제1 임계 카운트는 상기 제2 워드 라인과 교차하는 비트 라인들의 개수의 1/2인 메모리 시스템.
  17. 제15항에 있어서,
    상기 제2 임계 카운트는 상기 제2 워드 라인과 교차하는 라인들의 개수의 1/4인 메모리 시스템.
  18. 제15항에 있어서,
    상기 메모리 컨트롤러는,
    상기 제1 조건 및 상기 제2 조건을 충족하는 제3 워드 라인 및 제4 워드 라인이 존재하고, 상기 제3 워드 라인의 페일 비트 카운트가 상기 제4 워드 라인의 페일 비트 카운트보다 크고, 상기 제3 워드 라인에 인접하는 워드 라인의 페일 비트 카운트들 중에서 최대 페일 비트 카운트와 상기 제3 워드 라인의 페일 비트 카운트의 차이가 상기 제4 워드 라인에 인접하는 워드 라인의 페일 비트 카운트 중에서 최대 페일 비트 카운트와 상기 제4 워드 라인의 페일 비트 카운트의 차이보다 클 때, 상기 제3 워드 라인을 열화 워드 라인으로 결정하는 메모리 시스템.
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