CN103578527A - 写入驱动器电路、使用其的半导体装置以及存储系统 - Google Patents

写入驱动器电路、使用其的半导体装置以及存储系统 Download PDF

Info

Publication number
CN103578527A
CN103578527A CN201310069109.6A CN201310069109A CN103578527A CN 103578527 A CN103578527 A CN 103578527A CN 201310069109 A CN201310069109 A CN 201310069109A CN 103578527 A CN103578527 A CN 103578527A
Authority
CN
China
Prior art keywords
write
driver
electric current
address signal
response
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201310069109.6A
Other languages
English (en)
Inventor
林相局
严浩锡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN103578527A publication Critical patent/CN103578527A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Computer Hardware Design (AREA)

Abstract

本发明公开了一种写入驱动器电路、使用所述写入驱动器电路的半导体装置、以及存储系统，所述写入驱动器电路包括写入控制单元和写入驱动器。所述写入控制单元被配置成根据要储存的数据来产生写入控制电流。所述写入驱动器被配置成响应于写入控制电流和地址信号而产生用于将数据写入存储器单元中的写入电流，其中，所述写入驱动器根据写入控制电流和地址信号来改变写入电流的幅值。

Description

写入驱动器电路、使用其的半导体装置以及存储系统
相关申请的交叉引用
本申请要求2012年8月10日向韩国知识产权局提交的申请号为10-2012-0087599的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明总体而言涉及一种半导体装置，更具体而言，涉及一种半导体装置的写入驱动器电路和一种存储系统。
背景技术
一般而言，DRAM包括由电容器构成的存储器单元阵列，并且通过对电容器充电或放电来储存数据。DRAM被广泛使用的一部分原因是因为其的高速率操作。然而，因为储存数据是通过对电容器充电或放电来实现的，所以DRAM具有易失性存储器特性。已经不断地开发了在保持快速操作速率的同时具有非易失性存储器特性的下一代存储装置。下一代存储装置的代表性实例可以包括阻变存储装置，所述阻变存储装置包括由根据温度、电流或电压而具有可变电阻值的阻变材料形成的存储器单元阵列。由于阻变存储装置具有非易失性存储器特性并且以高速操作，所以阻变存储装置已经被认为是用以解决DRAM缺点的替代性存储器件。
图1示意性地说明现有的阻变存储装置10的配置。阻变存储装置10包括存储体BANK、行地址译码器14以及列地址译码器13。存储体BANK包括多个字线WL0至WLk和多个位线BL0至BLl。各个位线BL0至BLl耦接以从写入驱动器12接收写入电流，写入驱动器12被配置成从写入控制单元11接收用于储存数据的写入控制电流WCC。
参见图1，存储体BANK包括大量的位线BL0至BLl以及字线WL0至WLk。随着存储体的容量增加并且存储器工艺变得更加集成，位线之间的干扰或者位线与字线之间的干扰显著地增加。因此，即使向两个不同的存储器单元写入相同的数据，但是不同的数据可能被写入靠近写入驱动器12的存储器单元B和较远离写入驱动器12的存储器单元A。具体地，当写入电流传送到较远离写入驱动器12的存储器单元A时，写入电流可能显著地改变。
当写入电流以变化的方式传送时，可能不能将准确的数据写入存储器单元。写入电流的变化可能在使用多电平单元方案的存储器件中产生复杂的问题。
发明内容
本文描述了一种写入驱动器和使用所述写入驱动器的半导体装置，无论存储器单元的位置如何所述写入驱动器都能够传送具有大体相似幅值的写入电流。
在本发明的一个实施例中，一种写入驱动器电路包括：写入控制单元，所述写入控制单元被配置成根据要储存的数据来产生写入控制电流；以及写入驱动器，所述写入驱动器被配置成响应于写入控制电流和地址信号而产生用于将数据写入存储器单元中的写入电流，其中，所述写入驱动器根据写入控制电流和地址信号来改变写入电流的幅值。
在本发明的另一个实施例中，一种写入驱动器电路包括：写入控制单元，所述写入控制单元被配置成根据要储存的数据来产生写入控制电流；主写入驱动器，所述主写入驱动器被配置成响应于写入控制电流而产生用于将数据写入存储器单元中的写入电流；以及子写入驱动器，所述子写入驱动器被配置成响应于写入控制电流和地址信号而产生写入电流。
在本发明的另一个实施例中，一种半导体装置包括：写入控制单元，所述写入控制单元被配置成根据要储存的数据来产生写入控制电流；写入驱动器，所述写入驱动器被配置成响应于写入控制电流而产生写入电流，所述写入电流具有与到要储存数据的存储器单元的距离成比例改变的幅值；行开关，所述行开关与字线连接，以响应于行地址信号来选择要储存数据的存储器单元，以及列开关，所述列开关被配置成响应于列地址信号而选择与要储存数据的存储器单元连接的位线。
在本发明的另一个实施例中，一种存储系统包括：存储器主机；写入控制单元，所述写入控制单元被配置成从存储器主机接收命令信号和数据，并且产生写入控制电流；写入驱动器，所述写入驱动器被配置成响应于写入控制电流而产生写入电流，所述写入电流具有与到要储存数据的存储器单元的距离成比例改变的幅值；行开关，所述行开关与字线连接，以响应于行地址信号来选择要储存数据的存储器单元；以及列开关，所述列开关被配置成响应于列地址信号而选择与要储存数据的存储器单元连接的位线。
附图说明
结合附图来描述本发明的特点、方面和实施例，其中：
图1示意性地说明现有阻变存储装置的配置；
图2示意性地说明根据本发明的一个实施例的写入驱动器电路的配置；
图3说明根据本发明的一个实施例的包括图2的写入驱动器的半导体装置的配置；
图4说明图2的写入控制单元的配置；以及
图5示意性地说明根据本发明的另一个实施例的存储系统的配置。
具体实施方式
在下文中，将参照附图通过各种实施例来描述根据本发明的写入驱动器电路、使用写入驱动器电路的半导体装置、以及存储系统。
图2说明根据本发明的一个实施例的写入驱动器电路1的配置的框图。写入驱动器电路1包括写入控制单元11和写入驱动器100。写入控制单元11被配置成根据要储存的数据来产生写入控制电流WCC，并且还可以根据已经储存在存储器单元中的数据来改变写入控制电流WCC。即，写入控制单元11产生适于将存储器单元编程到设定状态或复位状态的写入控制电流WCC。写入控制单元11可以接收写入命令和数据以产生写入控制电流WCC。
写入驱动器100被配置成根据写入控制电流WCC和地址信号来产生写入电流WPGM。写入驱动器100响应于写入控制电流WCC而改变写入电流WPGM。即，写入驱动器100可以响应于本身取决于储存在存储器单元中的数据的写入控制电流WCC来改变写入电流WPGM的幅值。
此外，写入驱动器100响应于地址信号而改变写入电流WPGM。地址信号包括列地址信号CA<0:n>和行地址信号RA<0:m>。写入驱动器100接收列地址信号CA<0:n>和行地址信号RA<0:m>，并且利用它们来确定要储存数据的存储器单元的位置。写入驱动器100可以确定写入驱动器100与存储器单元的位置之间的距离，以改变写入电流WPGM的幅值。例如，当要储存数据的存储器单元较远离写入驱动器100时，写入电流WPGM的幅值与当存储器单元较靠近写入驱动器100时相比可以增加。
随着半导体工艺变得更加集成，存储体中存在的存储器单元的数目增加。因此，当访问存储器单元时，信号线之间的干扰或者存储器单元之间的干扰增加，并且当将从诸如写入驱动器的控制电路中产生的信号传送到存储器单元时，干扰随着写入驱动器与存储器单元之间的距离的增加而增加。具体地，包括由阻变材料形成的存储器单元的阻变存储装置通过根据电流的幅值来改变电阻值而储存数据。然而，当写入电流由于干扰而以变化的方式传送到存储器单元时，不可能保证写入操作的可靠性。例如，期望的数据可以写入靠近写入驱动器的存储器单元，但是可能不能正确地写入较远离写入驱动器的存储器单元。
根据本发明的一个实施例的写入驱动器电路1可以感测存储器离写入驱动器电路1有多远，并且可以与该距离成比例地改变写入电流WPGM的幅值。假设相同的数据应当储存在两个分开的存储器单元中，写入驱动器电路1针对较远离写入驱动器电路1的存储器单元产生具有更大幅值的写入电流WPGM。因此，写入驱动器电路1可以稳定地将期望的数据写入存储器单元中，而与写入驱动器100到存储器单元的不同距离无关。
在本发明的一个实施例中，存储器单元可以由阻变材料、相变材料或磁性材料形成，但是不局限于此。当存储器单元由阻变材料形成时，阻变材料的电阻值可以根据写入电流WPGM而改变以储存数据。当存储器单元由相变材料形成时，相变材料的晶体结构可以根据写入电流WPGM而改变以储存数据。当存储器单元由磁性材料形成时，磁性材料的磁化方向可以根据写入电流WPGM而改变以储存数据。
在图2中，写入驱动器100包括主写入驱动器1100和子写入驱动器1200。主写入驱动器1100被配置成响应于写入控制电流WCC而产生写入电流WPGM。子写入驱动器1200被配置成响应于写入控制电流WCC、列地址信号CA<0:n>以及行地址信号RA<0:m>而产生写入电流WPGM。主写入驱动器1100产生仅与写入控制电流WCC的改变相对应的写入电流WPGM。即，主写入驱动器1100可以始终与存储器单元的位置无关地产生写入电流WPGM。子写入驱动器1200产生与写入控制电流WCC的改变相对应的写入电流WPGM，并且响应于地址信号CA<0:n>和RA<0:m>来判断是否产生写入电流WPGM。即，子写入驱动器1200根据要储存数据的存储器单元的位置来选择性地产生写入电流WPGM。
图3是说明包括图2的写入驱动器的根据本发明的一个实施例的半导体装置2的配置的图。参见图3，半导体装置2包括写入驱动器100、列开关1300以及行开关1400。列开关1300被配置成选择存储器单元所在的行，并且包括位线开关BLSW和全局位线开关GBLSW。位线开关BLSW是用于选择与存储器单元1500连接的位线的开关。全局位线开关GBLSW是用于选择与位线连接的全局位线的开关。由于存储装置包括大量位线，所以预定数目的位线被分组并且与全局位线连接。因此，在选择要储存或输出数据的存储器单元的行时，使用顺序地选择全局位线和位线的两级选择方法。当使用全局位线时，用于选择位线的列地址信号的数目可以减小，并且译码可以有效地执行。
如上所述，存储器单元可以由阻变材料、相变材料或磁性材料形成。因此，本发明的实施例可以应用于阻变存储器、相变存储器、磁性存储器等。此外，本发明的实施例可以应用于存储器单元不包括电容器的所有类型的下一代存储器。
位线开关BLSW可以通过列地址信号CA<0:n>译码所产生的位线选择信号BLS而被导通。全局位线开关GBLSW可以通过列地址信号CA<0:n>译码所产生的全局位线选择信号GBLS而被导通。
行开关1400是与字线连接以选择存储器单元1500的开关。当字线被使能以选择存储器单元1500所在的列时，行开关1400可以形成经过存储器单元1500的电流路径。
在图3中，主写入驱动器1100包括第一PMOS晶体管1101和第二PMOS晶体管1102。第一PMOS晶体管1101具有被配置成接收写入控制电流WCC的栅极和漏极以及与电源电压连接的源极。第二PMOS晶体管1102具有被配置成接收写入控制电流WCC的栅极、与电源电压连接的源极、以及与施加写入电流WPGM的节点d连接的漏极。第一PMOS晶体管1101接收写入控制电流WCC以执行电流镜的功能。第二PMOS晶体管1102响应于写入控制电流WCC而执行驱动器的功能以产生写入电流WPGM。因此，主写入驱动器1100被配置成产生与写入控制电流WCC的幅值相对应的写入电流WPGM。
子写入驱动器1200包括列子驱动器1210和行子驱动器1220。列子驱动器1210被配置成响应于写入控制电流WCC和列地址信号CA<0:n>而产生写入电流WPGM。列子驱动器1210可以响应于列地址信号CA<0:n>而改变写入电流WPGM的幅值。行子驱动器1220响应于写入控制电流WCC和行地址信号RA<0:m>而产生写入电流WPGM。行子驱动器1220可以响应于行地址信号RA<0:m>而改变写入电流WPGM的幅值。
在图3中，列子驱动器1210包括第一驱动器1211、列位置控制部1212以及第一开关1213。第一驱动器1211被配置成响应于写入控制电流WCC而产生第一子写入电流SWPGM1。列位置控制部1212被配置成响应于列地址信号CA<0:n>而产生第一控制信号YC1。列位置控制部1212确定列地址信号CA<0:n>所选中的存储器单元离写入驱动器100有多远。当存储器单元靠近写入驱动器100时，列位置控制部1212将第一控制信号YC1禁止，而当存储器单元较远离写入驱动器100时，列位置控制部1212将第一控制信号YC1使能。在本发明的一个实施例中，描述了列位置控制部121响应于列地址信号CA<0:n>。然而，如同全局位线选择信号，可以使用将列地址信号CA<0:n>译码所获得的译码信号。
第一开关1213被配置成响应于第一控制信号YC1而将第一子写入电流SWPGM1提供给施加写入电流的节点d。第一开关1213可以在第一控制信号YC1被禁止时不将第一子写入电流SWPGM1提供给写入电流WPGM，而可以在第一控制信号YC1被使能时将第一子写入电流SWPGM1提供给写入电流WPGM。因此，取决于根据列地址信号CA<0:n>的存储器单元的位置，第一开关1213选择性地将第一驱动器1211所产生的第一子写入电流SWPGM1传送到施加写入电流WPGM的节点d。因此，列子驱动器1210可以将第一子写入电流SWPGM1增加到主驱动器1100所产生的写入电流WPGM，由此改变写入电流WPGM的幅值。
第一驱动器1211可以包括第三PMOS晶体管，所述第三PMOS晶体管具有被配置成接收写入控制电流WCC的栅极和与电源电压连接的源极。第一开关1213可以包括第四PMOS晶体管，所述第四PMOS晶体管具有被配置成接收第一控制信号YC1的栅极、与第三PMOS晶体管的漏极连接的源极、以及与节点d连接的漏极。
列子驱动器1210可以包括多个第一驱动器1211和第一开关1213，并且列位置控制部1212可以产生多个第一控制信号YC1。当存在多个第一控制信号YC1、多个第一驱动器1211以及多个第一开关1213时，可以将存储器单元的位置细分，以产生最适合存储器单元的位置的写入电流。此外，可以产生对于能够储存两个或更多个比特的数据的多电平存储器单元而言适合的写入电流。
在图3中，行子驱动器1220包括第二驱动器1221、行位置控制部1222以及第二开关1223。第二驱动器1221被配置成接收写入控制电流WCC以产生第二子写入电流SWPGM2。行位置控制部1222被配置成接收行地址信号RA<0:m>并且产生第二控制信号XC1。行位置控制部1222以与列位置控制部1212相似的方式来感测存储器单元到写入驱动器100的距离。因此，根据行地址信号RA<0:m>，行位置控制部1222在存储器单元靠近写入驱动器100时将第二控制信号XC1禁止，而在存储器单元较远离于写入驱动器100时将第二控制信号XC1使能。
第二开关1223被配置成响应于第二控制信号XC1而将第二子写入电流SWPGM2提供给施加写入电流WPGM的节点d。第二开关1223可以在第二控制信号XC1被禁止时不将第二子写入电流SWPGM2提供给写入电流WPGM，而在第二控制信号XC1被使能时将第二子写入电流SWPGM2提供给写入电流WPGM。因此，取决于根据行地址信号RA<0:m>的存储器单元的位置，第二开关1223选择性地将第二驱动器1221所产生的第二子写入电流SWPGM2传送到施加了写入电流WPGM的节点d。因此，行子驱动器1220可以将第二子写入电流SWPGM2增加到主驱动器1100所产生的写入电流WPGM，由此改变写入电流WPGM2的幅值。
第二驱动器1221可以包括第五PMOS晶体管，所述第五PMOS晶体管具有被配置成接收写入控制电流WCC的栅极以及与电源电压连接的源极。第二开关1223可以包括第六PMOS晶体管，所述第六PMOS晶体管具有被配置成接收第二控制信号XC1的栅极、与第五PMOS晶体管的漏极连接的源极、以及与节点d连接的漏极。
行子驱动器1220还可以包括第三驱动器1224和第三开关1225，行位置控制部1222还可以产生第三控制信号XC2。第三驱动器1224和第三开关1225是被增加以分别执行与第二驱动器1221和第二开关1223大体相似的功能的部件，从而通过将存储器单元的位置细分来产生优化的写入电流WPGM。
在本发明的一个实施例中，描述了行位置控制部1222响应于行地址信号RA<0:m>。然而，可以使用将行地址信号RA<0:m>译码所获得的译码信号，并且是否将第二控制信号XC1和第三控制信号XC2使能可以基于译码信号的最高有效位（MSB）信息。
子写入驱动器1200感测要储存数据的存储器单元所在的行和列，并且根据感测的位置而将额外的电流提供到主驱动器1100所产生的写入电流WPGM，由此改变写入电流WPGM的幅值。子写入驱动器1200可以不将额外的子写入电流提供给最靠近写入驱动器100的存储器单元，而是可以将最大的子写入电流额外地提供给最远离写入驱动器100的存储器单元。
图4是说明图2的写入控制单元11的配置的图。参见图4，写入控制单元11包括第一NMOS晶体管11-1至第三NMOS晶体管11-3。第一NMOS晶体管11-1具有被配置成接收写入参考电流REF的栅极和漏极以及与接地电压连接的源极。第二NMOS晶体管11-2具有被配置成接收写入参考电流REF的栅极、与接地电压连接的源极、以及被配置成产生写入控制电流WCC的漏极。第三NMOS晶体管11-3具有被配置成接收写入参考电流REF的栅极、与接地电压连接的源极、以及被配置成产生写入控制电流WCC的漏极。
写入参考电流REF是幅值响应于写入命令和数据而改变的电流。即，在通过写入命令执行写入操作时产生写入参考电流REF，并且写入参考电流REF可以具有根据要储存在存储器单元中的数据而改变的幅值。第一NMOS晶体管11-1至第三NMOS晶体管11-3具有电流镜结构。因此，第二NMOS晶体管11-2和第三NMOS晶体管11-3所产生的写入控制电流WCC可以具有与写入参考电流REF大体相似的幅值。第二NMOS晶体管11-2和第三NMOS晶体管11-3可以将写入控制电流WCC传送到不同的写入驱动器。例如，当第二NMOS晶体管11-2所产生的写入控制电流WCC传送到图3的写入驱动器100时，第三NMOS晶体管11-3所产生的写入控制电流WCC可以传送到分配给另一个存储体或同一存储体的另一区域的写入驱动器。
图5是示意性地说明根据本发明的另一个实施例的存储系统的配置的框图。参见图5，存储系统包括存储器主机3和存储装置2。存储器主机3被配置成将包括行地址和列地址的地址信号ADD提供给存储装置2。此外，存储器主机3将诸如读取命令或写入命令的命令信号CMD提供给存储装置3。存储器主机3在写入操作期间提供要储存在存储装置2中的数据DQ，并且在读取操作期间接收从存储装置2中输出的数据DQ。存储器主机3可以包括存储器控制器，所述存储器控制器内建在具有存储装置2的诸如存储卡或SSD的单个半导体装置中。此外，存储器主机3可以包括诸如中央处理单元（CPU）或微处理器（MPU）的控制设备，所述控制设备与存储装置2形成计算机系统。
存储装置2可以从存储器主机3接收地址信号ADD、命令信号CMD以及数据DQ，以执行写入操作或读取操作。存储装置2在从存储器控制器3接收写入命令时执行写入操作。存储装置2从存储器控制器3接收地址信号ADD，以选择存储器单元阵列中的要储存数据的特定存储器单元。地址信号ADD可以通过行译码器200和列译码器300译码，以控制图3中所示的行开关1400和列开关1300。写入驱动器电路1在接收写入命令时执行写入操作，并且产生幅值与到要储存数据DQ的特定存储器单元的距离成比例改变的写入电流，由此稳定地将数据DQ储存在特定存储器单元中。
尽管以上已经描述了某些实施例，但是对于本领域技术人员而言可以理解的是，描述的实施例仅仅是示例性的。因此，不应基于所描述的实施例来限制本文描述的半导体装置。

Claims (20)

1.一种写入驱动器电路，包括：
写入控制单元，所述写入控制单元被配置成根据要储存的数据来产生写入控制电流；以及
写入驱动器，所述写入驱动器被配置成响应于所述写入控制电流和地址信号而产生用于将所述数据写入存储器单元中的写入电流，
其中，所述写入驱动器根据所述写入控制电流和所述地址信号来改变所述写入电流的幅值。
2.如权利要求1所述的写入驱动器电路，其中，所述地址信号包括行地址信号和列地址信号，以及
所述写入驱动器响应于所述行地址信号和所述列地址信号而随着所述写入驱动器和要储存所述数据的存储器单元之间的距离的增加来成比例地增加所述写入电流。
3.一种写入驱动器电路，包括：
写入控制单元，所述写入控制单元被配置成根据要储存的数据来产生写入控制电流；
主写入驱动器，所述主写入驱动器被配置成响应于所述写入控制电流而产生用于将所述数据写入存储器单元中的写入电流；以及
子写入驱动器，所述子写入驱动器被配置成响应于所述写入控制电流和地址信号而产生所述写入电流。
4.如权利要求3所述的写入驱动器电路，其中，所述主写入驱动器响应于所述写入控制电流而改变所述写入电流的幅值。
5.如权利要求3所述的写入驱动器电路，其中，所述子写入驱动器响应于所述写入控制电流和所述地址信号而改变所述写入电流的幅值。
6.如权利要求3所述的写入驱动器电路，其中，所述地址信号包括行地址信号和列地址信号，以及
所述子写入驱动器包括：
列子驱动器，所述列子驱动器被配置成响应于所述列地址信号而改变所述写入电流的幅值；以及
行子驱动器，所述行子驱动器被配置成响应于所述行地址信号而改变所述写入电流的幅值。
7.如权利要求6所述的写入驱动器电路，其中，所述列子驱动器包括：
第一驱动器，所述第一驱动器被配置成响应于所述写入控制电流而产生第一子写入电流；
列位置控制部，所述列位置控制部被配置成检测所述列地址信号，并且产生第一控制信号；以及
第一开关，所述第一开关被配置成响应于所述第一控制信号而将所述第一子写入电流提供给施加所述写入电流的节点。
8.如权利要求7所述的写入驱动器电路，其中，所述列位置控制部响应于所述列地址信号而产生所述第一控制信号。
9.如权利要求7所述的写入驱动器电路，其中，所述行子驱动器包括：
第二驱动器，所述第二驱动器被配置成响应于所述写入控制电流而产生第二子写入电流；
行位置控制部，所述行位置控制部被配置成检测所述行地址信号，并且产生第二控制信号；以及
第二开关，所述第二开关被配置成响应于所述第二控制信号而将所述第二子写入电流提供给施加所述写入电流的节点。
10.如权利要求9所述的写入驱动器电路，其中，所述行位置控制部接收所述行地址信号、检测所述行地址信号的最高有效位MSB、以及产生所述第二控制信号。
11.一种半导体装置，包括：
写入控制单元，所述写入控制单元被配置成根据要储存的数据而产生写入控制电流；
写入驱动器，所述写入驱动器被配置成响应于所述写入控制电流而产生写入电流，所述写入电流具有与所述写入驱动器和要储存所述数据的存储器单元之间的距离成比例改变的幅值；
行开关，所述行开关与字线连接，以响应于行地址信号而选择要储存所述数据的存储器单元；以及
列开关，所述列开关被配置成响应于列地址信号而选择与要储存所述数据的存储器单元连接的位线。
12.如权利要求11所述的半导体装置，其中，所述写入驱动器包括：
主写入驱动器，所述主写入驱动器被配置成响应于所述写入控制电流而产生所述写入电流；以及
子写入驱动器，所述子写入驱动器被配置成响应于所述写入控制电流、所述行地址信号以及所述列地址信号而产生所述写入电流。
13.如权利要求12所述的半导体装置，其中，所述子写入驱动器包括：
列子驱动器，所述列子驱动器被配置成响应于所述列地址信号而改变所述写入电流的幅值；以及
行子驱动器，所述行子驱动器被配置成响应于所述行地址信号而改变所述写入电流的幅值。
14.如权利要求13所述的半导体装置，其中，所述列子驱动器包括：
第一驱动器，所述第一驱动器被配置成响应于所述写入控制电流而产生第一子写入电流；
列位置控制部，所述列位置控制部被配置成检测所述列地址信号，并产生第一控制信号；以及
第一开关，所述第一开关被配置成响应于所述第一控制信号而将所述第一子写入电流提供给施加所述写入电流的节点。
15.如权利要求14所述半导体装置，其中，所述行子驱动器包括：
第二驱动器，所述第二驱动器被配置成响应于所述写入控制电流而产生第二子写入电流；
行位置控制部，所述行位置控制部被配置成检测所述行地址信号，并且产生第二控制信号；以及
第二开关，所述第二开关被配置成响应于所述第二控制信号而将所述第二子写入电流提供给施加所述写入电流的节点。
16.如权利要求11所述的半导体装置，其中，所述列开关包括：
位线开关，所述位线开关被配置成根据所述列地址信号而选择与所述存储器单元连接的位线；以及
全局位线开关，所述全局位线开关被配置成根据所述列地址信号而选择与所述位线连接的全局位线。
17.如权利要求11所述的半导体装置，其中，所述存储器单元包括阻变材料，其中，所述阻变材料具有根据所述写入电流而改变的电阻值以储存所述数据。
18.如权利要求11所述的半导体装置，其中，所述存储器单元包括相变材料，其中，所述相变材料具有根据所述写入电流而改变的晶体结构以储存所述数据。
19.如权利要求11所述的半导体装置，其中，所述存储器单元包括磁性材料，其中，所述磁性材料具有根据所述写入电流而改变的磁化方向以储存所述数据。
20.一种存储系统，包括：
存储器主机；
写入控制单元，所述写入控制单元被配置成从所述存储器主机接收命令信号和数据，并且产生写入控制电流；
写入驱动器，所述写入驱动器被配置成响应于所述写入控制电流而产生写入电流，所述写入电流具有与所述写入驱动器和要储存所述数据的存储器单元之间的距离成比例改变的幅值；
行开关，所述行开关与字线连接，以响应于行地址信号而选择要储存所述数据的存储器单元；以及
列开关，所述列开关被配置成响应于列地址信号而选择与要储存所述数据的存储器单元连接的位线。
CN201310069109.6A 2012-08-10 2013-03-05 写入驱动器电路、使用其的半导体装置以及存储系统 Pending CN103578527A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020120087599A KR20140021321A (ko) 2012-08-10 2012-08-10 라이트 드라이버 회로, 이를 이용하는 반도체 장치 및 메모리 시스템
KR10-2012-0087599 2012-08-10

Publications (1)

Publication Number Publication Date
CN103578527A true CN103578527A (zh) 2014-02-12

Family

ID=50050146

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310069109.6A Pending CN103578527A (zh) 2012-08-10 2013-03-05 写入驱动器电路、使用其的半导体装置以及存储系统

Country Status (3)

Country Link
US (1) US20140043887A1 (zh)
KR (1) KR20140021321A (zh)
CN (1) CN103578527A (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101920081B1 (ko) * 2012-05-21 2018-11-19 에스케이하이닉스 주식회사 라이트 제어 장치
US9257178B1 (en) * 2014-11-26 2016-02-09 Taiwan Semiconductor Manufacturing Company Limited Devices and methods for writing to a memory cell of a memory
US9514814B1 (en) * 2015-08-13 2016-12-06 Arm Ltd. Memory write driver, method and system
US10096361B2 (en) 2015-08-13 2018-10-09 Arm Ltd. Method, system and device for non-volatile memory device operation
US9601193B1 (en) * 2015-09-14 2017-03-21 Intel Corporation Cross point memory control
US9679643B1 (en) * 2016-03-09 2017-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive memory device having a trimmable resistance of at least on of a driver and a sinker is trimmed based on a row location
KR20200120788A (ko) * 2019-04-11 2020-10-22 에스케이하이닉스 주식회사 저항 변화 메모리 장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4912016B2 (ja) * 2005-05-23 2012-04-04 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR100723889B1 (ko) * 2006-06-30 2007-05-31 주식회사 하이닉스반도체 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자
CN101542632B (zh) * 2007-06-01 2012-12-26 松下电器产业株式会社 电阻变化型存储装置
TWI413121B (zh) * 2008-02-29 2013-10-21 Toshiba Kk Semiconductor memory device
JP2010146665A (ja) * 2008-12-19 2010-07-01 Toshiba Corp 抵抗変化型不揮発性半導体メモリ
WO2011045886A1 (ja) * 2009-10-15 2011-04-21 パナソニック株式会社 抵抗変化型不揮発性記憶装置

Also Published As

Publication number Publication date
US20140043887A1 (en) 2014-02-13
KR20140021321A (ko) 2014-02-20

Similar Documents

Publication Publication Date Title
US9472275B2 (en) Method of operating memory device using different read conditions
US8031517B2 (en) Memory device, memory system having the same, and programming method of a memory cell
CN103578527A (zh) 写入驱动器电路、使用其的半导体装置以及存储系统
KR102154296B1 (ko) 저항체를 이용한 비휘발성 메모리 장치의 구동 방법 및 비휘발성 메모리 장치
CN109841247B (zh) 具有电阻式存储器件的存储系统及其操作方法
US8885428B2 (en) Smart read scheme for memory array sensing
US9019773B2 (en) Nonvolatile memory device and method of operating the same
CN108154894B (zh) 电子设备
KR101942275B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
US9583189B2 (en) Memory device, operating and control method thereof
KR101552209B1 (ko) 멀티 비트를 프로그램하는 가변 저항 메모리 장치
US8451643B2 (en) Semiconductor memory device rewriting data after execution of multiple read operations
CN103886899A (zh) 非易失性存储装置
JP2011204302A (ja) 半導体記憶装置
KR20100097407A (ko) 저항성 메모리 장치, 이를 포함하는 메모리 시스템 및 저항성 메모리 장치의 프로그램 방법
US20140192588A1 (en) Nonvolatile Memory Device and Read Method Thereof
US9443586B2 (en) Nonvolatile memory device, memory system including the same and method for driving nonvolatile memory device
US11100990B2 (en) Memory device for avoiding multi-turn on of memory cell during reading, and operating method thereof
US20170153825A1 (en) Access methods of memory device using relative addressing
US20150109855A1 (en) Semiconductor memory device
JP2011198439A (ja) 半導体記憶装置およびその制御方法
KR20150116513A (ko) 불 휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
US10580488B2 (en) Memory device for generating a compensation current based on a difference between a first read voltage and a second read voltage and a method of operating the same
CN112562760A (zh) 存储器装置和存储器模块
CN112445645A (zh) 具有经修改存取的半导体装置以及相关联方法和系统

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20140212