CN112562760A - 存储器装置和存储器模块 - Google Patents

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Abstract

提供了一种存储器装置和一种存储器模块。存储器装置包括：存储器单元阵列，包括设置在多条字线和多条位线彼此交叉的区域中的多个存储器单元；行解码器，包括行开关并且被配置为对所述多条字线执行选择操作；列解码器，包括列开关并且被配置为对所述多条位线执行选择操作；以及控制逻辑，被配置为控制在数据读取操作中的字线预充电时段中将对被选字线执行的预充电操作，并且控制在位线预充电时段中将对被选位线执行的预充电操作，其中，连接到被选字线的行开关在位线预充电时段中被弱导通。

Description

存储器装置和存储器模块
本申请要求于2019年9月25日在韩国知识产权局提交的第10-2019-0118378号韩国专利申请的权益，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
发明构思涉及一种存储器装置，更具体地，涉及一种电阻式存储器装置以及一种电阻式存储器装置的读取方法。
背景技术
作为非易失性存储器装置，除了闪存装置之外，已知诸如相变RAM(PRAM)、纳米浮栅存储器(NFGM)、聚合物RAM(PoRAM)、磁性RAM(MRAM)、铁电RAM(FeRAM)、电阻式RAM(RRAM)的电阻式存储器装置。电阻式存储器装置可以具有闪存存储器的非易失性特性且具备动态随机存取存储器(DRAM)的较高速特性。
电阻式存储器装置的存储器单元可以具有根据编程数据的电阻分布。在对存储在存储器单元中的数据的读取操作中，可以通过向存储器单元施加恒定电流或电压并且读取根据存储器单元的电阻的大小而变化的电压来感测数据。连接到存储器单元的字线和位线可以均具有寄生电容器分量，并且电容会影响感测裕度和读取干扰特性。另一方面，在具有三维交叉点结构的存储器装置中，当竖直堆叠的第一层和第二层共用位线时，第一层的字线和第二层的字线的电容可能不同，因此，第一层和第二层的感测裕度和读取干扰特性可能不同。
发明内容
发明构思提供了一种存储器装置以及一种能够增大感测裕度和/或减小读取干扰的存储器装置的操作方法。
根据发明构思的一个方面，提供了一种存储器装置，所述存储器装置包括：存储器单元阵列，包括在多条字线和多条位线彼此交叉的区域中的多个存储器单元；行解码器，包括与所述多条字线对应的多个行开关并且被配置为对所述多条字线执行选择操作；列解码器，包括与所述多条位线对应的多个列开关并且被配置为对所述多条位线执行选择操作；以及控制逻辑，被配置为控制在数据读取操作中的字线预充电时段中将对连接到被选存储器单元的被选字线执行的预充电操作，并且控制在字线预充电时段之后的位线预充电时段中将对连接到被选存储器单元的被选位线执行的预充电操作，其中，连接到被选字线的行开关在位线预充电时段中被弱导通。
根据发明构思的一个方面，提供了一种存储器装置，所述存储器装置包括：存储器单元阵列，包括共用多条位线并且被堆叠的第一层和第二层，其中，第一层和第二层中的每个包括在多条字线和所述多条位线彼此交叉的区域中的多个存储器单元；行解码器，包括与所述多条字线对应的多个行开关并且被配置为对所述多条字线执行选择操作；列解码器，包括与所述多条位线对应的多个列开关并且被配置为对所述多条位线执行选择操作；字线预充电器件，被配置为在字线预充电时段中将字线预充电电压施加到由行解码器选择的被选字线；位线预充电器件，被配置为在位线预充电时段中将位线预充电电压施加到由列解码器选择的被选位线；以及比较器，将被选字线的电压与参考电压进行比较并输出比较结果，其中，当对第一层的第一存储器单元执行数据读取操作时，在字线预充电时段中将第一电平的第一字线选择信号施加到连接到第一存储器单元的第一行开关以使第一行开关导通，并且在位线预充电时段中将介于使第一行开关截止的第二电平与第一电平之间的第三电平的第一字线选择信号施加到第一行开关。
根据发明构思的一个方面，提供了一种存储器模块，所述存储器模块包括：模块板；多个存储器芯片，位于模块板上；以及非易失性存储器，位于模块板上并且与所述多个存储器芯片通信，所述多个存储器芯片中的每个包括：存储器单元阵列，包括共用多条位线并且被堆叠的第一层和第二层，其中，第一层和第二层中的每个包括在多条字线和所述多条位线彼此交叉的区域中的多个存储器单元；行解码器，包括与所述多条字线对应的多个行开关并且被配置为对所述多条字线执行选择操作；列解码器，包括与所述多条位线对应的多个列开关并且被配置为对所述多条位线执行选择操作；以及控制逻辑，被配置为控制对被选存储器单元的字线和位线的预充电操作，其中，当对第一层的第一存储器单元执行读取操作时，在位线预充电时段中将弱导通电平的第一字线选择信号施加到连接到第一存储器单元的第一行开关，并且其中，当对第二层的第二存储器单元执行读取操作时，在位线预充电时段中将截止电平的第二字线选择信号施加到连接到第二存储器单元的第二行开关。
根据发明构思的一个方面，提供了一种存储器装置的操作方法，其中，存储器装置包括多条字线、多条位线以及设置在所述多条字线和所述多条位线彼此交叉的区域中的多个存储器单元，所述多个存储器单元中的每个包括可变电阻器件和选择器件，所述操作方法包括：在第一预充电时段中对连接到所述多个存储器单元之中的被选存储器单元的被选字线进行预充电；在第二预充电时段中对连接到被选存储器单元的被选位线进行预充电，同时使用于将被选字线连接到数据线的行开关弱导通；将被选字线连接到数据线；以及基于数据线的电压来感测被选存储器单元的数据。
根据发明构思的一个方面，提供了一种存储器装置，所述存储器装置包括：存储器单元阵列，包括共用多条位线并且竖直堆叠的第一层和第二层，其中，第一层和第二层中的每个包括在多条字线和所述多条位线彼此交叉的区域中的多个存储器单元；行解码器，包括与所述多条字线对应的多个行开关并且被配置为对所述多条字线执行选择操作；列解码器，包括与所述多条位线对应的多个列开关并且被配置为对所述多条位线执行选择操作；读取电路，被配置为基于连接到所述多个存储器单元之中的被选存储器单元的被选字线的电压电平来读取被选存储器单元的数据；以及控制逻辑，用于控制使得当对第一层的第一存储器单元执行数据读取操作时，第一层的多条未选字线之中的N(N是零或正整数)条未选字线被浮置，并且当对第二层的第二存储器单元执行数据读取操作时，第二层的多条未选字线之中的M(M是大于N的正整数)条未选字线被浮置。
附图说明
通过下面结合附图进行的详细描述，将更清楚地理解发明构思的实施例，在附图中：
图1是示出根据发明构思的示例实施例的包括存储器装置的存储器系统的框图；
图2是示出根据发明构思的示例实施例的存储器装置的框图；
图3A和图3B是示出图2的存储器单元阵列的示例实施例的电路图；
图4A是示出图2的存储器单元阵列的示例实施例的电路图，并且图4B是图4A的存储器单元阵列的透视图；
图5A是示出图2的存储器单元阵列的示例实施例的电路图，并且图5B是图5A的存储器单元阵列的透视图；
图6A是示出针对图3A的存储器单元的可变电阻器件的置位写入和复位写入的图，并且图6B是示出当存储器单元是单级单元时根据电阻的存储器单元的分布的图；
图7是示出根据发明构思的示例实施例的存储器装置的读取方法的流程图；
图8是示出根据发明构思的示例实施例的用于执行存储器装置的读取操作的组件的电路图；
图9是示出根据发明构思的示例实施例的存储器装置的读取方法的图；
图10是示出根据发明构思的示例实施例的存储器装置的读取方法的流程图；
图11示出了根据发明构思的示例实施例的存储器装置的读取方法；
图12A和图12B示出了根据发明构思的示例实施例的存储器装置的读取方法；
图13示出了根据发明构思的示例实施例的存储器装置的读取方法；
图14A、图14B和图14C示出了根据发明构思的示例实施例的存储器装置的读取方法；
图15是示出根据发明构思的示例实施例的存储器装置的读取方法的电路图；
图16A、图16B和图16C示出了根据发明构思的示例实施例的存储器装置的读取方法；
图17是示出根据发明构思的示例实施例的存储器装置的读取方法的电路图；
图18A和图18B是示出根据发明构思的示例实施例的存储器装置的读取方法的图；
图19是示出根据发明构思的示例实施例的存储器装置的读取方法的图；
图20是示出在数据读取操作中补偿漏电流的示例的电路图；
图21是示出发明构思的实施例应用于3D存储器装置的示例的图；
图22是示出根据发明构思的实施例的存储器装置应用于SSD系统的示例的框图；
图23是示出根据发明构思的各种实施例的存储器系统的实现的示例的框图；以及
图24是示出根据发明构思的实施例的存储器装置被用作控制器的缓冲器的示例的框图。
具体实施方式
在下文中，将参照附图详细描述发明构思的示例实施例。
图1是示出根据发明构思的示例实施例的包括存储器装置的存储器系统的框图。在发明构思的一些实施例中，存储器装置200可以由于其包括电阻式存储器单元而被称为电阻式存储器装置。可选地，在发明构思的实施例中，存储器装置200可以包括其它各种类型的存储器单元。另外，由于存储器装置200可以设置在其中多条第一信号线和多条第二信号线彼此交叉的区域中，所以存储器装置200可以被称为交叉点存储器装置。例如，存储器装置200可以包括多个层，并且彼此相邻的层可以被配置为共用至少一条信号线。在以下实施例中，可以假设存储器装置200是电阻式存储器装置。
图1的存储器装置200可以以各种形式实现。作为示例，存储器装置200可以是将被实现为一个存储器芯片的装置。可选地，存储器装置200可以被定义为包括多个存储器芯片的装置。例如，存储器装置200可以是其中多个存储器芯片安装在板上的存储器模块。然而，发明构思的实施例不限于此，并且存储器装置200可以以各种形式(诸如包括一个或更多个存储器裸片的半导体封装件)来实现。
参照图1，存储器系统10可以包括存储器控制器100和存储器装置200。存储器装置200可以包括存储器单元阵列210、写入/读取电路220和/或控制逻辑230。另外，存储器控制器100可以包括处理器，并且在处理器的控制下，存储器控制器100可以以基于硬件、软件及其组合的方式来控制关于存储器装置200的各种存储操作。
存储器控制器100可以响应于来自主机HOST的写入/读取请求而控制存储器装置200以读取存储在存储器装置200中的数据，或者控制存储器装置200将数据写入到存储器装置200。例如，存储器控制器100可以向存储器装置200提供地址ADDR、命令CMD和/或控制信号CTRL，从而控制关于存储器装置200的编程(或写入)操作、读取操作和擦除操作。另外，可以在存储器控制器100与存储器装置200之间传送和接收要写入和读取的数据DATA。
尽管未示出，但是存储器控制器100可以包括RAM、处理单元、主机接口和存储器接口。RAM可以用作处理单元的操作存储器。处理单元可以控制存储器控制器100的操作。主机接口可以包括用于在主机与存储器控制器100之间交换数据的协议。存储器控制器100可以被配置为通过各种协议(例如以USB、MMC、PCI-E、高级技术附件(ATA)、串行-ATA、并行-ATA、SCSI、ESDI和集成驱动电子装置(IDE)为例)中的至少一种与主机通信。
存储器单元阵列210可以包括分别设置在其中多条第一信号线和多条第二信号线彼此交叉的区域中的多个存储器单元。在一些实施例中，第一信号线可以是位线和字线中的一种，并且第二信号线可以是位线和字线中的另一种。另外，多个存储器单元中的每个可以是可存储一位数据的单级单元(SLC)，或者可以是可存储至少两位或更多位数据的多级单元(MLC)。另外，存储器单元可以根据要存储在每个存储器单元中的位的数量而具有多个电阻分布。在一些实施例中，当一位数据被写入到一个存储器单元时，该存储器单元可以具有两个电阻分布。当两位数据被存储在一个存储器单元中时，该存储器单元可以具有四个电阻分布。
存储器单元阵列210可以包括电阻式存储器单元，所述电阻式存储器单元包括可变电阻器件。例如，当可变电阻器件包括相变材料并且电阻随着温度而改变时，电阻式存储器装置可以是相变随机存取存储器(PRAM)。在另一实施例中，当可变电阻器件包括上电极、下电极以及位于两者之间的过渡金属氧化物时，电阻式存储器装置可以是RRAM。在其它实施例中，当可变电阻器件包括磁性材料的上电极、磁性材料的下电极以及位于两者之间的介电材料时，电阻式存储器装置可以是MRAM。
写入/读取电路220可以在针对多个存储器单元之中的被选存储器单元的数据写入和读取操作中通过连接到被选存储器单元的被选第一信号线或被选第二信号线而向被选存储器单元提供恒定电压或电流。例如，当执行读取操作时，写入/读取电路220可以向被选第一信号线和/或被选第二信号线提供预充电电压，然后可以感测被选第一信号线的电压电平或被选第二信号线的电压电平。
控制逻辑230可以通过控制存储器装置200的各种组件来执行诸如数据写入和数据读取的存储操作。作为示例，控制逻辑230可以产生用于控制多个电压的电平、多个电压要施加的时间、多个电压的选择等的控制信号，其中，所述多个电压可以被施加到连接到被选存储器单元的信号线以及/或者用于驱动信号线的电路(例如，图2中的行解码器240、图2中的列解码器250和写入/读取电路220等)。
在存储器单元阵列210的读取操作中，读取电压可以被分别提供到连接到被选存储器单元的被选字线(在下文中称为字线)和被选位线(在下文中称为位线)。作为示例，第一预充电电压可以被提供给字线并且第二预充电电压可以被提供给位线，使得字线与位线之间的电压可以具有与预定的或可选地期望的设定值对应的电平差。另外，在针对字线和位线的预充电操作完成之后，要从字线和位线中的至少一者检测到的电压的电平可以根据被选存储器单元的编程状态(例如，置位状态或复位状态)而不同地变化。
作为示例，当执行使用从字线检测到的电压来感测数据的操作时，从字线检测到的电压的电平可以根据被选存储器单元的编程状态而不同。当从字线检测到的电压的电平大于预定的或可选地期望的参考电平时，可以因为被选存储器单元可处于置位状态而感测到“0”的数据，当从字线检测到的电压的电平小于预定的或可选地期望的参考电平时，可以因为被选存储器单元可处于复位状态而感测到“1”的数据。在各种实施例中，存储器装置200可以被实现为使用从位线检测到的电压来感测数据。可选地，存储器装置200可以被实现为使得当被选存储器单元处于置位状态时可以感测“1”的数据，并且当被选存储器单元处于复位状态时可以感测“0”的数据。
在如上所述的读取操作中，字线和位线可以分别具有电容分量(例如，寄生电容器)。例如，字线和位线可以具有它们自己的电容器分量、由于相邻的线而引起的电容器分量、由于连接到字线和位线的存储器单元而引起的电容器分量以及由于连接到字线和位线的外围电路(例如，驱动电路和感测电路等)而引起的电容器分量。字线和位线中的每者的这种电容器分量会影响感测裕度和读取干扰特性。
例如，当字线和/或位线的电容大时，大量的电流会流过存储器单元因而存储器单元的温度会增加。这会导致读取干扰。另外，在基于字线或位线的电压的电平来感测数据的读取方法中，当字线或位线的电容小时，感测裕度会减小。另外，在具有垂直三维交叉点结构的存储器装置中，当竖直堆叠的第一层和第二层共用位线时，第一层的字线的电容与第二层的字线的电容可以不同，因此第一层的感测裕度和/或读取干扰特性与第二层的感测裕度和/或读取干扰特性可以不同。
然而，根据发明构思的示例实施例，通过补偿字线或位线的寄生电容器分量，或者通过补偿第一层与第二层之间的电容差，可以增大感测裕度并且可以减少读取干扰。
在一些实施例中，在字线和位线被预充电然后字线和数据线被电荷共用之后，可以基于数据线的电压来感测数据，由此可以读取关于存储器单元的数据。此时，可以在位线预充电时段中将字线选择开关(例如，连接在字线与数据线之间的字线选择晶体管)弱导通(weakly turned on)，由此可以通过引起字线的寄生电容器分量增大的效果来增大感测裕度。例如，在位线预充电时段中连接到字线的字线选择晶体管可以响应于截止电平控制信号而截止，从而造成字线被浮置。在根据发明构思的实施例的存储器装置200中，连接到字线的字线选择晶体管可以响应于弱导通电平控制信号而弱导通以增大感测裕度，由此可以使字线被伪浮置。
在一些实施例中，存储器单元阵列210可以包括竖直堆叠的第一层和第二层，并且当对位于第一层中的第一存储器单元执行读取操作时，在位线预充电时段中通过第一字线连接到第一存储器单元的第一字线选择晶体管可以弱导通，因此第一字线可以被伪浮置，并且当对位于第二层中的第二存储器单元执行读取操作时，在位线预充电时段中通过第二字线连接到第二存储器单元的第二字线选择晶体管可以截止，因此第二字线可以被浮置，或者第二字线可以比第一字线更强地被伪浮置。换言之，要施加到第二字线选择晶体管的控制信号的电平可以比要施加到第一字线选择晶体管的控制信号的电平更接近截止电平。
在一些实施例中，存储器单元阵列210可以包括竖直堆叠的第一层和第二层，并且当第二层的字线寄生电容器分量大于第一层的字线寄生电容器分量时，可以在针对第一层的读取操作中基于禁止电压使未选字线偏置，并且可以在针对第二层的读取操作中使在位线预充电时段中与被选字线相邻的未选字线浮置。因此，第一层的读取干扰特性可以变得与第二层的读取干扰特性相同或类似。可选地，当对第一层和第二层执行读取操作时，在位线预充电时段中与被选字线相邻的未选字线可以被浮置，其中，要被浮置的未选字线的数量可以在第一层和第二层中不同。
根据如上所述的发明构思的示例实施例，可以通过使字线的电容增大的效果来增大感测裕度，并且第一层的感测裕度可以变得与第二层的感测裕度相同或类似。另外，由于第一层的字线与第二层的字线之间的电容差可以被补偿，所以第一层的读取干扰特性与第二层的读取干扰特性可以变得相同或类似。
存储器控制器100和存储器装置200可以被实现为单独的半导体装置。可选地，存储器控制器100和存储器装置200可以被集成到一个半导体装置中。例如，存储器控制器100和存储器装置200可以被集成到一个半导体装置中以构造存储器卡。例如，存储器控制器100和存储器装置200可以被集成到一个半导体装置中，并且可以构造PC卡(PCMCIA)、紧凑闪存卡(CF)、智能媒体卡(SM/SMC)、记忆棒、多媒体卡(例如，MMC、RS-MMC、微MMC)、SD卡(例如，SD、迷你SD、微SD)、以及通用闪存装置(UFS)等。
图2是示出根据发明构思的示例实施例的存储器装置的框图。
参照图2，存储器装置200可以包括存储器单元阵列210、写入/读取电路220、控制逻辑230、行解码器240、列解码器250和/或电压发生器260。写入/读取电路220可以包括写入驱动器221和感测放大单元222。
存储器单元阵列210可以连接到多条第一信号线和多条第二信号线。另外，存储器单元阵列210可以包括分别设置在其中多条第一信号线和多条第二信号线彼此交叉的区域中的多个存储器单元。在下文中，将描述其中多条第一信号线是字线WL并且多条第二信号线是位线BL的情况作为示例。
写入驱动器221可以选择性地连接到位线BL和/或字线WL并且可以向被选存储器单元提供写入电流。结果，写入驱动器221可以对要存储在存储器单元阵列210中的数据DATA进行编程。
感测放大单元222可以选择性地连接到位线BL和/或字线WL并且可以读取被写入在被选存储器单元中的数据。例如，感测放大单元222可以检测来自连接到被选存储器单元的字线WL的电压并且可以将其放大以输出读取数据DATA。
控制逻辑230可以基于从图1中的存储器控制器100接收到的命令CMD、地址ADDR和控制信号CTRL将数据写入到存储器单元阵列210或者可以输出各种控制信号以从存储器单元阵列210读取数据。结果，控制逻辑230可以在总体上控制存储器装置200中的各种操作。
从控制逻辑230输出的各种控制信号可以提供给写入/读取电路220、电压发生器260、行解码器240和列解码器250。例如，控制逻辑230可以向写入/读取电路220提供操作选择信号CTRL_op，可以向电压发生器260提供电压控制信号CTRL_vol，可以向行解码器240提供行地址X_ADDR，并且可以向列解码器250提供列地址Y_ADDR。
例如，当执行读取操作时，控制逻辑230可以控制针对行解码器240的字线和列解码器250的位线的选择操作以及感测放大单元222的感测操作以从被选存储器单元读取数据，并且可以控制电压发生器260，使得提供给行解码器240、列解码器250和感测放大单元222的电压具有预定的或可选地期望的电压电平。电压发生器260可以基于电压控制信号CTRL_vol针对存储器单元阵列210产生用于执行写入操作、读取操作和擦除操作的各种类型的电压。例如，电压发生器260可以产生用于驱动多条字线WL的第一驱动电压VR和用于驱动多条位线BL的第二驱动电压VC。例如，当执行读取操作时，电压发生器260可以产生第一预充电电压Vp1、放电电压Vdc以及行解码器240的开关的导通或截止电压作为第一驱动电压VR，并且可以产生第二预充电电压Vp2、钳位电压VCMP以及列解码器250的开关的导通或截止电压作为第二驱动电压VC。另外，电压发生器260可以产生要提供给写入/读取电路220的各种电压，诸如要被提供给写入驱动器221的置位或复位写入电压以及要被提供给感测放大单元222的参考电压Vref。
行解码器240可以通过多条字线WL而连接到存储器单元阵列210并且可以响应于从控制逻辑230接收到的行地址X_ADDR来激活多条字线WL之中的被选字线。例如，行解码器240可以响应于行地址X_ADDR来控制要施加到多条字线WL之中的被选字线的电压，或者可以控制被选字线的连接关系。行解码器240可以包括多个行开关，并且至少一个行开关可以连接到多条字线WL中的每条。通过所述多个行开关的导通或截止操作，被选字线可以被激活以用于写入/读取操作。在读取操作中，行解码器240可以将被选字线连接到感测放大单元222并且可以将放电电压Vdc施加到未选字线。
列解码器250可以通过多条位线BL而连接到存储器单元阵列210并且可以响应于从控制逻辑230接收到的列地址Y_ADDR来激活多条位线BL之中的被选位线。例如，列解码器250可以响应于列地址Y_ADDR来控制要施加到多条位线BL之中的被选位线的电压，或者可以控制被选位线的连接关系。列解码器250可以包括多个列开关，并且至少一个列开关可以连接到多条位线BL中的每条。通过所述多个列开关的导通或截止操作，被选位线可以被激活以用于写入/读取操作。
图3A和图3B是示出图2的存储器单元阵列的示例实施例的电路图。图3A和图3B示出了其中电阻式存储器单元是PRAM的情况。另外，图3A中所示的存储器单元阵列210可以对应于一个单元块。
存储器单元阵列210可以包括水平结构的二维存储器单元阵列，并且可以包括多条字线WL1至WLn、多条位线BL1至BLm以及多个存储器单元MC。存储器单元阵列可以包括多个存储器块。每个存储器块可以具有以行和列布置的多个存储器单元。在这里，字线WL的数量、位线BL的数量和存储器单元MC的数量可以根据实施例而变化。然而，发明构思不限于此，并且在其它实施例中，存储器单元阵列210可以包括垂直结构的三维存储器单元阵列。
根据一些实施例，多个存储器单元MC中的每个可以包括可变电阻器件R和开关器件SW。这里，可变电阻器件R可以被称为可变电阻材料并且开关器件SW可以被称为选择器件。
在一些实施例中，可变电阻器件R可以连接在多条位线BL1至BLm中的一条位线与开关器件SW之间，开关器件SW可以连接在可变电阻器件R与多条字线WL1至WLn中的一条字线之间。然而，发明构思不限于此，开关器件SW可以连接在多条位线BL1至BLm中的一条位线与可变电阻器件R之间，并且可变电阻器件R可以连接在开关器件SW与多条字线WL1至WLn中的一条字线之间。
开关器件SW可以连接在多条字线WL1至WLn中的任何一条与可变电阻器件R之间，并且可以根据施加到所连接的字线和位线的电压来控制向可变电阻器件R的电流供应。开关器件SW可以用双向阈值开关(OTS)材料来实现。然而，开关器件SW不限于此，并且在其它实施例中，开关器件SW可以被诸如单向二极管、双向二极管、晶体管的另一可开关器件改变。
电压可以通过多条字线WL1至WLn和多条位线BL1至BLm施加到存储器单元MC的可变电阻器件R，使得电流可以流过可变电阻器件R。例如，可变电阻器件R可以包括能够在第一状态与第二状态之间可逆地改变的相变材料层。然而，可变电阻器件R不限于此并且可以包括电阻值根据所施加的电压而变化的任何可变电阻器。例如，被选存储器单元MC可以根据施加到可变电阻器件R的电压而在第一状态与第二状态之间可逆地改变可变电阻器件R的电阻。
根据可变电阻器件R的电阻变化，存储器单元MC可以存储诸如“0”或“1”的数字信息并且还可以从存储器单元MC擦除数字信息。例如，数据可以在存储器单元MC中被写入高电阻状态“0”和低电阻状态“1”。这里，从高电阻状态“0”到低电阻状态“1”的写入操作可以被称为“置位操作”，并且从低电阻状态“1”到高电阻状态“0”的写入操作可以被称为“复位操作”。然而，根据发明构思的实施例的存储器单元MC不限于以上示出的高电阻状态“0”和低电阻状态“1”的数字信息，并且可以存储各种电阻状态。
通过选择多条字线WL1至WLn和多条位线BL1至BLm，可以对任意的存储器单元MC进行寻址，并且通过在多条字线WL1至WLn与多条位线BL1至BLm之间施加预定的或可选地期望的信号(例如，电压或电流)，可以对存储器单元MC进行编程。在一些实施例中，可以通过多条字线WL1至WLn之中的被选字线来测量电压，从而可以读取根据被选存储器单元MC的可变电阻器件R的电阻值的信息，即，被编程的数据。
参照图3B，存储器单元MC可以包括可变电阻器件R和开关器件SW，开关器件SW可以使用诸如晶体管和二极管的各种器件来实现。可变电阻器件R可以包括包含锗、锑和碲混合物(GST、Ge-Sb-Te)的相变膜11(或可变电阻层)、形成在相变膜11上的上电极12以及形成在相变膜11下面的下电极13。
上电极12和下电极13可以包括各种金属、金属氧化物或者金属氮化物。上电极12和下电极13可以包括铝(Al)、铜(Cu)、氮化钛(TiN)、氮化钛铝(TixAlyNz)、铱(Ir)、铂(Pt)、银(Ag)、金(Au)、多晶硅、钨(W)、钛(Ti)、钽(Ta)、氮化钽(TaN)、氮化钨(WN)、镍(Ni)、钴(Co)、铬(Cr)、锑(Sb)、铁(Fe)、钼(Mo)、钯(Pd)、锡(Sn)、锆(Zr)、锌(Zn)、氧化铱(IrO2)、氧化锆酸锶(SrZrO3)等。
相变膜11可以包括双极性电阻存储材料或单极性电阻存储材料。双极性电阻存储材料可以根据电流的极性被编程为置位状态或复位状态，并且钙钛矿类材料可以用于双极性电阻存储材料。另一方面，单极性电阻存储材料即便通过相同极性的电流也可以被编程为置位状态或复位状态，并且诸如NiOx或TiOx的过渡金属氧化物可以用于单极性电阻存储材料。
可以在具有相对高电阻率的非晶态与具有相对低电阻率的结晶态之间对GST材料进行编程。可以通过加热GST材料对GST材料进行编程。加热的大小和时间可以确定GST材料是保持在非晶态还是结晶态。高电阻率和低电阻率可以分别表示为逻辑0或逻辑1的编程值，并且可以通过测量GST材料的电阻率来感测。相反，高电阻率和低电阻率可以分别表示为逻辑1或逻辑0的编程值。
图4A是示出图2的存储器单元阵列的示例实施例的电路图，并且图4B是图4A的存储器单元阵列的透视图。
参照图4A，存储器单元阵列210a可以包括字线WL1和WL2，所述字线WL1和WL2在第一方向(X方向)上延伸并且在垂直于第一方向的第二方向(Y方向)上彼此间隔开。另外，存储器单元阵列210a可以包括位线BL1、BL2、BL3和BL4，所述位线BL1、BL2、BL3和BL4在第三方向(Z方向)上与字线WL1和WL2间隔开并且在第二方向上延伸。
存储器单元MC可以分别位于位线BL1、BL2、BL3、BL4与字线WL1、WL2之间。例如，存储器单元MC可以设置在位线BL1、BL2、BL3、BL4与字线WL1、WL2的交点处，并且可以包括用于存储信息的可变电阻器件R和用于选择存储器单元MC的开关器件SW。开关器件SW可以被称为开关器件层或访问器件层。
存储器单元MC可以在第三方向上以相同的结构布置。例如，在设置在字线WL1与位线BL1之间的存储器单元MC中，开关器件SW可以电连接到字线WL1，可变电阻器件R可以连接到位线BL1，并且可变电阻器件R和开关器件SW可以串联连接。
然而，发明构思不限于此。例如，与图4A中不同，开关器件SW的位置与可变电阻器件R的位置可以在存储器单元MC中改变。例如，在存储器单元MC中，可变电阻器件R可以连接到字线WL1并且开关器件SW可以连接到位线BL1。
参照图4B，存储器单元阵列210a可以包括在基底101上的第一电极线层110L、第二电极线层120L和存储器单元层MCL。
层间绝缘层105可以设置在基底101上。层间绝缘层105可以包括诸如氧化硅的氧化物或诸如氮化硅的氮化物，并且可以用于将第一电极线层110L与基底101电分离。在一些实施例的存储器单元阵列210a中，层间绝缘层105设置在基底101上，但是这仅是一个示例。例如，在一些实施例的存储器单元阵列210a中，集成电路层可以设置在基底101上，并且存储器单元可以设置在这样的集成电路层上。集成电路层可以包括例如用于操作存储器单元的外围电路和/或用于计算的核心电路等。作为参考，其中包括外围电路和/或核心电路的集成电路层设置在基底上并且存储器单元设置在集成电路层上的结构可以被叫作外围上单元(COP)结构。
第一电极线层110L可以包括在第一方向(X方向)上彼此平行地延伸的多条第一电极线110。第二电极线层120L可以包括在与第一方向相交的第二方向(Y方向)上彼此平行地延伸的多条第二电极线120。第一方向和第二方向可以彼此垂直相交。
第一电极线110(或称为下电极)可以对应于图4A中的字线WL，并且第二电极线120(或称为上电极)可以对应于图4A中的位线BL。另外，第一电极线110可以对应于位线，并且第二电极线120可以对应于字线。
存储器单元层MCL可以包括在第一方向和第二方向上彼此间隔开的多个存储器单元140(图4A中的MC)。如所示出的，第一电极线110和第二电极线120可以彼此相交。存储器单元140可以设置在其中第一电极线110和第二电极线120在第一电极线层110L与第二电极线层120L之间相交的部分处。
每个存储器单元140可以包括下电极层141、选择器件层143、中间电极层145、加热电极层147、可变电阻层149和/或上电极层148。当不考虑位置关系时，下电极层141可以被称为第一电极层，中间电极层145和加热电极层147可以被称为第二电极层，上电极层148可以被称为第三电极层。
在一些实施例中，可变电阻层149(图4A中的可变电阻器件R)可以包括相变材料，该相变材料可以根据加热时间而在非晶态与结晶态之间可逆地改变。例如，可变电阻层149可以包括如下材料，该材料可以通过由施加到可变电阻层149的两端的电压产生的焦耳热而可逆地改变相并且可以根据相的改变来使电阻变化。例如，相变材料可以在非晶相中处于高电阻状态并且在结晶相中处于低电阻状态。通过将高电阻状态定义为“0”并且将低电阻状态定义为“1”，可以将数据存储在可变电阻层149中。
在一些实施例中，可变电阻层149可以包括硫族化物材料来作为相变材料。例如，可变电阻层149可以包括Ge-Sb-Te(GST)。例如，Ge-Sb-Te可以包括诸如Ge2Sb2Te5、Ge2Sb2Te7、Ge1Sb2Te4或Ge1Sb4Te7的材料。可变电阻层149可以包括各种相变材料。然而，发明构思不限于此，并且可变电阻层149可以包括具有电阻变化特性的各种材料。
选择器件层143(图3A中的SW)可以是能够控制电流的流动的电流调整层。选择器件层143可以包括其电阻可以根据施加到选择器件层143的两端的电压大小而变化的材料层。例如，选择器件层143可以包括双向阈值开关(OTS)材料。当将小于阈值电压Vth的电压施加到选择器件层143时，选择器件层143可以保持几乎没有电流流动的高电阻状态，并且当将大于阈值电压Vth的电压施加到选择器件层143时，选择器件层143可以变为电流开始流动的低电阻状态。另外，当流过选择器件层143的电流变得小于保持电流时，选择器件层143可以改变为高电阻状态。在一些实施例中，选择器件层143可以包括硫族化物开关材料作为OTS材料。
加热电极层147可以设置为在中间电极层145与可变电阻层149之间接触可变电阻层149。加热电极层147可以起到在置位或复位操作中加热可变电阻层149的作用。加热电极层147可以包括能够产生足够的热以使可变电阻层149相变而不与可变电阻层149反应的导电材料。例如，加热电极层147可以包括碳基导电材料。
下电极层141、中间电极层145和上电极层148可以包括用作电流路径的导电材料。例如，下电极层141、中间电极层145和上电极层148可以各自包括金属、导电金属氮化物、导电金属氧化物或其组合。在一些实施例中，可以选择性地形成下电极层141和上电极层148。换言之，可以省略下电极层141和上电极层148。
第一绝缘层160a可以位于第一电极线110之间，并且第二绝缘层160b可以位于存储器单元层MCL的存储器单元140之间。另外，第三绝缘层160c可以位于第二电极线120之间。第一绝缘层160a至第三绝缘层160c可以包括相同材料的绝缘层，或者第一绝缘层160a至第三绝缘层160c中的至少一个可以包括不同材料的绝缘层。第一绝缘层160a至第三绝缘层160c可以包括例如氧化物或氮化物的介电材料并且可以起到使每个层的器件电分离的作用。可以形成气隙(未示出)来代替第二绝缘层160b。当形成气隙时，可以在气隙与存储器单元140之间形成具有预定的或可选地期望的厚度的绝缘衬垫(未示出)。
图5A是示出图2的存储器单元阵列的示例实施例的电路图，并且图5B是图5A的存储器单元阵列的透视图。
参照图5A，存储器单元阵列210b可以包括竖直堆叠的第一层和第二层，并且第一层和第二层可以共用信号线，例如，共用图5A的公共位线BL1、BL2、BL3和BL4。
存储器单元阵列210b可以包括在第一方向(X方向)上延伸并且在垂直于第一方向的第二方向(Y方向)上彼此间隔开的下字线WL11和WL12以及在第一方向(X方向)上延伸并且在垂直于第一方向的第三方向(Z方向)上于下字线WL11和WL12上方彼此间隔开的上字线WL21和WL22。另外，存储器单元阵列210b可以包括公共位线BL1、BL2、BL3和BL4，公共位线BL1、BL2、BL3和BL4在第三方向上与上字线WL21和WL22以及下字线WL11和WL12中的每个间隔开并且在第二方向上延伸。
第一存储器单元MC1和第二存储器单元MC2可以分别位于公共位线BL1、BL2、BL3和BL4与下字线WL11和WL12之间以及公共位线BL1、BL2、BL3和BL4与上字线WL21和WL22之间。例如，第一存储器单元MC1可以设置在公共位线BL1、BL2、BL3和BL4与下字线WL11和WL12的交点处，第二存储器单元MC2可以设置在公共位线BL1、BL2、BL3和BL4与上字线WL21和WL22的交点处。下字线WL11和WL12、多个第一存储器单元MC1及公共位线BL1、BL2、BL3和BL4可以构成第一层，上字线WL21和WL22、多个第二存储器单元MC2及公共位线BL1、BL2、BL3和BL4可以构成第二层。通过选择字线WL11、WL12、WL21和WL22以及公共位线BL1、BL2、BL3和BL4，可以对任意的存储器单元MC1和MC2进行寻址。
在图5A中，存储器单元阵列210b被示出为包括第一层和第二层，但不限于此。存储器单元阵列210b可以包括竖直堆叠的三个或更多个层。
参照图5B，存储器单元阵列210b可以包括在基底101上的第一电极线层110L、第一存储器单元层MCL1、第二电极线层120L、第二存储器单元层MCL2和/或第三电极线层130L。层间绝缘层105可以设置在基底101上。
第一存储器单元层MCL1可以包括在第一方向和第二方向上彼此间隔开的多个第一存储器单元140-1(图5A中的MC1)。第二存储器单元层MCL2可以包括在第一方向和第二方向上彼此间隔开的多个第二存储器单元140-2(图5A中的MC2)。如所示出的，第一电极线110和第二电极线120可以彼此交叉，第二电极线120和第三电极线130可以彼此交叉。第一电极线110可以对应于图5A中的下字线WL11和WL12，第二电极线120可以对应于图5A中的在第一层和第二层之间共用的位线BL1至BL4。另外，第三电极线130可以对应于图5A中的上字线WL21和WL22。
第一存储器单元140-1可以设置在其中第一电极线110和第二电极线120在第一电极线层110L与第二电极线层120L之间相交的部分处。第二存储器单元140-2可以设置在其中第二电极线120和第三电极线130在第二电极线层120L与第三电极线层130L之间相交的部分处。
第一存储器单元140-1和第二存储器单元140-2可以分别包括下电极层141-1和141-2、选择器件层143-1和143-2、中间电极层145-1和145-2、加热电极层147-1和147-2、可变电阻层149-1和149-2以及上电极层148-1和148-2。绝缘层162-1、162-2和163可以位于第一存储器单元140-1之间和第二存储器单元140-2之间。参照图4B描述的存储器单元140可以应用于第一存储器单元140-1和/或第二存储器单元140-2。在一些实施例中，第一存储器单元140-1的结构可以与第二存储器单元140-2的结构相同或基本相同。
图6A是示出针对图3A的存储器单元的可变电阻器件的置位写入和复位写入的图，并且图6B是示出当存储器单元是单级单元时根据电阻的存储器单元的分布的图。
参照图6A，当将构成图3A的可变电阻器件R的相变材料被加热以一定时间至结晶温度(Tx)与熔点(Tm)之间的温度并且被逐渐冷却时，相变材料可以处于结晶状态。此结晶状态可以被称为“置位状态”并且可以为可存储数据“1”的状态。另一方面，如果相变材料在加热到高于熔点(Tm)的温度之后被淬火，则相变材料可以处于非晶状态。此非晶状态可以被称为“复位状态”并且可以为可存储数据“0”的状态。因此，可以通过向可变电阻器件R供应电流来存储数据，并且可以通过测量可变电阻器件R的电阻值来读取数据。
参照图6B，横轴表示电阻，纵轴表示存储器单元MC的数量。当存储器单元MC是单级单元时，存储器单元MC可以是低电阻状态(即，置位状态SET)和高电阻状态(即，复位状态RESET)中的一种状态。
因此，将存储器单元MC从低电阻状态切换到高电阻状态的操作可以被称为复位操作或复位写入操作。在一些实施例中，可以通过复位写入操作将数据“0”写入存储器单元MC中。另外，将存储器单元MC从高电阻状态切换到低电阻状态的操作可以被称为置位操作或置位写入操作。在一些实施例中，可以通过置位写入操作将数据“1”写入存储器单元MC中。
图7是示出根据发明构思的示例实施例的存储器装置的读取方法的流程图。
参照图7，存储器装置可以根据来自外部主机的请求而执行数据读取操作。例如，包括在存储器系统中的存储器控制器可以根据来自主机的请求向存储器装置提供读取命令。存储器装置可以接收读取命令(S10)，并且可以对读取命令所提供的地址进行解码以确定被选存储器单元。
存储器装置可以对连接到被选存储器单元的一端的第一信号线进行预充电(S20)。例如，第一信号线可以是字线，并且第一预充电电压可以被施加到字线。然而，发明构思不限于此，并且第一信号线可以是位线。
在操作S20中，可以导通连接到第一信号线的第一选择开关(例如，第一选择晶体管)以将第一信号线连接到数据线，并且可以通过连接到数据线的预充电路径对第一信号线和数据线进行预充电。
存储器装置可以对连接到被选存储器单元的另一端的第二信号线进行预充电(S30)。例如，第二信号线可以是位线，并且第二预充电电压可以被施加到位线。然而，发明构思不限于此，并且当第一信号线是位线时，第二信号线可以是字线。
第二预充电电压可以高于第一预充电电压，并且第一预充电电压与第二预充电电压之间的电压差可以大于存储器单元的阈值电压，例如，开关器件的阈值电压。因此，电流(在下文中，称为单元电流)可以流过存储器单元并且单元电流可以对第一信号线进行充电，由此可以增加第一信号线的电压电平。在一些实施例中，由于单元电流的量可以根据存储器单元的状态(例如，置位状态或复位状态)而不同，所以第一信号线的电压电平可以根据存储器单元的状态而改变。例如，当存储器单元处于置位状态时，由于存储器单元的电阻值小并且单元电流的电流量大，所以第一信号线的电压电平可以相对地增大。另一方面，当存储器单元处于复位状态时，由于存储器单元的电阻值大并且单元电流的电流量小，所以第一信号线的电压电平可以相对小地增大或者可以不增大。
存储器装置可以将第一信号线和第二信号线中的一条信号线连接到数据线(S40)。例如，存储器装置可以将第一信号线连接到数据线。通过将第一信号线连接到数据线，可以在第一信号线与数据线之间执行电荷共用，并且第一信号线的电压电平和数据线的电压电平可以相同。因此，当存储器单元处于置位状态时，数据线的电压电平可以高，并且当存储器单元处于复位状态时，数据线的电压电平可以低。
存储器装置可以基于数据线的电压电平来感测数据，即，感测被存储在存储器装置中的数据(S50)。存储器装置可以将数据线的电压电平与参考电压进行比较，并且可以输出比较结果作为数据。在一些实施例中，参考电压可以被设定为当存储器单元处于置位状态时数据线的电压电平与当存储器单元处于复位状态时数据线的电压电平之间的中间电平。因此，通过将数据线的电压电平与参考电压进行比较，可以输出比较结果为1位的数据，例如0或1。然而，发明构思不限于此，并且当存储器单元是多级单元时，存储器单元可以具有多个状态。在操作S50中，可以根据存储器单元的多个状态来确定数据线的电压电平。存储器装置可以通过将数据线的电压电平与多个参考电压进行比较来读取多位的数据。
在一些实施例中，在操作S30中，连接到第一信号线的第一选择开关可以在第二信号线被预充电的时段的至少一部分中弱导通。例如，第一信号线是字线，第二信号线是位线，连接到字线的字线选择晶体管可以在位线的预充电时段中弱导通使得漏电流流动。字线可以伪浮置。因此，流过存储器单元的电流可以对数据线进行充电，从而增加数据线的电压电平。因此，在操作S40中，当第一信号线和数据线连接时，可以减小第一信号线的电压电平的变化量，从而增大感测裕度。将参照图8至图14对此进行详细描述。
在一些实施例中，在操作S30中，第一信号线的至少一部分(即，与被选第一信号线相邻的未选第一信号线)可以在第二信号线被预充电的时段中被浮置。因此，可以减小第一信号线的寄生电容器分量，使得可以减小单元电流的电流的量，从而减小读取干扰。
在一些实施例中，在三维交叉点结构的存储器单元阵列中，当第二层的第一信号线的寄生电容器值大于第一层的第一信号线的寄生电容器值时，当对第二层的存储器单元执行读取操作时可在操作S30中浮置的未选第一信号线的数量可以多于当对第一层的存储器单元执行读取操作时可在操作S30中浮置的未选第一信号线的数量。因此，可以补偿第一层的第一信号线的寄生电容器值与第二层的第一信号线的寄生电容器值的差，从而减小对读取干扰特性的影响。稍后将参照图16至图18对此进行详细描述。
图8是示出根据发明构思的示例实施例的用于执行存储器装置的读取操作的组件的电路图。
参照图8，字线WL可以连接到存储器单元MC的一端，位线BL可以连接到存储器单元MC的另一端。行解码器240可以连接到字线WL。例如，行解码器240可以包括多个行开关，例如，字线选择晶体管TRx和放电晶体管TRwd。为了便于描述，图8示出了行解码器240包括一个字线选择晶体管TRx和一个放电晶体管TRwd，但是行解码器240可以包括分别连接到多条字线的多个字线选择晶体管TRx和多个放电晶体管TRwd。另外，行解码器240还可以包括其它开关和/或控制器件。
字线选择晶体管TRx可以响应于字线选择信号LX而导通或截止。当字线选择晶体管TRx导通时，字线WL可以通过数据线DL(或全局字线)连接到感测放大单元222。当字线选择晶体管TRx被实现为NMOS晶体管时，字线选择晶体管TRx可以在字线选择信号LX处于高电平时导通，并且可以在字线选择信号LX处于低电平时截止。
放电晶体管TRwd可以响应于放电使能信号WDE而导通或截止。当放电晶体管TRwd导通时，放电电压Vdc(或称为第一禁止电压)可以施加到字线WL。例如，放电电压Vdc可以是0V(伏特)。当放电晶体管TRwd被实现为PMOS晶体管时，放电晶体管TRwd可以在放电使能信号WDE处于低电平时导通，并且可以在放电使能信号WDE处于高电平时截止。
例如，在读取操作中，当连接到被选字线的字线选择晶体管TRx导通时，连接到被选字线的放电晶体管TRwd可以截止。连接到未选字线的放电晶体管TRwd可以导通，连接到未选字线的字线选择晶体管TRx可以截止。
列解码器250可以连接到位线BL。例如，列解码器250可以包括多个列开关，例如，位线选择晶体管TRy。为了便于描述，图8示出了列解码器250包括一个位线选择晶体管TRy，但是列解码器250可以包括分别连接到多条位线BL的多个位线选择晶体管TRy。另外，列解码器250还可以包括连接到多条位线BL中的每条的多个放电晶体管。
位线选择晶体管TRy可以连接到控制开关，例如，钳位晶体管TRCMP和位线预充电晶体管TRb。位线预充电晶体管TRb和钳位晶体管TRCMP可以被理解为感测放大单元222的组件。
位线选择晶体管TRy可以响应于位线选择信号LY而导通或截止。例如，如所示出的，当位线选择晶体管TRy被实现为PMOS晶体管时，位线选择晶体管TRy可以在位线选择信号LY处于低电平时导通，并且可以在位线选择信号LY处于高电平时截止。
位线预充电晶体管TRb可以响应于位线预充电使能信号BPE而导通或截止，例如，当位线预充电晶体管TRb被实现为PMOS时，位线预充电晶体管TRb可以在位线预充电使能信号BPE处于低电平时导通，并且位线预充电晶体管TRb可以在位线预充电使能信号BPE处于高电平时截止。位线预充电晶体管TRb可以被导通以将第二预充电电压Vp2施加到位线BL。在一些实施例中，钳位晶体管TRCMP可以被控制以基于钳位电压VCMP向位线BL施加预定的或可选地期望的电压。
感测放大单元222可以包括字线预充电晶体管TRWP和感测放大器SA。感测放大单元222还可以包括位线预充电晶体管TRb和钳位晶体管TRCMP。
字线预充电晶体管TRWP可以响应于字线预充电使能信号WPE而导通或截止。当字线预充电晶体管TRWP被实现为NMOS时，字线预充电晶体管TRWP可以在字线预充电使能信号WPE处于高电平时导通，并且字线预充电晶体管TRWP可以在字线预充电使能信号WPE处于低电平时截止。字线选择晶体管TRx和字线预充电晶体管TRWP可以被导通以将第一预充电电压Vp1施加到字线WL。
字线WL和位线BL可以分别包括寄生电容器分量，并且字线WL的寄生电容器分量(例如，字线电容器CA分量)可以小于位线BL的寄生电容器分量(未示出)。因此，感测放大器SA可以连接到其中由寄生电容器分量引起的影响相对低的字线，并且可以感测字线的电压电平，从而读取被选存储器单元的数据。
感测放大器SA可以将感测节点SN的感测电压Vsen(例如，数据线DL的电压电平)(此时，数据线DL的电压电平与字线WL的电压电平相同)与参考电压Vref进行比较，然后可以输出比较结果作为数据DATA。换言之，感测放大器SA可以充当比较器。例如，当存储器单元MC处于置位状态时，感测电压Vsen可以高于参考电压Vref，并且感测放大器SA可以输出“1”作为数据DATA。例如，当存储器单元MC处于复位状态时，感测电压Vsen可以低于参考电压Vref，并且感测放大器SA可以输出“0”作为数据DATA。
如以上参照图5A和图5B所描述的，在具有三维交叉点结构的存储器单元阵列中，当竖直堆叠的第一层和第二层共用位线时，第一层的字线电容器CA可以小于第二层的字线电容器CA。换言之，第一层的字线电容可以小于第二层的字线电容。当字线电容器CA小时，感测放大器SA的感测裕度会被减少。另一方面，当字线电容器CA大时，读取干扰特性会劣化。如上所述，字线电容器CA会影响感测裕度和读取干扰特性。由于第一层的字线电容器CA和第二层的字线电容器CA可以彼此不同，所以第一层与第二层之间的感测裕度和读取干扰特性可以不同。
然而，根据参照图7描述的根据发明构思的示例实施例的读取方法，通过在位线BL被预充电的时段中使字线选择晶体管TRx弱导通，可以补偿感测裕度的降低而不增大字线电容器CA的电容，另外，可以补偿第一层与第二层之间的电容差。另外，当第二层的字线电容器CA分量大于第一层的字线电容器CA分量时，当对第二层的存储器单元执行读取操作时，与被选字线WL相邻的未选字线WL的至少一部分可以在位线BL可被预充电的时段中被浮置，并且当对第一层的存储器单元执行读取操作时，与被选字线WL相邻的未选字线WL可以在位线BL可被预充电的时段中被放电电压Vdc偏置，或者比第二层中的未选字线WL少的未选字线WL可以被浮置，因此可以补偿第一层与第二层的电容差。
图9是示出根据发明构思的示例实施例的存储器装置的读取方法的图，图10是示出根据发明构思的示例实施例的存储器装置的读取方法的流程图。可以根据图8的存储器装置的组件的操作来执行图9和图10的存储器装置的读取方法。因此，将参照图8一起描述。
参照图9，横轴表示时间，纵轴表示位线和字线的电压电平。可以在第一预充电时段T_P1(例如，字线预充电时段)中用第一预充电电压对字线WL进行预充电(S11)。字线选择晶体管TRx和字线预充电晶体管TRWP可以导通以利用第一预充电电压Vp1对字线WL和数据线DL进行预充电。在一些实施例中，第一预充电电压Vp1可以是负电压，并且字线WL的电压电平可以下降到第一预充电电压Vp1。
此时，位线选择晶体管TRy可以被截止，使得位线BL可以处于浮置状态。当存储器单元MC是被选存储器单元时，放电晶体管TRwd可以在读取操作中保持截止状态。
可以在第二预充电时段T_P2(例如，位线预充电时段)中用第二预充电电压对位线BL进行预充电，同时使连接到字线WL的字线选择晶体管TRx弱导通(S12)。位线选择晶体管TRy和位线预充电晶体管TRb可以在第二预充电时段T_P2中导通以将第二预充电电压Vp2施加到位线BL。在一些实施例中，可以通过位线预充电晶体管TRb施加电源电压，并且钳位晶体管TRCMP可以将位线BL的电压电平VBL保持为第二预充电电压Vp2。
位线BL的电压电平VBL可以增大到第二预充电电压Vp2。此时，当位线BL的电压电平VBL与字线WL的电压电平VWL之间的差等于或大于存储器单元MC的阈值电压Vth时，单元电流可以在存储器单元MC中流动。当存储器单元MC处于置位状态时，字线WL的电压电平VWL_SET可以增大。然而，字线WL的电压电平VWL_SET与位线BL的电压电平VBL之间的差可以等于或大于禁止电压Vs(也就是说，存储器单元的单元电流可以被切断时的电压电平)。因此，当存储器单元MC处于置位状态时，字线WL的电压电平VWL_SET可以最大程度地增大到某一电压电平，该电压电平是从位线BL的电压电平VBL减小禁止电压Vs的电压电平。另一方面，当存储器单元MC处于复位状态时，字线WL的电压电平VWL_RST可以几乎不增大或者可以增大得非常少。
由于字线选择晶体管TRx在第二预充电时段T_P2中弱导通，所以字线WL可以被伪浮置。如上所述，字线选择晶体管TRx可以在字线选择信号LX处于高电平时导通，并且字线选择晶体管TRx可以在字线选择信号LX处于低电平时截止。在第二预充电时段T_P2中，低于高电平且高于低电平的弱导通信号(弱导通电压)可以作为字线选择信号LX被提供给字线选择晶体管TRx。在示例实施例中，弱导通信号可以是具有从高电平降低了字线选择晶体管TRx的阈值电压的电平的电压。
在感测时段T_S中，可以导通字线选择晶体管TRx，使得字线WL和数据线DL连接以执行电荷共用(S13)。由于电荷共用，所以字线WL和数据线DL的电压电平可以相同，并且如图9中所示，字线WL的电压电平VWL_SET和VWL_RST可以变化。当电荷共用完成时，可以基于数据线DL的电压电平(例如，感测电压Vsen)来感测数据(S14)。感测放大器SA可以通过将参考电压Vref与感测电压Vsen进行比较来感测数据。
在电荷共用过程中，具体地，当存储器单元MC处于置位状态时，字线WL的电压电平VWL_SET可以通过电荷共用而减小。此时，如果减小量高，则感测放大器SA的感测裕度会减小。感测裕度SM可以由等式1表示。
[等式1]
SM＝Vsen_set-Vsen_reset＝CA/(CA+CDL)×(VWL_SET-VWL_RST)
其中，CDL表示数据线的电容器，Vsen_set表示当存储器单元处于置位状态时的感测电压(即，数据线的电压电平)，Vsen_set表示当存储器单元处于复位状态时的感测电压的电压电平，VWL_SET表示当存储器单元处于置位状态时的字线的电压电平，其中，VWL_SET可以具有从阈值电压Vth减小禁止电压Vs的电压电平。VWL_RST表示当存储器单元处于复位状态时的字线的电压电平。考虑到在位线预充电时段期间在字线WL中流动的漏电流(例如，通过连接到同一条字线的未选存储器单元而流入字线的电流)，VWL_RST可以在位线预充电时段期间具有与在字线WL中充入的电荷的量除以字线电容器CA的电容对应的电压电平。参照等式1，可以发现，感测裕度SM可以与字线电容器CA成比例。
根据按照发明构思的示例实施例的存储器装置的读取方法，字线选择晶体管TRx可以在第二预充电时段T_P2中弱导通，因此，数据线DL可以通过字线选择晶体管TRx的漏电流而被充电，从而具有与增大字线电容器CA相同的效果。
因此，字线WL的电压电平VWL_SET的变化量(即，当存储器单元处于置位状态时的电压电平的下降量)可以小于根据按照对比示例的读取方法当字线选择晶体管TRx在第二预充电时段T_P2中截止时字线WL的电压电平VWL_SET的变化量。因此，与根据对比示例的感测裕度SM'相比，感测裕度SM可以被增大。
图11示出了根据发明构思的示例实施例的存储器装置的读取方法。图11示出了在执行读取操作时的每个阶段的字线选择信号LX和位线选择信号LY的电平，并且还示出了当存储器单元处于置位状态时的字线WL的电压。
参照图11，在从时间t0到时间t1的待机操作中，字线选择信号LX可以处于低电平，并且位线选择信号LY可以处于高电平。因此，字线选择晶体管TRx和位线选择晶体管TRy可以截止。字线WL可以被浮置，或者可以具有0V的电压电平。
此后，字线选择信号LX可以在时间t1改变为高电平，并且字线WL可以基于第一预充电电压Vp1被预充电。第一预充电电压Vp1可以是负电压。因此，字线WL的电压电平VWL可以下降。
位线选择信号LY可以在时间t2改变为低电平，并且位线BL可以基于第二预充电电压Vp2被预充电。第二预充电电压Vp2可以高于第一预充电电压Vp1，并且可以是正电压。此时，可以提供弱导通电平Vwo作为字线选择信号LX。换言之，字线选择信号LX可以具有弱导通电平。弱导通电平Vwo可以高于字线选择晶体管TRx的截止电平Voff(即，字线选择信号LX的低电平)并且可以低于字线选择晶体管TRx的导通电平Von(即，字线选择信号LX的高电平)。字线选择晶体管TRx可以基于弱导通电平的字线选择信号LX而弱导通。字线WL可以被伪浮置。
如参照图9所描述的，当位线BL的电压电平与字线WL的电压电平之间的差大于或等于存储器单元的阈值电压时，例如，在时间t3时，单元电流可以流过存储器单元。由于存储器单元处于置位状态，所以与复位状态相比更大量的单元电流可以流动，并且由于单元电流可以对图8中的字线WL电容器CA充电，所以字线WL的电压电平VWL可以增大。由于字线选择晶体管TRx弱导通，所以字线选择晶体管TRx的漏电流可以对图8中的数据线DL的电容器CDL充电，因此，数据线DL的电压电平可以增加。换言之，由于字线选择晶体管TRx可以弱导通，所以字线WL的电容器CA可以表现为被增大。
由于字线选择信号LX可以在时间t4改变为高电平并且字线选择晶体管TRx可以导通，所以字线WL可以连接到数据线DL。可以在字线WL与数据线DL之间执行电荷共用。由于数据线DL的电压电平可以低于字线WL的电压电平VWL，所以字线WL的电压电平VWL可以降低并且数据线DL的电压电平可以增加，因此字线WL和数据线DL的电压电平可以相同。
此后，可以从时间t5到时间t6(即，数据感测时段)执行数据感测。如上所述，字线选择晶体管TRx可以在位线预充电时段(例如，从时间t2到时间t4的时段)中弱导通，使得位线预充电时段中的字线WL的电压电平VWL的下降量可以比当字线选择晶体管TRx截止时的字线WL的电压电平VWL'的下降量减小。因此，可以增大感测裕度。
图12A和图12B示出了根据发明构思的示例实施例的存储器装置的读取方法。图12A和图12B的读取方法可以类似于图11的读取方法。然而，与图11的读取方法相比，由于字线选择信号LX的电压电平可以在位线预充电时段中不同，因此以下讨论将集中于它们的差异。
在图12A和图12B中，字线选择信号可以在位线预充电时段(例如，从时间t2到时间t5)的至少一些时段中具有弱导通电平Vwo，并且可以在剩余时段中具有截止电平Voff。因此，字线选择晶体管TRx可以在位线预充电时段的一些时段中弱导通并且可以在剩余时段中截止。可以基于字线电容器CA的电容来调整字线选择晶体管TRx可以被弱导通的所述一些时段的长度。例如，随着字线电容器CA的电容增大，字线选择晶体管TRx在位线预充电时段中被弱导通的所述一些时段的长度可以减小。如图12A中所示，在存储器单元的开关器件在时间t3导通，然后字线WL的电压电平增加之后，字线选择晶体管TRx可以在时间t4截止。然而，发明构思不限于此，并且如图12B中所示，字线选择晶体管TRx可以在例如图12B中的时间t3截止，时间t3在例如图12B中的时间t4的时间点之前，字线WL的电压电平在时间t4通过导通存储器单元的开关器件而增大。
图13示出了根据发明构思的示例实施例的存储器装置的读取方法。图13示出了在第一层L1的数据读取操作和第二层L2的数据读取操作中的字线选择信号LX_L1和LX_L2、位线选择信号LY_L1和LY_L2以及字线WL_L1和WL_L2的电压电平。在一些实施例中，假设第一层L1的被选存储器单元和第二层L2的被选存储器单元处于置位状态。
参照图13，可以在第一层L1的数据读取操作和第二层L2的数据读取操作中不同地施加字线选择信号LX_L1和LX_L2的电平。在下文中，为了便于描述，第一层L1的字线WL_L1将被称为第一字线，并且第二层L2的字线WL_L2将被称为第二字线WL_L2。另外，第一字线WL_L1的字线电容器将被称为第一字线电容器CA1，并且第二字线WL_L2的字线电容器将被称为第二字线电容器CA2。
在第一层L1的数据读取操作中，施加到连接到第一字线WL_L1的字线选择晶体管的字线选择信号LX_L1可以在位线预充电时段中具有弱导通电平Vwo。在第二层L2的数据读取操作中，施加到连接到第二字线WL_L2的字线选择晶体管的字线选择信号LX_L2可以在位线预充电时段中具有截止电平Voff。在一些实施例中，第二字线电容器CA2可以大于第一字线电容器CA1。
如上所述，字线电容器CA可以影响感测裕度，因而字线电容器CA越大感测裕度越高。当针对具有相对小的字线电容器CA的第一层L1来执行数据读取操作时，可以在位线预充电时段中将弱导通电平Vwo的字线选择信号LX_L1施加到字线选择晶体管以使字线选择晶体管弱导通，因此第一字线电容器CA1可以增大。因此，效果可以表现为第一字线电容器CA1与第二层L2的第二字线电容器CA2相同或类似。因此，分别在第一层L1的数据读取操作和第二层L2的数据读取操作的感测时段中的第一字线WL_L1的电压电平和第二字线WL_L2的电压电平可以相同或类似，因此第一层L1和第二层L2的感测裕度可以相同或类似。
图14A、图14B和图14C示出了根据发明构思的示例实施例的存储器装置的读取方法。图14A、图14B和图14C示出了在存储器装置的读取操作期间将不同电平或波形的字线选择信号LX_L1和LX_L2提供给第一层L1和第二层L2的示例。
参照图14A，可以在第一层L1的数据读取操作和第二层L2的数据读取操作中不同地施加字线选择信号LX_L1和LX_L2的电平。
在第一层L1的数据读取操作中，被施加到连接到第一字线的字线选择晶体管的字线选择信号LX_L1(即，被施加到第一层L1的字线选择信号LX_L1)可以在位线预充电时段中具有第一弱导通电平Vwo1，并且在第二层L2的数据读取操作中，被施加到连接到第二字线的字线选择晶体管的字线选择信号LX_L2(即，被施加到第二层L2的字线选择信号LX_L2)可以在位线预充电时段中具有第二弱导通电平Vwo2。第二弱导通电平Vwo2可以低于第一弱导通电平Vwo1。因此，第一层L1的字线选择晶体管TRx和第二层L2的字线选择晶体管TRx可以在位线预充电时段中弱导通。然而，流过第一层L1的字线选择晶体管TRx的漏电流的量可以相对大于流过第二层L2的字线选择晶体管TRx的漏电流的量。因此，第一字线电容器CA1可以表现为比第二字线电容器CA2相对更多地增加，因此，效果可以表现为第一字线电容器CA1与第二字线电容器CA2相同或类似。换言之，分别在第一层L1的数据读取操作和第二层L2的数据读取操作的感测时段中的第一字线WL_L1的电压电平和第二字线WL_L2的电压电平可以相同或类似，因此第一层L1和第二层L2的感测裕度可以相同或类似。
参照图14B，在第一层L1的数据读取操作和第二层L2的数据读取操作中，字线选择信号LX_L1和LX_L2中的每个可以在位线预充电时段的一部分中具有弱导通电平Vwo，并且可以在位线预充电时段的剩余部分中具有截止电平Voff。在一些实施例中，被施加到第一层L1的字线选择信号LX_L1具有弱导通电平Vwo的时段(例如，第一弱导通时段Two1)可以与被施加到第二层L2的字线选择信号LX_L2具有弱导通电平Vwo2的时段(例如，第二弱导通时段Two2)不同。例如，第二弱导通时段Two2可以比第一弱导通时段Two1短。
参照图14C，在第一层L1的数据读取操作和第二层L2的数据读取操作中，字线选择信号LX_L1和LX_L2中的每个可以在位线预充电时段的一部分中具有弱导通电平Vwo，并且可以在位线预充电时段的剩余部分中具有截止电平Voff。
此时，在第一层L1的数据读取操作中，被施加到第一层L1的字线选择信号LX_L1可以在位线预充电时段中具有第一弱导通电平Vwo1，并且在第二层L2的数据读取操作中，被施加到第二层L2的字线选择信号LX_L2可以在位线预充电时段中具有第二弱导通电平Vwo2。第一弱导通电平Vwo1和第二弱导通电平Vwo2可以不同。
在示例实施例中，当被施加到第一层L1的字线选择信号LX_L1维持第一弱导通电平Vwo1的时段和被施加到第二层L2的字线选择信号LX_L2维持第二弱导通电平Vwo2的时段相同时，第二弱导通电平Vwo2可以比第一弱导通电平Vwo1低。然而，发明构思不限于此，被施加到第一层L1的字线选择信号LX_L1维持第一弱导通电平Vwo1的时段可以不同于被施加到第二层L2的字线选择信号LX_L2维持第二弱导通电平Vwo2的时段，因此，第一弱导通电平Vwo1和第二弱导通电平Vwo2可以根据时段的长度而变化。
图15是示出根据发明构思的示例实施例的存储器装置的读取方法的电路图，图16A、图16B和图16C示出了根据发明构思的示例实施例的存储器装置的读取方法。将参照图15和图16A至图16C描述根据被选存储器单元的位置的读取方法。
参照图15，感测放大器SA可以连接到字线WL1至WLn之中的连接到被选存储器单元的字线，并且可以将该字线的电压电平与参考电压Vref进行比较，然后可以读取被选存储器单元的数据。
如参照图7至图14所描述的，在字线预充电之后，可以执行位线预充电并且在位线预充电时段中，连接到被选字线的行开关(例如，字线选择晶体管TRx1至TRxn)可以响应于相应弱导通电平的字线选择信号LX1至LXn而弱导通。因此，可以增大感测放大器SA的感测裕度。
预充电电压可以通过连接到每条位线的驱动器DRV(或连接到位线的列解码器)施加到位线。例如，驱动器DRV可以包括图8的位线预充电晶体管TRb和钳位晶体管TRCMP。在一些实施例中，可以根据用于将预充电电压施加到位线的驱动器与要读取的存储器单元(即，被选存储器单元)之间的距离来不同地施加字线选择信号LX。例如，可以不同地施加字线选择信号LX的弱导通电平时间和/或截止时间。这将参照图16A至图16C进行描述。
参照图16A，针对位于远离驱动器的存储器单元执行读取时的字线选择信号LX的弱导通电平Vwo4可以高于针对位于驱动器附近的存储器单元执行读取时的字线选择信号LX的弱导通电平Vwo3。
例如，在图15中，第一存储器单元MC1与驱动器之间的距离可以小于第二存储器单元MC2与驱动器之间的距离。参照图16A，在第一存储器单元MC1的数据读取操作中，第一字线选择信号LX1可以在位线预充电时段中具有第三弱导通电平，并且在第二存储器单元MC2的数据读取操作中，第n字线选择信号LXn可以在位线预充电时段中具有第四弱导通电平。在一些实施例中，第四弱导通电平可以比第三弱导通电平高。换言之，字线选择晶体管TRx1或TRxn可以在位线预充电时段中弱导通，并且此时，与连接到位于靠近驱动器的第一存储器单元MC1的第一字线选择晶体管TRx1相比，连接到位于距驱动器更远的第二存储器单元MC2的第n字线选择晶体管TRxn可以被更强地导通。
当字线选择晶体管TRx1至TRxn在位线预充电时段中弱导通以增加感测裕度时，可以考虑读取干扰特性。随着被选晶体管的导通程度增加，读取干扰特性会劣化。另一方面，随着驱动器与存储器单元之间的距离增大，电流路径的电阻分量可以增加并且单元电流可以减小，使得读取干扰特性可以为良好的。因此，如上所述，通过考虑存储器单元距驱动器的距离来调整连接到存储器单元的字线选择晶体管的导通程度，可以增大感测裕度，同时将存储器单元的读取干扰特性维持在恒定的水平。
参照图16B，在第一存储器单元MC1的数据读取操作和第二存储器单元MC2的数据读取操作中，第一字线选择信号LX1和第n字线选择信号LXn中的每个可以在位线预充电时段的一部分中具有弱导通电平Vwo，并且可以在位线预充电时段的剩余时段中具有截止电平Voff。因此，在位线预充电时段中，第一字线选择晶体管TRx1和第n字线选择晶体管TRxn可以被弱导通，然后可以被截止。
在一些实施例中，其中第一字线选择信号LX1具有弱导通电平Vwo的时段(例如，第三弱导通时段Two3)可以不同于其中第二字线选择信号LX2具有弱导通电平Vwo的时段(例如，第四弱导通时段Two4)。例如，第四弱导通时段Two4可以比第三弱导通时段Two3长。
参照图16C，在第一存储器单元MC1的数据读取操作和第二存储器单元MC2的数据读取操作中，第一字线选择信号LX1和第n字线选择信号LXn中的每个可以在位线预充电时段的一部分中具有弱导通电平，并且可以在位线预充电时段的剩余时段中具有截止电平Voff。
在一些实施例中，在第一存储器单元MC1的数据读取操作中，第一字线选择信号LX1可以在位线预充电时段中具有第三弱导通电平Vwo3，并且在第二存储器单元MC2的数据读取操作中，第n字线选择信号LXn可以在位线预充电时段中具有第四弱导通电平Vwo4。第三弱导通电平Vwo3和第四弱导通电平Vwo4可以不同。
在一些实施例中，当第一字线选择信号LX1维持第三弱导通电平Vwo3的时段和第n字线选择信号LXn维持第四弱导通电平Vwo4的时段相同时，第四弱导通电平Vwo4可以高于第三弱导通电平Vwo3。然而，发明构思不限于此，第一字线选择信号LX1维持第三弱导通电平Vwo3的时段可以不同于第n字线选择信号LXn维持第四弱导通电平Vwo4的时段，并且第三弱导通电平Vwo3和第四弱导通电平Vwo4也可以根据时段的长度而变化。
图17是示出根据发明构思的示例实施例的存储器装置的读取方法的电路图。
参照图17，当对被选存储器单元MC_sel执行数据读取操作时，连接到被选存储器单元MC_sel的被选字线(例如，第三字线WL3)可以根据每个操作(例如，字线预充电操作、位线预充电操作和电荷共用操作)而发生电压电平的变化。在一些实施例中，与被选字线相邻的未选字线(例如，第一字线WL1、第二字线WL2和第四字线WL4至第n字线WLn之中的与被选字线相邻的至少一条字线)可以被浮置。在一些实施例中，所述至少一条字线可以在位线预充电时段中被浮置并且可以在剩余时段中被放电电压(例如0V)偏置。
一起参照图8，当执行读取操作时，连接到未选字线的字线选择晶体管TRx可以截止，放电晶体管TRwd可以导通，因而放电电压Vdc(即，禁止电压Vinhx)可以施加到未选字线，由此可以使未选字线偏置到预定的或可选地期望的禁止电平。此时，根据发明构思的实施例，连接到与被选字线相邻的至少一条未选字线的放电晶体管TRwd可以在位线预充电时段中截止，由此所述至少一条未选字线可以被浮置。
在读取操作中，由于与被选字线相邻的至少一条未选字线被浮置，所以可以减少由于字线的寄生电容器分量之中的相邻的字线而产生的寄生电容器分量。
在一些实施例中，在具有三维交叉点结构的存储器单元阵列中，当第一层和第二层的字线电容器分量不同并且第二层的字线电容器分量大于第一层的字线电容器分量时，可以在针对第一层的读取操作中使所有未选字线偏置到禁止电平，并且可以在针对第二层的读取操作中使未选字线之中的与被选字线相邻的至少一条未选字线在位线预充电时段中浮置。
在示例实施例中，在针对第一层的读取操作中，未选字线之中的与被选字线相邻的N条未选字线(N是正整数)可以在位线预充电时段中浮置，并且在针对第二层的读取操作中，未选字线之中的与被选字线相邻的M条未选字线(M是大于N的正整数)可以在位线预充电时段中浮置。
因此，第二层的被选字线的寄生电容器分量可以减少得相对更多，并且可以看到从第一层和第二层选择的被选字线的电容器分量相同，因此读取干扰特性可以相同。
在一些实施例中，如参照图7至图16C所描述的，连接到被选字线的字线选择晶体管可以在位线预充电时段中响应于弱导通电平的控制信号而弱导通。
在一些实施例中，连接到第一层的被选字线的第一字线选择晶体管可以在位线预充电时段中弱导通，并且连接到第二层的被选字线的第二字线选择晶体管可以在位线预充电时段中截止。可选地，施加到第一字线选择晶体管的控制信号可以比施加到第二字线选择晶体管的控制信号更接近导通电平。
图18A和图18B是示出根据发明构思的示例实施例的存储器装置的读取方法的图。将在假设第二层L2的字线电容器的电容大于第一层L1的字线电容器的电容的情况下进行描述。
参照图18A，当针对第一层L1执行读取操作时，禁止电压Vinhx可以被施加到未选字线Unsel_WL。例如，禁止电压Vinhx可以是0V。未选字线Unsel_WL可以被偏置到0V。当针对第二层L2执行读取操作时，未选字线Unsel_WL之中的与被选字线Sel_WL相邻的未选字线Unsel_WL可以被浮置，并且剩余的未选字线可以被偏置为0V。尽管图18A示出了在被选字线的两个方向上最靠近被选字线的每条未选字线被浮置，但是发明构思不限于此，如图18B中所示，每两条或更多条未选字线可以在被选字线的两个方向上被浮置。另外，作为另一示例实施例，在被选字线的一个方向上与被选字线相邻的未选字线可以被浮置。
图19是示出根据发明构思的示例实施例的存储器装置的读取方法的图。
参照图19，当对第一层L1执行读取操作时并且当对第二层L2执行读取操作时，未选字线Unsel_WL之中的与被选字线Sel_WL相邻的未选字线Unsel_WL可以被浮置，并且剩余的未选字线可以被偏置为0V。在一些实施例中，当对第二层L2执行读取操作时将被浮置的未选字线Unsel_WL的数量可以大于当对第一层L1执行读取操作时将被浮置的未选字线Unsel_WL的数量。
图20是示出在数据读取操作中补偿漏电流的示例的电路图。
根据上述实施例，字线WL可以在数据读取过程期间被浮置，并且漏电流可以由于各种因素(例如，连接到字线的多个未选存储器单元)而流入被浮置的字线WL，这会导致字线WL的电压电平波动。为了补偿漏电流的该影响，可以通过使用电流源从感测节点SN释放漏电流。
参照图20，补偿开关SW1和电流源可以连接到感测节点SN。尽管示出补偿开关SW1实现为NMOS晶体管的示例，但是发明构思不限于此，补偿开关SW1可以实现为PMOS晶体管、传输门或另一类型的开关器件。补偿开关SW1可以通过补偿控制信号BC来控制导通和截止。补偿开关SW1可以在位线预充电时段中响应于高电平的补偿控制信号BC而导通，并且电流源可以湮没(sink)预定的或可选地期望的补偿电流。在一些实施例中，补偿电流可以被设定为与流入字线WL中的漏电流相同或类似。因此，漏电流可以由电流源补偿。
图21是示出发明构思的实施例应用于3D存储器装置的示例的图。在图21中，存储器单元阵列被示出为包括第一层和第二层，但是可以在存储器单元阵列中提供更多数量的层。
参照图21，存储器装置200a可以包括其中设置有包括外围电路的外围区域的外围层201a以及其中设置有存储器单元的第一层202a和第二层203a。第一层202a和第二层203a中的每个可以包括多个存储器单元以及与多个存储器单元连接的字线/位线。另外，尽管在图21中示出了外围层201a包括写入驱动器/感测放大器(WD/SA)和控制逻辑的示例，但是与存储操作相关的各种类型的外围电路可以设置在外围层中。另外，写入驱动器/感测放大器可以由第一层202a和第二层203a共用。
如以上参照图5A和图5B所描述的，第一层202a和第二层203a可以在3D存储器装置中共用至少一条信号线。第一层202a和第二层203a可以共用字线或位线。在堆叠结构的多个层中，第二层203a的字线和位线可以具有比第一层202a的字线和位线大的电容分量(或大的负载)，并且根据上述发明构思的示例实施例，在数据读取操作中，可以在第一层202a和第二层203a中不同地控制施加到字线选择晶体管的字线选择信号。另外，根据上述发明构思的示例实施例，在数据读取操作中，可以在第一层202a和第二层203a中不同地控制与被选字线相邻的未选字线。
图22是示出根据发明构思的实施例的存储器装置应用于SSD系统的示例的框图。
参照图22，SSD系统1000可以包括主机1100和SSD 1200。SSD 1200可以通过信号连接器与主机1100交换信号SGL，并且可以通过电源连接器接收电力PWR。SSD 1200可以包括SSD控制器1210、辅助电源1220以及多个非易失性存储器装置1230、1240和1250。所述多个非易失性存储器装置1230、1240和1250中的至少一个可以是电阻式存储器装置，并且根据发明构思的示例实施例的存储器装置可以被应用为多个非易失性存储器装置1230、1240和1250中的一个。
SSD控制器1210可以通过多个通道Ch1至Chn连接到多个存储器装置1230、1240和1250，因此可以将数据存储在多个存储器装置1230、1240和1250中或者可以从多个存储器装置1230、1240和1250读取数据。
图23是示出根据发明构思的各种实施例的存储器系统的实现的框图。在图23中，示出了存储器系统2000包括存储器模块2200的示例，并且存储器模块2200可以对应于上述实施例中的存储器装置或者可以包括上述实施例中的多个存储器装置。
参照图23，存储器控制器2100可以控制存储器系统2000的总体操作。尽管在图23中未示出，但是存储器控制器2100还可以包括各种其它组件(诸如命令/地址发生器、主机I/F和存储器I/F)作为用于控制存储操作的组件。
存储器模块2200可以包括安装在模块板上的多个存储器芯片。例如，存储器模块2200可以包括第一存储器芯片2210_1至第N存储器芯片2210_N。另外，第一存储器芯片2210_1至第N存储器芯片2210_N中的每个可以对应于上述实施例中的存储器装置，因此，第一存储器芯片2210_1至第N存储器芯片2210_N中的每个可以包括用于执行与上述实施例中的数据读取相关的各种控制操作的控制逻辑。例如，在第一存储器芯片2210_1至第N存储器芯片2210_N的数据读取操作中，字线选择晶体管可以在位线预充电时段中弱导通，并且被施加以使字线选择晶体管弱导通的字线选择信号的电压电平可以在第一层和第二层中不同。另外，与被选字线相邻的未选字线可以在位线预充电时段中被浮置，并且第一层和第二层中的浮置的未选字线的数量可以不同。
存储器模块2200可以以单列直插式存储器模块(SIMM)或双列直插式存储器模块(DIMM)的形式实现。另外，存储器模块2200可以对应于各种类型的DIMM，并且诸如FB-DIMM和LR-DIMM的各种类型的DIMM可以应用于存储器模块2200。可选地，存储器模块2200可以对应于其中安装有非易失性存储器2220的非易失性DIMM(NVDIMM)，以补偿易失性存储器的数据在电力终止时丢失的问题。
另外，作为各种类型的模块，当存储器模块2200包括作为电阻式存储器的PRAM时，存储器模块2200可以被称为P_DIMM。除上述之外，发明构思的实施例还可以应用于各种类型的模块。例如，由于存储器模块2200可以包括具有3D类型的电阻存储器单元的交叉点存储器芯片，所以存储器模块2200可以被称为交叉点DIMM或3D交叉点DIMM。
当存储器模块2200对应于NVDIMM时，存储器模块2200可以基于诸如NVDIMM-N和NVDIMM-P的各种规范进行操作。因此，非易失性存储器2220可以用于数据存储或缓冲器。另外，第一存储器芯片2210_1至第N存储器芯片2210_N中的每个可以基于双倍数据速率(DDR)而操作，以用于在时钟的上升沿和下降沿传送和接收数据。存储器模块2200可以安装在DDR插槽中。例如，存储器模块2200可以安装在诸如DDR4或DDR5的DDR插槽中以基于对应的规范进行操作。另外，根据上述实施例的图1的存储器装置200可以用于实现存储器模块2200的非易失性存储器2220。
图24是示出根据发明构思的实施例的存储器装置被用作控制器的缓冲器的示例的框图。
参照图24，存储器系统3000可以包括控制器3100和闪存装置3200，并且闪存装置3200可以包括闪存单元3210和控制逻辑3220。另外，控制器3100可以包括闪存转换层(FTL)3110以及用于临时存储提供给闪存装置3200的数据DATA和元数据的缓冲器3120。控制器3100可以响应于来自主机的写入/读取请求来控制闪存装置3200以读取被存储在闪存单元3210中的数据或者将数据编程到闪存单元3210。详细地，控制器3100可以通过向闪存装置3200提供地址ADDR、命令CMD和控制信号CTRL来控制针对闪存装置3200的编程、读取和擦除操作。
缓冲器3120可以包括根据上述实施例的存储器装置，因此缓冲器3120可以包括电阻式存储器装置。另外，根据上述实施例，可以在临时存储和读取电阻式存储器装置中的数据DATA和元数据时基于字线和/或位线的伪浮置操作来执行数据感测操作。
控制器3100，以及上述任何其它元件(例如，存储器控制器100、写入/读取电路220、控制逻辑230等)，可以包括处理电路(诸如包括逻辑电路的硬件)、硬件/软件组合(诸如执行软件的处理器)或者其组合。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
在上述实施例中，存储器装置被描述为包括电阻式存储器，但是发明构思的实施例不必局限于此。作为示例，发明构思的实施例可以应用于基于对字线和/或位线的预充电操作来执行数据感测的各种类型的存储器装置。例如，发明构思的实施例可以应用于诸如DRAM、移动DRAM、SRAM或闪存装置的各种类型的易失性和非易失性存储器。
尽管已经参照发明构思的实施例具体地示出并描述了发明的构思，但是将理解的是，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (20)

1.一种存储器装置，所述存储器装置包括：
存储器单元阵列，包括在多条字线与多条位线彼此交叉的区域中的多个存储器单元；
行解码器，包括与所述多条字线对应的多个行开关并且被配置为对所述多条字线执行选择操作；
列解码器，包括与所述多条位线对应的多个列开关并且被配置为对所述多条位线执行选择操作；以及
控制逻辑，被配置为控制在数据读取操作中的字线预充电时段中将对连接到被选存储器单元的被选字线执行的预充电操作，并且控制在字线预充电时段之后的位线预充电时段中将对连接到被选存储器单元的被选位线执行的预充电操作；
其中，连接到被选字线的行开关在位线预充电时段中被弱导通。
2.根据权利要求1所述的存储器装置，所述存储器装置还包括感测放大器，所述感测放大器连接到被选字线以通过将被选字线的电压与参考电压进行比较来检测被选存储器单元的数据。
3.根据权利要求1所述的存储器装置，其中，
行开关在字线预充电时段中被导通以对被选字线进行预充电，并且
行开关在位线预充电时段中弱导通，使得被选字线被伪浮置。
4.根据权利要求1所述的存储器装置，其中，弱导通电平的控制信号在位线预充电时段中被施加到行开关，其中，弱导通电平是在用于导通行开关的导通电平与用于截止行开关的截止电平之间的电平。
5.根据权利要求4所述的存储器装置，其中，
行开关包括晶体管，所述晶体管包括连接到被选字线的漏极端子、被施加控制信号的栅极端子和连接到数据线的源极端子，并且
控制信号的弱导通电平低于导通电平且高于截止电平。
6.根据权利要求4所述的存储器装置，其中，存储器单元阵列均包括多个存储器单元并且均包括竖直堆叠的第一层和第二层，并且
其中，当对第一层的第一存储器单元执行读取操作时，在位线预充电时段中将第一电平的控制信号施加到连接到第一存储器单元的第一行开关，并且
当对第二层的第二存储器单元执行读取操作时，在位线预充电时段中将第二电平的控制信号施加到连接到第二存储器单元的第二行开关，并且第一电平和第二电平不同。
7.根据权利要求6所述的存储器装置，其中，
第一电平是在导通电平与截止电平之间的电平，并且
第二电平是截止电平。
8.根据权利要求6所述的存储器装置，其中，第一电平和第二电平是在导通电平与截止电平之间的电平。
9.根据权利要求6所述的存储器装置，其中，第一层和第二层共用所述多条位线。
10.根据权利要求6所述的存储器装置，其中，第一层的第一存储器单元和第二层的第二存储器单元中的每个包括选择器件层和堆叠在选择器件层上的可变电阻层。
11.根据权利要求6所述的存储器装置，其中，
第一层的第一存储器单元包括堆叠在第一字线上的第一选择器件层、堆叠在第一选择器件层上的第一可变电阻层以及堆叠在第一可变电阻层上的位线，并且
第二层的第二存储器单元包括堆叠在位线上的第二选择器件层、堆叠在第二选择器件层上的第二可变电阻层以及堆叠在第二可变电阻层上的第二字线。
12.根据权利要求4所述的存储器装置，其中，所述多个存储器单元包括第一存储器单元以及定位为比第一存储器单元距离列解码器更远的第二存储器单元，并且
其中，当对第一存储器单元执行读取操作时，在位线预充电时段中将第三电平的控制信号施加到连接到第一存储器单元的第一行开关，并且
当对第二存储器单元执行读取操作时，在位线预充电时段中将第四电平的控制信号施加到连接到第二存储器单元的第二行开关，并且第三电平和第四电平不同。
13.根据权利要求12所述的存储器装置，其中，第三电平和第四电平是在导通电平与截止电平之间的电平，并且其中，第四电平高于第三电平。
14.根据权利要求1所述的存储器装置，所述存储器装置还包括补偿开关和连接到被选字线的电流源，
其中，当补偿开关在位线预充电时段中导通并且电流源被电连接到被选字线时，在被选字线中产生的漏电流被补偿。
15.根据权利要求1所述的存储器装置，其中，所述多个存储器单元中的每个包括包含相变材料的可变电阻器件。
16.一种存储器装置，所述存储器装置包括：
存储器单元阵列，包括共用多条位线并且被堆叠的第一层和第二层，其中，第一层和第二层中的每个包括位于多条字线和所述多条位线彼此交叉的区域中的多个存储器单元；
行解码器，包括与所述多条字线对应的多个行开关并且被配置为对所述多条字线执行选择操作；
列解码器，包括与所述多条位线对应的多个列开关并且被配置为对所述多条位线执行选择操作；
字线预充电器件，被配置为在字线预充电时段中将字线预充电电压施加到由行解码器选择的被选字线；
位线预充电器件，被配置为在位线预充电时段中将位线预充电电压施加到由列解码器选择的被选位线；以及
比较器，将被选字线的电压与参考电压进行比较并输出比较结果，
其中，当对第一层的第一存储器单元执行数据读取操作时，在字线预充电时段中，将第一电平的第一字线选择信号施加到连接到第一存储器单元的第一行开关以使第一行开关导通，并且在位线预充电时段中，将介于用于使第一行开关截止的第二电平与第一电平之间的第三电平的第一字线选择信号施加到第一行开关。
17.根据权利要求16所述的存储器装置，其中，
当对第二层的第二存储器单元执行数据读取操作时，在字线预充电时段中将第一电平的第二字线选择信号施加到连接到第二存储器单元的第二行开关，并且在位线预充电时段中将第二电平的第二字线选择信号施加到第二行开关。
18.根据权利要求17所述的存储器装置，其中，
当对第一存储器单元执行数据读取操作时，连接在第一存储器单元与第一行开关之间的第一字线在位线预充电时段中被伪浮置，并且
当对第二存储器单元执行数据读取操作时，连接在第二存储器单元与第二行开关之间的第二字线在位线预充电时段中被浮置。
19.根据权利要求18所述的存储器装置，其中，
当对第一存储器单元执行数据读取操作时，在位线预充电时段中将禁止电压施加到第一层的未选字线，并且
当对第二存储器单元执行数据读取操作时，第二层的未选字线之中的至少一条未选字线在位线预充电时段中被浮置。
20.一种存储器模块，所述存储器模块包括：
模块板；多个存储器芯片，位于模块板上；以及非易失性存储器，位于模块板上并且与所述多个存储器芯片通信，
所述多个存储器芯片中的每个包括：
存储器单元阵列，包括共用多条位线并且被堆叠的第一层和第二层，其中，第一层和第二层中的每个包括位于多条字线与所述多条位线彼此交叉的区域中的多个存储器单元；
行解码器，包括与所述多条字线对应的多个行开关并且被配置为对所述多条字线执行选择操作；
列解码器，包括与所述多条位线对应的多个列开关并且被配置为对所述多条位线执行选择操作；以及
控制逻辑，被配置为控制被选存储器单元的字线和位线的预充电操作，
其中，当对第一层的第一存储器单元执行读取操作时，在位线预充电时段中将弱导通电平的第一字线选择信号施加到连接到第一存储器单元的第一行开关，并且
其中，当对第二层的第二存储器单元执行读取操作时，在位线预充电时段中将截止电平的第二字线选择信号施加到连接到第二存储器单元的第二行开关。
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