CN118155677A - 存储结构、存储器及电子设备 - Google Patents

Abstract

本申请实施例提供了一种存储结构、存储器及电子设备，涉及存储技术领域。该存储结构包括:多个阵列排布的存储阵列片、多个位线、多个字线、多个公共位线以及多个连接线；每个存储阵列片包括多层存储单元层，每个存储块包括多个存储单元；每个连接线与一个公共位线对应连接，多个连接线分别位于存储阵列片的两侧；任意两个分别位于同一个存储阵列片的两侧的连接线，用于与一个感应放大器连接且分别向感应放大器输出读取信号和读取信号的参考电压信号。本申请实施例实现了读取信号和参考电压信号源自同一个存储阵列片的两个位线上的信号，从而减小信号的串扰问题。

Description

存储结构、存储器及电子设备

技术领域

本申请涉及存储技术领域，具体而言，本申请涉及一种存储结构、存储器及电子设备。

背景技术

随着集成电路技术的发展，器件的关键尺寸日益缩小，单个芯片所包含的器件种类及数量随之增加，使得工艺生产中的任何微小差异都可能对器件性能造成影响。

为了尽可能降低产品的成本，人们希望在有限的衬底上做出尽可能多的器件单元。自从摩尔定律问世以来，业界提出了各种半导体结构设计和工艺优化，以满足人们对当前产品的需求。

发明内容

本申请提出一种存储结构、存储器及电子设备，用以解决现有技术存在的由于不同存储阵列片之间存在的环境差异，导致较大的串扰的技术问题。

第一方面，本申请实施例提供一种存储结构，包括:多个阵列排布的存储阵列片、多个位线、多个字线、多个公共位线以及多个连接线；

每个存储阵列片包括多层存储单元层，每层存储单元层包括多个存储块，每个存储块包括阵列排布的多个存储单元，每个字线与沿字线延伸方向排布的一列存储单元连接，每个位线与沿位线延伸方向排布的至少一列存储单元连接；

每个位线沿第一方向延伸，每个公共位线沿第二方向延伸，每个存储阵列片的两侧均设有至少一个公共位线，位线的一个端部向公共位线延伸至连接；第一方向与第二方向相交；

每个连接线与一个公共位线对应连接，多个连接线分别位于存储阵列片的两侧；

任意两个分别位于同一个存储阵列片的两侧的连接线，用于与一个感应放大器连接且分别向感应放大器输出读取信号和读取信号的参考电压信号。

在一个可能的实现方式中，每个存储单元层的两侧均设有公共位线；

在每层存储单元层中，位线的一个端部向公共位线延伸至连接。

在一个可能的实现方式中，每层存储单元层对应的多个位线中，一半位线的端部向存储单元层一侧的公共位线延伸至连接，另一半位线的端部向存储单元层另一侧的公共位线延伸至连接。

在一个可能的实现方式中，每层存储单元层对应的多个连接线中，多个连接线在存储单元层的两侧交错布置，相邻的两个位于存储单元层的两侧的连接线用于与一个感应放大器连接。

在一个可能的实现方式中，每个连接线位于位线远离衬底的一侧，且靠近位线与公共位线连接处，每个连接线沿垂直于衬底方向感应放大器延伸。

在一个可能的实现方式中，每个存储块中，多个存储单元沿第一方向间隔排列成至少一列，至少一列存储单元中的每一个存储单元分别在一个字线的控制下对应与同一个位线电连接或断开，字线用于控制存储单元和位线的数据传输。

在一个可能的实现方式中，每个存储块包括两列存储单元，一个位线位于两列存储单元之间，且两列存储单元中的每一个存储单元分别在一个字线的控制下对应与位线电连接或断开。

在一个可能的实现方式中，每个存储块包括两列存储单元，两个位线位于两列存储单元之间，每列存储单元中的每一个存储单元分别在一个字线的控制下对应与一个位线电连接或断开。

在一个可能的实现方式中，位于两列存储单元之间的两个位线中，一个位线的一个端部向存储单元层的一侧的公共位线延伸至连接，另一个位线的一个端部向存储单元层的另一侧的公共位线延伸至连接；

与两个位线相对应的两个连接线用于与一个感应放大器连接。

在一个可能的实现方式中，每层存储单元层包括沿第二方向排列成一行的多个存储块；

每层存储单元层中，位线延伸出存储块的长度均不相同，以使与位线连接的公共位线在衬底上的投影不重合。

在一个可能的实现方式中，沿远离衬底方向，每层存储单元层中，位线延伸出存储块的长度依次缩短，以使与位线连接的公共位线呈阶梯状排布。

在一个可能的实现方式中，每个位线和对应连接的公共位线之间均设有位线开关，位线开关用于控制位线和公共位线的数据传输。

在一个可能的实现方式中，每个字线沿垂直于衬底方向延伸；

在每层存储单元层中，每个字线均与一个存储单元连接。

第二方面，本申请实施例提供一种存储器，包括：多个感应放大器以及第一方面的存储结构；

任意两个分别位于同一个存储阵列片的两侧的连接线，与一个感应放大器连接。

在一个可能的实现方式中，每层存储单元层对应的多个连接线中，多个连接线在存储单元层的两侧交错布置，相邻的两个位于存储单元层的两侧的连接线与一个感应放大器连接。

第三方面，本申请实施例提供一种电子设备，包括：第二方面的存储器。

本申请实施例提供的技术方案带来的有益技术效果包括：

本申请实施例的存储结构的每个存储阵列片的两侧均设有至少一个公共位线，即单个存储阵列片的两侧都布置有公共位线，位线的一个端部向公共位线延伸至连接，每个连接线与一个公共位线连接，同时多个连接线分别位于存储阵列片的两侧，这样就可以使得每个存储阵列片的两侧都有连接线，可以实现任意两个分别位于存储阵列片的两侧的连接线与同一个感应放大器连接且这两个连接线分别向感应放大器输出读取信号和读取信号的参考电压信号，使得感应放大器获取的读取信号和参考电压信号的两条位线处于相同的存储阵列片上，相对于不同存储阵列片其两个信号的串扰会大大减小。

因此，本申请实施例的存储结构可以将原始的感应放大器输入源头从来自两个邻近的存储阵列片更改成源自同一个存储阵列片的两个位线上的信号，从而减小信号的串扰问题。同时，由于本申请实施例不需要临近的存储阵列片作为参考，在整个芯片的设计过程中，不用考虑在芯片边缘设计单独的信号参考模块，而减小了芯片的面积。

本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。

附图说明

本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1为本申请实施例提供的一种存储结构的结构示意图；

图2为本申请实施例提供的一种存储结构与感应放大器连接的结构示意图；

图3为本申请实施例提供的另一种存储结构的结构示意图；

图4为本申请实施例提供的另一种存储结构与感应放大器连接的结构示意图；

图5为本申请实施例提供的又一种存储结构的结构示意图；

图6为本申请实施例提供的一种存储结构的三维结构示意图；

图7为本申请实施例提供与图6相对应的位线、连接线和公共位线的位置关系以使公共位线呈阶梯状排布的结构示意图；

图8为本申请实施例提供的另一种存储结构的三维结构示意图；

图9为本申请实施例提供与图7的侧面相对应的连接线、位线、字线以及存储单元之间的连接关系的示意图；

图10为本申请实施例提供的一种感应放大器的电路结构示意图；

图11为本申请实施例提供的一种现有技术中两个连接线与逻辑控制芯片的感应放大器连接的结构示意图；

图12为本申请实施例提供的一种存储结构的两个连接线与逻辑控制芯片的感应放大器连接的结构示意图；

图13为本申请实施例提供的再一种存储结构的结构示意图；

图14为本申请实施例提供的一种存储结构的寄生电容的结构示意图。

附图标记：

1-存储器；

10-存储结构；

110-存储阵列片、111-存储块、1111-存储单元；

120-位线；

130-字线；

140-公共位线；

150-连接线；

160-位线开关；

20-感应放大器。

具体实施方式

下面详细描述本申请，本申请的实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。此外，如果已知技术的详细描述对于示出的本申请的特征是不必要的，则将其省略。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能解释为对本申请的限制。

本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本申请所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。

本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。

经研究发现，目前，DRAM(Dynamic Random Access Memory，动态随机存取存储器)结构，利用相近的MAT(Memory Array Tile，存储阵列片)之间的信号作为SA(SenseAmplifier，感应放大器)的参考电压信号，即一个MAT进行数据读出信号，另外一个MAT则作为读出的信号的参考电压信号而进行感应放大，由于不同MAT之间存在的环境差异，会导致较大的串扰问题。

本申请提供的存储结构、存储器及电子设备，旨在解决现有技术的如上技术问题。

下面以具体地实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。

结合图1和图2所示，本申请实施例提供一种存储结构10，包括:多个阵列排布的存储阵列片110、多个位线120、多个字线130、多个公共位线140以及多个连接线150。

每个存储阵列片110包括多层存储单元层，每层存储单元层包括多个存储块111，每个存储块111包括阵列排布的多个存储单元1111，每个字线130与沿字线130延伸方向排布的一列存储单元1111连接，每个位线120与沿位线120延伸方向排布的至少一列存储单元1111连接。

具体地，存储块111中的每个存储单元1111分别在一个字线130的控制下对应与一个位线120电连接或断开电连接，从而控制存储单元1111和位线120之间数据传输。本申请实施例的存储阵列片110的每层存储单元层的结构一致。

结合图1和图2所示，每个位线120沿第一方向延伸，每个公共位线140沿第二方向延伸，每个存储阵列片110的两侧均设有至少一个公共位线140，位线120的一个端部向公共位线140延伸至连接；第一方向与第二方向相交。

具体地，第一方向为附图中的纵向，第二方向为附图中的横向，第一方向和第二方向垂直。

参见图1所示，存储单元1111包括存储电容CAP，WL表示字线130，Local-BLT和Local-BLB分别表示两个相邻的位线120，Common-BLT和Common-BLB分别表示存储阵列片110的两侧的公共位线140。

参见图2所示，每个连接线150与一个公共位线140对应连接，多个连接线150分别位于存储阵列片110的两侧。每个连接线150的布置和每个位线120与公共位线140连接的端部相对应。

参见图2所示，任意两个分别位于同一个存储阵列片110的两侧的连接线150，用于与一个感应放大器20连接且分别向感应放大器20输出读取信号和读取信号的参考电压信号。其中，Stack1和Stack2均为连接线150。

具体地，任意两个分别位于同一个存储阵列片110的两侧的连接线150的选择需要实现分别向感应放大器20输出读取信号和读取信号的参考电压信号，当选取存储阵列片110一侧的一个连接线150输出读取信号时，可以选取同一个存储阵列片110另一侧任意一个可以输出参考电压信号的连接线150输出该读取信号的参考电压信号。

本申请实施例的存储结构10的每个存储阵列片110的两侧均设有至少一个公共位线140，即单个MAT的两侧都布置有公共位线140，位线120的一个端部向公共位线140延伸至连接，每个连接线150与一个公共位线140连接，同时多个连接线150分别位于存储阵列片110的两侧，这样就可以使得每个存储阵列片110的两侧都有连接线150，可以实现任意两个分别位于存储阵列片110的两侧的连接线150与同一个感应放大器20连接且这两个连接线150分别向感应放大器20输出读取信号和读取信号的参考电压信号，使得感应放大器20获取的读取信号和参考电压信号的两条位线120处于相同的MAT上，相对于不同MAT其两个信号的串扰会大大减小。

因此，本申请实施例的存储结构10可以将原始的感应放大器20输入源头从来自两个邻近的MAT更改成源自同一个MAT的两个位线120上的信号，从而减小信号的串扰问题。同时，由于本申请实施例不需要临近的MAT作为参考，在整个芯片的设计过程中，不用考虑在芯片边缘设计单独的信号参考模块，而减小了芯片的面积。

在一些实施例中，每个存储块111中，多个存储单元1111沿第一方向间隔排列成至少一列，至少一列存储单元1111中的每一个存储单元1111分别在一个字线130的控制下对应与同一个位线120电连接或断开，字线130用于控制存储单元1111和位线120的数据传输。

作为一种示例，参见图1和图2所示，每个存储块111包括两列存储单元1111，一个位线120位于两列存储单元1111之间，且两列存储单元1111中的每一个存储单元1111分别在一个字线130的控制下对应与位线120电连接或断开。

作为另一种示例，参见图3和图4所示，每个存储块111包括两列存储单元1111，两个位线120位于两列存储单元1111之间，每列存储单元1111中的每一个存储单元1111分别在一个字线130的控制下对应与一个位线120电连接或断开。

参见图3所示，存储单元1111包括存储电容CAP，WL表示字线130，Local-BLT和Local-BLB分别表示两个相邻的位线120，Common-BLT和Common-BLB分别表示存储阵列片110的两侧的公共位线140。

具体地，本申请实施例的存储结构10将原来的单根位线BL通过氧化物隔离划分为两半，两侧分别连接对应的电容器件，然后临近的BL可以在对信号进行感应放大时互相作为参考电压来减小临近电容的串扰问题，同时这种方式可以减小单根BL上的负载效应。

在一些实施例中，参见图4所示，位于两列存储单元1111之间的两个位线120的端部分别向存储单元层的两侧的公共位线140延伸至连接。

位于两列存储单元1111之间的两个位线120中，一个位线120的一个端部向存储单元层的一侧的公共位线140延伸至连接，另一个位线120的一个端部向存储单元层的另一侧的公共位线140延伸至连接；

与两个位线120相对应的两个连接线150用于与一个感应放大器20连接。其中，Stack1、Stack2和Stack3均为连接线150。

在一些实施例中，结合图1至图4所示，每个位线120和对应连接的公共位线140之间均设有位线开关160，位线开关160用于控制位线120和公共位线140的数据传输。

具体地，参见图1和图3所示，SW表示位线开关160。

参见图1至图4所示，本申请实施例提出了两种3D DRAM的存储结构，两种结构都可以利用新的位线连接结构，改善位线感应放大器的输入感应信号的串扰问题，同时图1和图2所示的结构一可以减小梯形连接处的层高问题，从而改进3D-DRAM的工艺制造难度，图3和图4所示的结构二可以在图1和图2所示的结构的基础上将单根位线120的左右两侧进行隔离，并互为参考电压，使两者的等效串扰做的更加一致。

本申请实施例的3D-DRAM的单个MAT中，存储单元1111、字线130和位线120形成三个方向垂直的结构，每次读写都会打开一个字线130，并将其对应连接处的存储单元1111中的数据输送到位线120上，同时会打开位线120上对应的位线开关160将读取的信号输入到公共位线140上，stack1到stackN可以组成阶梯状的连接方式，参见后续的实施例。

在一些实施例中，参见图4所示，每个存储单元层的两侧均设有公共位线140。其中，在每层存储单元层中，位线120的一个端部向公共位线140延伸至连接。

可选地，在其他实施例中，可以至少一个存储单元层的两侧均设有公共位线140，其余存储单元层的一侧设置公共位线140，从而使得整个存储阵列片110的两侧均设有至少一个公共位线140。

作为一种示例，参加图5所示，Memory0和Memory1可以是分别对应每层存储单元层的存储块111，每个存储块111可以包括多列存储单元1111。SC0至SC5均表示公共位线140，分布在每个存储块111的两侧。图5中，存储块111内的位线120未示出，每个位线120和对应连接的公共位线140之间均设有位线开关160。MAT<0>、MAT<1>分别表示两个相邻的存储阵列片110。

参见图5所示，在每个存储单元层上的存储块111的两侧均设置公共位线140，使得单个存储单元层可以采用相邻的存储块111互为参考的折叠连接的方式，在感应放大器20的感应放大过程中可以更好的利用差分的放大模式。

在一些实施例中，结合图2和图4所示，每层存储单元层包括沿第二方向排列成一行的多个存储块111。其中，每层存储单元层中，位线120延伸出存储块111的长度均不相同，以使与位线120连接的公共位线140在衬底上的投影不重合。

在一些实施例中，参见图6和图8所示，每个连接线150位于位线120远离衬底的一侧，且靠近位线120与公共位线140连接处，每个连接线150沿垂直于衬底方向感应放大器20延伸。

可选地，连接线150可以和公共位线140直接相连，作为公共位线140的一部分。

在一些实施例中，参见图6所示，沿远离衬底方向，每层存储单元层中，位线120延伸出存储块111的长度依次缩短，以使与位线120连接的公共位线140呈阶梯状排布。

具体地，参见图7所示，位线120延伸出存储块111的长度依次缩短，位线120的端部与公共位线140连接，使得公共位线140在衬底上的投影不重合，在沿远离衬底方向，公共位线140呈阶梯状排布。

本申请实施例的存储结构10将连接线150从存储阵列片110的单侧的连接方式改成单个存储阵列片110的两侧的连接方式，使得连接线150从存储阵列片110的单侧变成两侧，从而使得单侧相邻的连接线150之间的间距增大，在制作时可以将连接线150做的更粗，刻蚀工艺更简单，从而减小了工艺制作难度，并且制作的连接线150的电阻和电容特性都更好。同时，本发明的图3和图4所示的结构可以将临近的BL的分布进行细分，使互为参考的两者等效串扰做的更加一致。

本申请实施例的存储结构10在信号读取的过程中，感应放大器20将参考电压信号取自于临近的位线BL上，这种结构由于两条位线120处于相同的MAT上，相对于不同MAT其两个信号的串扰会大大减小，同时由于不需要临近的MAT作为参考，在整个芯片的设计过程中，不用考虑在芯片边缘设计单独的信号参考模块，而减小了芯片的面积。同时，本申请实施例的存储结构10由于将阶梯状的连接划分在MAT两侧，可以减小阶梯制造过程中的难度。

在一些实施例中，每层存储单元层对应的多个位线120中，一半位线120的端部向存储单元层一侧的公共位线140延伸至连接，另一半位线120的端部向存储单元层另一侧的公共位线140延伸至连接。

具体地，一半位线120的端部向存储单元层一侧的公共位线140延伸至连接，另一半位线120的端部向存储单元层另一侧的公共位线140延伸至连接，这样可以使得存储单元层两侧的连接线150可以成对组合，每对连接线150可以与一个感应放大器20连接。

在一些实施例中，继续参见图2和图4所示，每层存储单元层对应的多个连接线150中，多个连接线150在存储单元层的两侧交错布置，相邻的两个位于存储单元层的两侧的连接线150用于与一个感应放大器20连接。

本申请实施例的存储结构10将原始的Common-BL通过阶梯状连接的方式从原来的MAT一侧改成分离在MAT的上下两侧。可以在同一个存储阵列片110中相邻存储单元1111互为参考电压的BLSA输入模式。

可选地，本申请实施例的存储单元1111的连接可采用在同一高度或者不同高度的连接方式，即不同层存储单元层对应的连接线150，可以作为一对连接线150与一个感应放大器20连接，只要一对连接线150分别位于同一个存储阵列片110的两侧即可。

可选地，同一存储阵列片110中间隔一个或者多个位置的存储单元1111也可以互为参考的BLSA输入模式。

在一些实施例中，参见图8和图9所示，每个字线130沿垂直于衬底方向延伸；在每层存储单元层中，每个字线130均与一个存储单元1111连接。

作为一种示例，参见图6和图7所示，每层存储单元层对应的公共位线140呈阶梯状分布。参见图8所示，COMS die表示逻辑控制芯片，包括多个感应放大器20，连接线150沿垂直于衬底方向感应放大器20延伸并通过设置在连接线150端部的端子与对应的感应放大器20连接。

参见图8所示，由于3D DRAM是由两个芯片键合bonding在一起来制作的，下面是多层堆叠的存储结构10形成的芯片，上面是控制数据输入输出的逻辑控制芯片，由于需要将信号多层的存储单元层的存储的信息输入/输出到逻辑控制芯片，所以需要做很多阶梯结构对不同层区分。同时，由于多层的堆叠位线120和公共位线140组成阶梯状的连接结构，为了减小两者的数据下载对信号传输的影响，在两者中间加了一个位线开关160，只对需要信号传输的位线BL打开位线开关160。

参见图9所示，连接线150和字线130均沿垂直于衬底方向延伸，相互平行，位线120沿平行于衬底方向延伸，与连接线150和字线130均呈相互垂直关系，存储单元1111也平行于衬底方向延伸，且与位线120在平行于衬底的平面内呈垂直关系。

参见图10所示，示出了感应放大器的电路结构示意图。位线感应放大器BLSA是差分放大器，具有抑制共模信号的能力，也即如果BL和BLB上过来相同的干扰信号，则这个干扰信号不会影响信号的感应放大。采用本申请实施例的存储结构10可以使BL和BLB都出自同一个MAT，则他们的干扰也极为同一，可以更好的利用BLSA的共模抑制能力。图8中，RTO和SB分别表示两个电源信号，PRE、EQ分别表示两个控制开关器件的控制信号，VBLP为外接的参考信号，BL和BLB表示读取信号和参考电压信号。

参见图11所示，示出了现有技术中两个连接线150与逻辑控制芯片COMS die的感应放大器连接的结构示意图。绕线1为两个连接线150与感应放大器SA0的连线，Memory die表示存储结构10，SC0和SC1分别表示两个公共位线140，CBL0和CBLb分别表示两个位线120。

参见图12所示，示出了本申请实施例的存储结构10的两个连接线150与逻辑控制芯片COMS die的感应放大器连接的结构示意图。绕线2为两个连接线150与感应放大器SA0的连线。

通过对比，在逻辑控制芯片COMS die上，采用本申请实施例的存储结构10，会使得两个连接线150与感应放大器SA0的绕线更加简化。

参见图13所示，示出了一种存储结构的结构示意图。结合图1和图13，普通的连接方式是将SC0和SC2的common BL进行连接，间距Xum，本申请实施例的存储结构10是将SC0与SC1的common BL进行连接，间距Y um。在阵列的设计中X方向的距离包括(电容长度，WL宽度，local BL宽度，间隙)而Y方向距离只包括(Local BL的长度)，一般情况下Y的长度要远小于X方向，与之相对应实际的走线长度和过程，本申请实施例的存储结构10的实现过程也更加容易。

为了更好地检测本申请实施例的存储结构10的信号传输效果，采用计算机辅助设计技术TCAD工具提取了临近的BL之间的寄生参数，进一步证明了各个临近BL之间存在着联系，也即当出现噪声时，临近的BL之间的噪声会更加同频，进一步证明本申请实施例的存储结构10的优势。

参见图14所示，示出了一种存储结构10的寄生电容的结构示意图。存储结构10采用图3和图4所示的的两侧分立式结构，经过仿真提取了该结构旁路的寄生电容，其对应的参数设置如下(单位af)C56＝45.84，C53＝3.83，C26＝3.82，C23＝47.31，C52＝6.14，C54＝45.95，C24＝3.68，C51＝3.68，C21＝47.44。检测可知，临近的BL上有着较强的寄生效应，也就是临近的BL受到相同的串扰性强，当一个噪声到来时，会产生相同的串扰，从而可以相互抵消。

基于同一发明构思，参见图2和图4所示，本申请实施例提供一种存储器1，包括：多个感应放大器20以及本申请实施例的存储结构10；

任意两个分别位于同一个存储阵列片110的两侧的连接线150，与一个感应放大器20连接。

可选地，每层存储单元层对应的多个位线120中，一半位线120的端部向存储单元层一侧的公共位线140延伸至连接，另一半位线120的端部向存储单元层另一侧的公共位线140延伸至连接。

在一些实施例中，每层存储单元层对应的多个连接线150中，多个连接线150在存储单元层的两侧交错布置，相邻的两个位于存储单元层的两侧的连接线150与一个感应放大器20连接。

需要说明的是，本申请实施例的任意两个分别位于同一个存储阵列片110的两侧的连接线150输出的信号需要为读取信号和读取信号的参考电压信号，每层存储单元层对应的连接线150可以交错分布在两侧，不同存储单元层且位于同列的存储单元1111可以交错排布，但是与同一个字线130连接的一列的存储单元1111对应的连接线150若位于存储阵列片110的两侧，则不能作为彼此的参考信号。

应用于本申请实施例的存储器1，至少可以实现如下技术效果：

本申请实施例的存储器1的每个存储阵列片110的两侧均设有至少一个公共位线140，即单个MAT的两侧都布置有公共位线140，位线120的一个端部向公共位线140延伸至连接，每个连接线150对应且一个公共位线140连接，同时多个连接线150分别位于存储阵列片110的两侧，这样就可以使得每个存储阵列片110的两侧都有连接线150，可以实现任意两个分别位于存储阵列片110的两侧的连接线150与同一个感应放大器20连接且这两个连接线150分别向感应放大器20输出读取信号和读取信号的参考电压信号，使得感应放大器20获取的读取信号和参考电压信号的两条位线120处于相同的MAT上，相对于不同MAT其两个信号的串扰会大大减小。

因此，本申请实施例的存储器1可以将原始的感应放大器20输入源头从来自两个邻近的MAT更改成源自同一个MAT的两个位线120上的信号，从而减小信号的串扰问题。同时，由于本申请实施例不需要临近的MAT作为参考，在整个芯片的设计过程中，不用考虑在芯片边缘设计单独的信号参考模块，而减小了芯片的面积。

作为一种示例，本申请实施例提供一种三维动态随机存储器，包括：本申请实施例的存储器1。

本申请实施例提供多个新型的3D-DRAM的存储器1，可以在相同的MAT之间进行信号参考的比较放大，而改善信号串扰的问题。本申请实施例是对BL-SA连接方式的创新设计，利用所设计的新型BL-SA共享阵列结构，可以优化改善感应放大器20感应放大过程中的串扰问题。

本申请实施例提供的三维动态随机存储器，与前面所述的各实施例具有相同的发明构思及相同的有益效果，该三维动态随机存储器中未详细示出的内容可参照前面所述的各实施例，在此不再赘述。

可选地，本申请实施例的存储器1也可以是二维动态随机存储器。

基于同一发明构思，本申请实施例提供一种电子设备，包括：本申请实施例的存储器1。

本申请实施例提供的电子设备，与前面所述的各实施例具有相同的发明构思及相同的有益效果，该电子设备中未详细示出的内容可参照前面所述的各实施例，在此不再赘述。

本申请在一个可选实施例中提供了一种电子设备，电子设备包括：处理器和存储器1。其中，处理器和存储器1相通信连接，如通过总线相连。

处理器可以是CPU(Central Processing Unit，中央处理器)，通用处理器，DSP(Digital Signal Processor，数据信号处理器)，ASIC(Application SpecificIntegrated Circuit，专用集成电路)，FPGA(Field－Programmable Gate Array，现场可编程门阵列)或者其他可编程逻辑器件、晶体管逻辑器件、硬件部件或者其任意组合。其可以实现或执行结合本申请公开内容所描述的各种示例性的逻辑方框，模块和电路。处理器也可以是实现计算功能的组合，例如包含一个或多个微处理器组合，DSP和微处理器的组合等。

总线可包括一通路，在上述组件之间传送信息。总线可以是PCI(PeripheralComponent Interconnect，外设部件互连标准)总线或EISA(Extended Industry StandardArchitecture，扩展工业标准结构)总线等。总线可以分为地址总线、数据总线、控制总线等。

存储器1为本申请上述实施例的存储器1，可以是ROM(Read-Only Memory，只读存储器)或可存储静态信息和指令的其他类型的静态存储设备，RAM(random access memory，随机存取存储器)或者可存储信息和指令的其他类型的动态存储设备，也可以是EEPROM(Electrically Erasable Programmable Read Only Memory，电可擦可编程只读存储器、CD-ROM(Compact Disc Read-Only Memory，只读光盘)或其他光盘存储、光碟存储(包括压缩光碟、激光碟、光碟、数字通用光碟、蓝光光碟等)、磁盘存储介质或者其他磁存储设备、或者能够用于携带或存储具有指令或数据结构形式的期望的程序代码并能够由计算机存取的任何其他介质，但不限于此。

可选地，电子设备还可以包括收发器。收发器可用于信号的接收和发送。收发器可以允许电子设备与其他设备进行无线或有线通信以交换数据。需要说明的是，实际应用中收发器不限于一个。

可选地，电子设备还可以包括输入单元。输入单元可用于接收输入的数字、字符、图像和/或声音信息，或者产生与电子设备的用户设置以及功能控制有关的键信号输入。输入单元可以包括但不限于触摸屏、物理键盘、功能键(比如音量控制按键、开关按键等)、轨迹球、鼠标、操作杆、拍摄装置、拾音器等中的一种或多种。

可选的，存储器1用于存储执行本申请方案的应用程序代码，并由处理器来控制执行。处理器用于执行存储器1中存储的应用程序代码。

本技术领域技术人员可以理解，本申请中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本申请中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本申请中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。

在本申请的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，其可以以其他的顺序执行。而且，附图的流程图中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，其执行顺序也不必然是依次进行，而是可以与其他步骤或者其他步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。

以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。

Claims (16)

1.一种存储结构，其特征在于，包括:多个阵列排布的存储阵列片、多个位线、多个字线、多个公共位线以及多个连接线；

每个所述存储阵列片包括多层存储单元层，每层所述存储单元层包括多个存储块，每个所述存储块包括阵列排布的多个存储单元，每个所述字线与沿所述字线延伸方向排布的一列所述存储单元连接，每个所述位线与沿所述位线延伸方向排布的至少一列所述存储单元连接；

每个所述位线沿第一方向延伸，每个所述公共位线沿第二方向延伸，每个所述存储阵列片的两侧均设有至少一个所述公共位线，所述位线的一个端部向所述公共位线延伸至连接；所述第一方向与所述第二方向相交；

每个所述连接线与一个所述公共位线对应连接，多个所述连接线分别位于所述存储阵列片的两侧；

任意两个分别位于同一个所述存储阵列片的两侧的所述连接线，用于与一个感应放大器连接且分别向所述感应放大器输出读取信号和所述读取信号的参考电压信号。

2.根据权利要求1所述的存储结构，其特征在于，每个所述存储单元层的两侧均设有所述公共位线；

在每层所述存储单元层中，所述位线的一个端部向所述公共位线延伸至连接。

3.根据权利要求2所述的存储结构，其特征在于，每层所述存储单元层对应的多个位线中，一半所述位线的端部向所述存储单元层一侧的所述公共位线延伸至连接，另一半所述位线的端部向所述存储单元层另一侧的所述公共位线延伸至连接。

4.根据权利要求3所述的存储结构，其特征在于，每层所述存储单元层对应的多个所述连接线中，多个所述连接线在所述存储单元层的两侧交错布置，相邻的两个位于所述存储单元层的两侧的所述连接线用于与一个感应放大器连接。

5.根据权利要求1所述的存储结构，其特征在于，每个所述连接线位于所述位线远离衬底的一侧，且靠近所述位线与所述公共位线连接处，每个所述连接线沿垂直于所述衬底方向所述感应放大器延伸。

6.根据权利要求1所述的存储结构，其特征在于，每个所述存储块中，多个所述存储单元沿第一方向间隔排列成至少一列，至少一列所述存储单元中的每一个所述存储单元分别在一个所述字线的控制下对应与同一个所述位线电连接或断开，所述字线用于控制所述存储单元和所述位线的数据传输。

7.根据权利要求6所述的存储结构，其特征在于，每个所述存储块包括两列存储单元，一个所述位线位于两列所述存储单元之间，且两列所述存储单元中的每一个所述存储单元分别在一个所述字线的控制下对应与所述位线电连接或断开。

8.根据权利要求6所述的存储结构，其特征在于，每个所述存储块包括两列存储单元，两个所述位线位于所述两列存储单元之间，每列所述存储单元中的每一个所述存储单元分别在一个所述字线的控制下对应与一个所述位线电连接或断开。

9.根据权利要求8所述的存储结构，其特征在于，位于所述两列存储单元之间的两个位线中，一个所述位线的一个端部向所述存储单元层的一侧的所述公共位线延伸至连接，另一个所述位线的一个端部向所述存储单元层的另一侧的所述公共位线延伸至连接；

与所述两个位线相对应的两个所述连接线用于与一个感应放大器连接。

10.根据权利要求2所述的存储结构，其特征在于，每层所述存储单元层包括沿第二方向排列成一行的多个存储块；

每层所述存储单元层中，所述位线延伸出所述存储块的长度均不相同，以使与所述位线连接的公共位线在所述衬底上的投影不重合。

11.根据权利要求10所述的存储结构，其特征在于，沿远离所述衬底方向，每层所述存储单元层中，所述位线延伸出所述存储块的长度依次缩短，以使与所述位线连接的公共位线呈阶梯状排布。

12.根据权利要求1所述的存储结构，其特征在于，每个所述位线和对应连接的所述公共位线之间均设有位线开关，所述位线开关用于控制所述位线和所述公共位线的数据传输。

13.根据权利要求1所述的存储结构，其特征在于，每个所述字线沿垂直于衬底方向延伸；

在每层所述存储单元层中，每个所述字线均与一个所述存储单元连接。

14.一种存储器，其特征在于，包括：多个感应放大器以及如权利要求1-13中任一项所述的存储结构；

任意两个分别位于同一个所述存储阵列片的两侧的所述连接线，与一个感应放大器连接。

15.根据权利要求14所述的存储器，其特征在于，每层所述存储单元层对应的多个所述连接线中，多个所述连接线在所述存储单元层的两侧交错布置，相邻的两个位于所述存储单元层的两侧的所述连接线与一个感应放大器连接。

16.一种电子设备，其特征在于，包括：如权利要求14或15所述的存储器。