KR100934858B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 워드라인 간에 발생하는 기생 커플링 커패시턴스를 제거할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 복수개의 매트에 의해 공유되는 메인 워드라인과, 복수개의 매트에 각각 포함된 복수개의 서브 워드라인과, 복수개의 서브 워드라인 중 워드라인 구동신호에 의해 선택된 서브 워드라인을 활성화시키는 복수개의 서브 워드라인 구동부, 및 로오 어드레스를 디코딩하여 워드라인 구동신호를 출력하는 디코딩 수단을 포함하되, 복수개의 서브 워드라인 구동부 중 이웃하는 서브 워드라인 구동부는 서로 다른 메인 워드라인과 연결된다.

Description

반도체 메모리 장치{Semiconductor memory device}
도 1은 종래의 반도체 메모리 장치의 워드라인 배치 관계를 나타낸 도면.
도 2는 도 1의 서브 워드라인 구동부에 관한 상세 회로도.
도 3은 본 발명에 따른 반도체 메모리 장치의 워드라인 배치 관계를 나타낸 도면.
도 4는 도 3의 워드라인 구동 신호(FX)를 생성하기 위한 디코딩 수단의 상세 회로도.
도 5는 도 4의 선택부에 관한 상세 회로도.
본 발명은 반도체 메모리 장치에 관한 것으로서, 워드라인 간에 발생하는 기생 커플링 커패시턴스를 제거할 수 있도록 하는 기술이다.
근래에 들어 테크놀로지 쉬링크(Technology Shrink)에 따라 버티컬 타입(Vertical Type)의 셀 트랜지스터가 도입되고 있다. 그런데, 이러한 버티컬 타입의 셀 트랜지스터를 사용하게 될 경우 워드라인 간의 커패시턴스 값이 증가하게 되어 셀 동작에서 불량을 유발하게 된다. 이러한 셀 불량 현상은 테크놀로지 쉬링 크에 따라 더욱 심각하게 진행되고 있다.
셀 트랜지스터를 평면 게이트(Planar Gate)로 사용하던 100nm 이상 급의 제품에서는 인접한 게이트 동작에 의한 패일이 이슈(Issue)가 되지 않았다. 하지만, 리세스 게이트(Recess Gate)를 사용하는 100nm 이하의 테크놀로지에서는 인접한 게이트 동작에 의한 패일이 발생하고 있다.
특히, 리세스 게이트를 사용하고 있는 100nm 이하의 테크놀로지 기술에서 인접한 게이트 동작에 의한 패일 현상은 실제 웨이퍼 레벨 테스트에서 감지되고 있다. 그리고, 이러한 현상은 테크놀로지 쉬링크가 일어날수록 더욱 심각해지고 있는 실정이다.
즉, 반도체 메모리가 대용량화되고, 고집적화되면서 좀 더 작은 칩 사이즈를 구현하고자 하는 노력이 계속되고 있다. 이에 따라, 하나의 웨이퍼에서 생산 가능한 넷 다이(Net die) 수를 늘려 가격 경쟁력에서 앞서 나갈 수 있는 기술을 필요로 하고 있다.
이러한 기술을 구현하기 위해 공정 기술의 발달과 회로 선폭의 축소는 가장 중요한 과제로 대두 되고 있다. 선폭의 축소에 의해 각각의 신호 라인들 간의 간격은 빠른 속도로 줄어들고 있다. 이에 따라, 두 도체 사이의 커패시턴스가 간격에 반비례하는 단순한 물리적 특성을 고려하였을 때, 각 신호들간의 기생 커플링 커패시턴스가 커지는 악영향이 갈수록 증가하게 되었다.
도 1은 종래의 반도체 메모리 장치의 워드라인 배치 관계를 나타낸 도면이다. 도 1은 이웃하는 8개의 워드라인들을 구동하는 경우를 나타낸 도면이다.
일반적으로 디램의 뱅크 내부에는 1 비트의 데이터를 저장할 수 있는 셀 들의 집합인 셀 매트(MAT)가 구비된다. 그리고, 이 셀 매트(MAT)의 배열 수에 따라 메모리 전체의 용량이 정해진다. 또한, 메모리 전체의 용량에 의해 워드라인과 비트라인의 수가 정해진다.
또한, 뱅크 내에는 서브 워드라인 SWL0~SWL7을 구동하기 위한 복수개의 서브 워드라인 구동부 SWLD0~SWLD7가 구비된다. 이 중에서 서브 워드라인 구동부 SWLD0_0~SWLD7_0는 메인 워드라인 MWLB0과 연결된다. 그리고, 서브 워드라인 구동부 SWLD0_1~SWLD7_1는 메인 워드라인 MWLB1과 연결된다.
또한, 서브 워드라인 구동부 SWLD0_0~SWLD7_0 중 짝수 컬럼에 배치된 서브 워드라인 구동부 SWLD0,SWLD2,SWLD4,SWLD6는 워드라인 구동 신호 FX0,FX2,FX4,FX6에 의해 각각 구동된다. 그리고, 서브 워드라인 구동부 SWLD0_0~SWLD7_0 중 홀수 컬럼에 배치된 서브 워드라인 구동부 SWLD1,SWLD3,SWLD5,SWLD7는 워드라인 구동 신호 FX1,FX3,FX5,FX7에 의해 각각 구동된다.
그런데, 메모리의 액티브, 프리차지 동작 때마다 구동되는 서브 워드라인 SWL은 셀 매트 내에서 상당히 좁은 간격으로 배열되어 있다. 이 간격 때문에 비활성화 상태에 있어야 할 워드라인이 바로 옆의 활성화된 워드라인에 의해 커플링 커패시턴스의 영향을 받게 된다.
도 2는 도 1의 서브 워드라인 구동부 SWLD에 관한 상세 회로도이다.
서브 워드라인 구동부 SWLD는 PMOS트랜지스터 P1와, NMOS트랜지스터 N1,N2를 포함한다.
PMOS트랜지스터 P1는 워드라인 구동신호 FX의 인가단과 서브 워드라인 SWL 사이에 연결되어 게이트 단자가 메인 워드라인 MWLB과 연결된다. NMOS트랜지스터 N1는 서브 워드라인 SWL과 접지전압단 사이에 연결되어 게이트 단자가 메인 워드라인 MWLB과 연결된다.
그리고, NMOS트랜지스터 N2는 서브 워드라인 SWL과 접지전압단 사이에 연결되어 게이트 단자를 통해 워드라인 구동신호 FXB가 인가된다. 여기서, 워드라인 구동신호 FXB는 워드라인 구동신호 FX의 반전 신호를 나타낸다.
또한, PMOS트랜지스터 P1와 NMOS트랜지스터 N1는 공통 게이트 단자를 통해 동일한 레벨을 갖는 메인 워드라인 MWLB 신호를 입력받게 된다. 이에 따라, 메인 워드라인 MWLB 신호가 로우 레벨로 인에이블 될 경우 PMOS트랜지스터 P1가 턴 온 된다. 그리고, PMOS트랜지스터 P1의 소스 단자로 인가되는 워드라인 구동 신호 FX의 레벨에 의하여 하나의 서브 워드라인 SWL만 활성화된다.
하지만, 이러한 서브 워드라인 구동 회로에 있어서 동일한 메인 워드라인 MWLB과 연결되어 인접하게 배치된 워드라인들은 커플링 커패시턴스에 의해 원치 않는 서브 워드라인의 레벨 상승이 유발된다. 즉, 메인 워드라인 MWLB 신호에 따라 PMOS트랜지스터 P1가 턴 온 된 상태에서는 아무리 워드라인 구동 신호 FX가 비활성화된 경우라도 커플링 커패시턴스가 발생하게 된다.
비록 워드라인 구동 신호 FX에 의해 하나의 서브 워드라인 SWL이 선택된 경우에도, 로우 레벨로 인에이블된 메인 워드라인 MWLB 신호에 따라 선택되지 않은 서브 워드라인 SWL이 공유 및 미세 간격으로 인한 커플링 커패시턴스의 영향을 받 게 된다.
이에 따라, 비활성화되어야 할 서브 워드라인에서 원치않는 레벨 상승이 발생할 수 있다. 이러한 경우 누설 전류 및 데이터의 정확성을 보장해 줄 차지(Charge)의 양이 손실되는 현상을 야기할 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 서브 워드라인을 인터리브(Interleave) 방식으로 배치하여 워드라인 간에 발생하는 기생 커플링 커패시턴스를 제거함으로써 누설전류 및 데이터 손실을 억제할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는, 복수개의 매트에 의해 공유되는 메인 워드라인과, 복수개의 매트에 각각 포함된 복수개의 서브 워드라인과, 복수개의 서브 워드라인 중 워드라인 구동신호에 의해 선택된 서브 워드라인을 활성화시키고, 복수개의 매트 사이에 격자형으로 배치되어 쌍을 이루는 복수개의 서브 워드라인 구동부; 및 및 로오 어드레스를 디코딩하여 워드라인 구동신호를 출력하는 디코딩 수단을 포함하되, 복수개의 서브 워드라인 구동부 중 이웃하는 서브 워드라인 구동부는 서로 다른 메인 워드라인과 연결되는 것을 특징으로 한다.
또한, 본 발명은 제 1메인 워드라인과, 제 2메인 워드라인과, 하나의 매트에 포함되어 서로 이웃하는 제 1서브 워드라인 및 제 2서브 워드라인; 제 1메인 워드라인과 연결되어 제 1워드라인 구동신호에 의해 제 1서브 워드라인을 구동하는 제 1서브 워드라인 구동부; 제 2메인 워드라인과 연결되어 제 2워드라인 구동신호에 의해 제 2서브 워드라인을 구동하는 제 2서브 워드라인 구동부; 및 로오 어드레스를 디코딩하여 제 1워드라인 구동신호와 제 2워드라인 구동신호를 출력하는 디코딩 수단을 포함하고, 제 1서브 워드라인 구동부와 제 2서브 워드라인 구동부는 매트의 양단에 배치됨을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명에 따른 반도체 메모리 장치의 워드라인 배치 관계를 나타낸 도면이다.
본 발명은 복수개의 서브 워드라인 구동부 SWLD0~SWLD7 및 메인 워드라인 MWLB0,MWLB1, 및 매트(MAT)에 연결된 복수개의 서브 워드라인 SWL0~SWL15을 포함한다.
본 발명에서는 각 인접한 매트(MAT) 사이에 복수개의 서브 워드라인 구동부 SWLD가 구비된다. 그리고, 하나의 메인 워드라인 MWLB은 복수개의 매트(MAT)에 공통으로 연결되고, 인접한 2개의 매트(MAT)는 하나의 서브 워드라인 SWL을 공유하게 된다. 여기서, 서브 워드라인 SWL은 셀 트랜지스터(미도시)의 게이트 단자에 연결된다.
이러한 본 발명은 서브 워드라인 구동부 SWLD를 랜덤 하게 분산하여 배치하고, 메인 워드라인 MWLB을 인터리브(Interleave) 방식으로 배치하여 이웃하는 서브 워드라인 간에 발생하는 기생 커플링 커패시턴스를 제거함으로써 누설전류 및 데이터 손실을 억제할 수 있도록 한다.
예를 들어, 짝수 번째의 서브 워드라인 구동부 SWLD0,SWLD2,SWLD4,SWLD6 중 서브 워드라인 구동부 SWLD6_0,SWLD0_0, 및 서브 워드라인 구동부 SWLD2_1,SWLD6_1를 동일한 컬럼 열에 배치한다.
여기서, 상부의 서브 워드라인 구동부 SWLD6_0,SWLD0_0는 메인 워드라인 MWLB0과 연결된다. 여기서, 서브 워드라인 구동부 SWLD의 숫자 "_0"은 메인 워드라인 MWLB0과 연결됨을 나타낸다.
반면에, 하부의 서브 워드라인 구동부 SWLD2_1,SWLD6_1는 메인 워드라인 MWLB1과 연결된다. 여기서, 서브 워드라인 구동부 SWLD의 숫자 "_1"은 메인 워드라인 MWLB1과 연결됨을 나타낸다.
또한, 홀수 번째의 서브 워드라인 구동부 SWLD1,SWLD3,SWLD5,SWLD7 중 서브 워드라인 구동부 SWLD7_1,SWLD1_1, 및 서브 워드라인 구동부 SWLD3_0,SWLD7_0를 동일한 컬럼 열에 배치한다.
여기서, 상부의 서브 워드라인 구동부 SWLD7_1,SWLD1_1는 메인 워드라인 MWLB1과 연결된다. 여기서, 서브 워드라인 구동부의 숫자 "_1"은 메인 워드라인 MWLB1과 연결됨을 나타낸다.
반면에, 하부의 서브 워드라인 구동부 SWLD3_0,SWLD7_0는 메인 워드라인 MWLB0과 연결된다. 여기서, 서브 워드라인 구동부의 숫자 "_0"은 메인 워드라인 MWLB0과 연결됨을 나타낸다.
또한, 짝수 번째의 서브 워드라인 구동부 SWLD0,SWLD2,SWLD4,SWLD6 중 서브 워드라인 구동부 SWLD4_0,SWLD2_0, 및 서브 워드라인 구동부 SWLD0_1,SWLD4_1를 동일한 컬럼 열에 배치한다.
여기서, 상부의 서브 워드라인 구동부 SWLD4_0,SWLD2_0는 메인 워드라인 MWLB0과 연결된다. 여기서, 서브 워드라인 구동부 SWLD의 숫자 "_0"은 메인 워드라인 MWLB0과 연결됨을 나타낸다.
반면에, 하부의 서브 워드라인 구동부 SWLD0_1,SWLD4_1는 메인 워드라인 MWLB1과 연결된다. 여기서, 서브 워드라인 구동부 SWLD의 숫자 "_1"은 메인 워드라인 MWLB1과 연결됨을 나타낸다.
또한, 홀수 번째의 서브 워드라인 구동부 SWLD1,SWLD3,SWLD5,SWLD7 중 서브 워드라인 구동부 SWLD5_1,SWLD3_1, 및 서브 워드라인 구동부 SWLD1_0,SWLD5_0를 동일한 컬럼 열에 배치한다.
여기서, 상부의 서브 워드라인 구동부 SWLD5_1,SWLD3_1는 메인 워드라인 MWLB1과 연결된다. 여기서, 서브 워드라인 구동부의 숫자 "_1"은 메인 워드라인 MWLB1과 연결됨을 나타낸다.
반면에, 하부의 서브 워드라인 구동부 SWLD1_0,SWLD5_0는 메인 워드라인 MWLB0과 연결된다. 여기서, 서브 워드라인 구동부의 숫자 "_0"은 메인 워드라인 MWLB0과 연결됨을 나타낸다.
즉, 상술된 바와 같이 이웃하는 서브 워드라인 구동부 SWLD가 서로 다른 메인 워드라인 MWLB과 연결되도록 한다. 그리고, 각 서브 워드라인 구동부 SWLD를 쌍으로 배치하여 동일한 메인 워드라인 MWLB과 연결되도록 하고, 이웃하는 서브 워드라인 구동부 쌍은 서로 다른 메인 워드라인 MWLB과 연결되도록 한다.
예를 들어, 서브 워드라인 구동부 SWLD6_0의 구동에 따라 서브 워드라인 SWL0이 활성화된다고 가정한다. 이러한 경우 서브 워드라인 구동부 SWLD6_0는 메인 워드라인 MWLB0과 연결된다. 이에 따라, 메인 워드라인 MWBL0이 로우 레벨로 인에이블 될 경우 워드라인 구동신호 FX6에 의해 서브 워드라인 SWL0이 활성화된다.
그리고, 서브 워드라인 구동부 SWLD6_0와 인접하여 배치된 서브 워드라인 구동부 SWLD7_1는 메인 워드라인 MWLB1과 연결된다. 이때, 서브 워드라인 구동부 SWLD7_1는 비활성화 상태를 유지해야 하므로, 메인 워드라인 MWLB1은 하이 레벨로 인에이블 된다. 이에 따라, 이웃하는 서브 워드라인 SWL1은 비선택된 워드라인 구동신호 FX7에 따라 비활성화 상태를 유지하게 된다.
이때, 이웃하는 서브 워드라인 SWL1은 풀다운 모스 트랜지스터(도 2의 NMOS트랜지스터 N2)를 통해 로우 레벨로 디스에이블된다. 이러한 경우 이웃하는 서브 워드라인 SWL1은 활성화된 서브 워드라인 SWL0에 영향을 받지 않게 되며, 커플링에 의한 전압 상승이 억제되도록 한다.
본 발명에서와 같이 서브 워드라인 구동부 SWLD를 인터리브 방식으로 배치할 경우 로오 어드레스(X-어드레스) 디코딩에 의한 물리적인 서브 워드라인 SWL의 위치가 순차적이지 않을 수 있다.
본 발명은 이를 방지하기 위해 도 4에서와 같이 워드라인 구동신호 FX를 디코딩하는 디코딩 수단을 포함하게 된다. 디코딩 수단은 분산하여 배치된 서브 워드라인 구동부 SWLD에 대응하여 워드라인 구동신호 FX를 디코딩함으로써, 물리적인 서브 워드라인 SWL의 위치를 순차적으로 배치할 수 있도록 한다.
이러한 디코딩 수단은 복수개의 인버터 IV1~IV3와, 복수개의 낸드게이트 ND1~ND8를 포함하는 논리조합수단과, 복수개의 선택부(100~130), 및 복수개의 인버터 IV4~IV11를 포함하는 구동수단을 포함한다.
여기서, 낸드게이트 ND1는 로오 어드레스 A1와, 인버터 IV2,IV3에 의해 반전된 로오 어드레스 A2,A3을 낸드연산한다. 그리고, 낸드게이트 ND2는 인버터 IV1에 의해 반전된 로오 어드레스 A1와, 로오 어드레스 A2,A3을 낸드연산한다.
또한, 낸드게이트 ND3는 로오 어드레스 A1,A3와, 인버터 IV2에 의해 반전된 로오 어드레스 A2를 낸드연산한다. 낸드게이트 ND4는 인버터 IV1,IV3에 의해 반전된 로오 어드레스 A1,A3와, 로오 어드레스 A2를 낸드연산한다.
낸드게이트 ND5는 인버터 IV1,IV2에 의해 반전된 로오 어드레스 A1,A2와, 로오 어드레스 A3을 낸드연산한다. 낸드게이트 ND6는 로오 어드레스 A1~A3를 낸드연산한다.
낸드게이트 ND7는 인버터 IV1~IV3에 의해 반전된 로오 어드레스 A1~A3를 낸드연산한다. 그리고, 낸드게이트 ND8는 로오 어드레스 A1,A2와, 인버터 IV3에 의해 반전된 로오 어드레스 A3을 낸드연산한다.
또한, 선택부(100)는 로오 어드레스 A0에 따라 낸드게이트 ND1,ND2의 신호를 선택적으로 출력한다. 인버터 IV4,IV5는 선택부(100)의 신호를 반전하여 워드라인 구동신호 FX0,FX1를 출력한다.
선택부(110)는 로오 어드레스 A0에 따라 낸드게이트 ND3,ND4의 신호를 선택적으로 출력한다. 인버터 IV6,IV7는 선택부(110)의 신호를 반전하여 워드라인 구 동신호 FX2,FX3를 출력한다.
선택부(120)는 로오 어드레스 A0에 따라 낸드게이트 ND5,ND6의 신호를 선택적으로 출력한다. 인버터 IV8,IV9는 선택부(120)의 신호를 반전하여 워드라인 구동신호 FX4,FX5를 출력한다.
또한, 선택부(130)는 로오 어드레스 A0에 따라 낸드게이트 ND7,ND8의 신호를 선택적으로 출력한다. 인버터 IV10,IV11는 선택부(130)의 신호를 반전하여 워드라인 구동신호 FX6,FX7를 출력한다.
여기서, 메인 워드라인 MWLB의 신호는 상위 비트를 갖는 로오 어드레스 A3~A8의 디코딩에 의해 그 값이 결정된다. 그리고, 워드라인 구동신호 FX는 하위 비트를 갖는 로오 어드레스 A0~A2의 디코딩에 의해 그 값이 결정된다.
본 발명에서는 서브 워드라인 구동부 SWLD를 2개씩 쌍을 이루어 인접하게 배치하고, 인접하게 배치된 2개의 서브 워드라인 구동부 SWLD에 동일한 메인 워드라인 MWLB 신호가 인가되도록 한다. 그리고, 동일한 메인 워드라인 MWLB 신호가 인가되는 서브 워드라인 구동부 SWLD를 인접하지 않게 배치하여 커플링 커패시턴스 발생하지 않도록 한다.
이를 위해, 메인 워드라인 MWLB의 신호를 결정하는 로오 어드레스 A3~A8 중 최하위 비트에 해당하는 로오 어드레스 A3도 워드라인 구동신호 FX의 디코딩에 관여하게 된다.
즉, 로오 어드레스 A0~A3 중 상위 세 비트의 로오 어드레스 A1~A3를 먼저 디코딩한 후, 하위 비트를 갖는 로오 어드레스 A0의 하이 또는 로우 상태에 따라 선 택부(100~130)의 출력을 결정하게 된다.
도 5는 도 4의 선택부(100~130)에 관한 상세 회로도이다. 도 5에서는 복수개의 선택부(100~130) 중 선택부(100)의 상세 구성을 그 실시예로 설명하기로 한다. 선택부(100)는 복수개의 전송게이트 T1~T4를 포함한다.
여기서, 전송게이트 T1는 PMOS 게이트 단자를 통해 로오 어드레스 A0가 인가되고, NMOS 게이트 단자를 통해 로오 어드레스 /A0가 인가되어, 로오 어드레스 A0가 로우 레벨일 경우 노드 NODE1의 신호를 워드라인 구동신호 FX0로 출력한다. 여기서, 로오 어드레스 A0와 로오 어드레스 /A0는 위상이 반대인 신호이다.
그리고, 전송게이트 T2는 PMOS 게이트 단자를 통해 로오 어드레스 /A0가 인가되고, NMOS 게이트 단자를 통해 로오 어드레스 A0가 인가되어, 로오 어드레스 A0가 하이 레벨일 경우 노드 NODE1의 신호를 워드라인 구동신호 FX1로 출력한다.
또한, 전송게이트 T3는 PMOS 게이트 단자를 통해 로오 어드레스 A0가 인가되고, NMOS 게이트 단자를 통해 로오 어드레스 /A0가 인가되어, 로오 어드레스 A0가 로우 레벨일 경우 노드 NODE2의 신호를 워드라인 구동신호 FX1로 출력한다.
그리고, 전송게이트 T4는 PMOS 게이트 단자를 통해 로오 어드레스 /A0가 인가되고, NMOS 게이트 단자를 통해 로오 어드레스 A0가 인가되어, 로오 어드레스 A0가 하이 레벨일 경우 노드 NODE2의 신호를 워드라인 구동신호 FX0로 출력한다.
즉, 로오 어드레스 A0가 로우 레벨일 경우 노드 NODE1의 신호가 워드라인 구동신호 FX0로 그대로 출력되고, 노드 NODE2의 신호가 워드라인 구동신호 FX1로 그대로 출력된다. 반면에, 로오 어드레스 A0가 하이 레벨일 경우 노드 NODE1의 신호 가 워드라인 구동신호 FX1로 출력되고, 노드 NODE2의 신호가 워드라인 구동신호 FX0로 출력된다.
본 발명은 메인 워드라인 MWLB을 인터리브 방식으로 분산하여 배치하고, 이웃하는 서브 워드라인 SWL이 서로 다른 메인 워드라인 MWLB 신호에 의해 제어되도록 하여 서브 워드라인 SWL 간의 커플링을 방지하도록 한다.
이를 위해, 메인 워드라인 MWLB 신호의 디코딩을 위한 디코딩 수단의 입력으로 최하위 비트인 3번 로오 어드레스 A3가 아니라 0번 로오 어드레스 A0를 사용하게 된다. 이에 따라, 이웃하는 서브 워드라인 SWL 끼리 0번 로오 어드레스 A0에 따라 서로 다른 메인 워드라인 MWLB 신호의 제어를 받게 되고, 커플링에 의한 레벨 상승을 방지할 수 있게 된다.
<표 1>은 본 발명의 외부 로오 어드레스 A0~A3에 따른 서브 워드라인 SWL의 활성화 진리 표를 나타낸다.
A3 A2 A1 A0 Enable MWLB Enable FX SWL
0 0 0 0 MWLB<0> FX6 0
0 0 0 1 MWLB<1> FX7 1
0 0 1 0 MWLB<0> FX0 2
0 0 1 1 MWLB<1> FX1 3
0 1 0 0 MWLB<0> FX3 4
0 1 0 1 MWLB<1> FX2 5
0 1 1 0 MWLB<0> FX7 6
0 1 1 1 MWLB<1> FX6 7
1 0 0 0 MWLB<0> FX4 8
1 0 0 1 MWLB<1> FX5 9
1 0 1 0 MWLB<0> FX2 10
1 0 1 1 MWLB<1> FX3 11
1 1 0 0 MWLB<0> FX1 12
1 1 0 1 MWLB<1> FX0 13
1 1 1 0 MWLB<0> FX5 14
1 1 1 1 MWLB<1> FX4 15
예를 들어, <표 1>에서와 같이, 로오 어드레스 A1~A3가 모두 "0"인 경우 인버터 IV1~IV3의 출력이 모두 "1"이 된다. 이에 따라, 낸드게이트 ND7의 출력이 "0"이 된다. 그리고, 낸드게이트 ND8의 출력이 "1"이 된다.
이때, 어드레스 A0가 "0"일 경우 메인 워드라인 MWLB<0>이 활성화된다. 이러한 경우 전송게이트 T1,T3이 턴온된다. 따라서, 낸드게이트 ND7,ND8의 출력이 그대로 인버터 IV10,IV11에 입력된다.
이에 따라, 인버터 IV10에 의해 워드라인 구동신호 FX6가 활성화된다. 그리고, 워드라인 구동신호 FX6가 활성화될 경우 이와 대응하는 서브 워드라인 SWL0가 활성화된다.
이상에서 설명한 바와 같이, 본 발명은 워드라인 간에 발생하는 기생 커플링 커패시턴스를 제거하여 미세 공정상의 작은 선폭과 신호 선 간의 간격을 갖는 환경에서도 누설전류 및 데이터 손실을 최대한 억제할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (20)

  1. 복수개의 매트에 의해 공유되는 메인 워드라인;
    상기 복수개의 매트에 각각 포함된 복수개의 서브 워드라인;
    상기 복수개의 서브 워드라인 중 워드라인 구동신호에 의해 선택된 서브 워드라인을 활성화시키고, 상기 복수개의 매트 사이에 격자형으로 배치되어 쌍을 이루는 복수개의 서브 워드라인 구동부; 및
    로오 어드레스를 디코딩하여 상기 워드라인 구동신호를 출력하는 디코딩 수단을 포함하되,
    상기 복수개의 서브 워드라인 구동부 중 이웃하는 서브 워드라인 구동부는 서로 다른 메인 워드라인과 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 삭제
  3. 제 1항에 있어서, 상기 복수개의 서브 워드라인 구동부는 로오 방향으로 인접하여 배치된 서브 워드라인 구동부 쌍 끼리 서로 다른 메인 워드라인과 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1항에 있어서, 상기 복수개의 서브 워드라인 구동부는 컬럼 방향으로 인접하여 배치된 서브 워드라인 구동부 쌍 끼리 서로 다른 메인 워드라인과 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1항에 있어서, 상기 디코딩 수단은
    복수개의 로오 어드레스를 논리조합하는 논리조합 수단;
    제 1로오 어드레스에 따라 상기 논리조합 수단의 출력을 선택적으로 제어하는 선택수단; 및
    상기 선택수단의 출력을 구동하여 복수개의 워드라인 구동신호를 출력하는 구동수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5항에 있어서, 상기 제 1로오 어드레스는 최하위 비트를 갖는 로오 어드레스인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 5항에 있어서, 상기 제 1로오 어드레스는 상기 메인 워드라인을 선택하기 위한 어드레스인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 5항 또는 제 6항에 있어서, 상기 복수개의 로오 어드레스는 상기 제 1로오 어드레스를 제외한 최하위 비트 어드레스인 제 2어드레스, 제 3어드레스 및 제 4어드레스인 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 5항에 있어서, 상기 선택수단은
    상기 제 1로오 어드레스의 로직 상태에 따라 상기 논리조합 수단의 출력 중 제 1출력신호를 선택적으로 출력하는 제 1선택수단; 및
    상기 제 1로오 어드레스의 로직 상태에 따라 상기 논리조합 수단의 출력 중 제 2출력신호를 선택적으로 출력하는 제 2선택수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9항에 있어서, 상기 제 1선택수단은
    상기 제 1로오 어드레스의 활성화시 상기 제 1출력신호를 제 2워드라인 구동신호로 출력하는 제 1전송게이트; 및
    상기 제 1로오 어드레스의 비활성화시 상기 제 1출력신호를 제 1워드라인 구동신호로 출력하는 제 2전송게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 9항에 있어서, 상기 제 2선택수단은
    상기 제 1로오 어드레스의 활성화시 상기 제 2출력신호를 제 1워드라인 구동신호로 출력하는 제 3전송게이트; 및
    상기 제 1로오 어드레스의 비활성화시 상기 제 2출력신호를 제 2워드라인 구동신호로 출력하는 제 4전송게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 1메인 워드라인;
    제 2메인 워드라인;
    하나의 매트에 포함되어 서로 이웃하는 제 1서브 워드라인 및 제 2서브 워드라인;
    상기 제 1메인 워드라인과 연결되어 제 1워드라인 구동신호에 의해 상기 제 1서브 워드라인을 구동하는 제 1서브 워드라인 구동부;
    상기 제 2메인 워드라인과 연결되어 제 2워드라인 구동신호에 의해 상기 제 2서브 워드라인을 구동하는 제 2서브 워드라인 구동부; 및
    로오 어드레스를 디코딩하여 상기 제 1워드라인 구동신호와 상기 제 2워드라인 구동신호를 출력하는 디코딩 수단을 포함하고,
    상기 제 1서브 워드라인 구동부와 상기 제 2서브 워드라인 구동부는 상기 매트의 양단에 배치됨을 특징으로 하는 반도체 메모리 장치.
  13. 삭제
  14. 제 12항에 있어서, 상기 디코딩 수단은
    복수개의 로오 어드레스를 논리조합하는 논리조합 수단;
    제 1로오 어드레스에 따라 상기 논리조합 수단의 출력을 선택적으로 제어하는 선택수단; 및
    상기 선택수단의 출력을 구동하여 복수개의 워드라인 구동신호를 출력하는 구동수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14항에 있어서, 상기 제 1로오 어드레스는 최하위 비트를 갖는 로오 어드레스인 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 14항에 있어서, 상기 제 1로오 어드레스는 상기 제 1메인 워드라인 및 제 2메인 워드라인 중 하나를 선택하기 위한 어드레스인 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 14항 또는 제 15항에 있어서, 상기 복수개의 로오 어드레스는 상기 제 1로오 어드레스를 제외한 최하위 비트 어드레스인 제 2어드레스, 제 3어드레스 및 제 4어드레스인 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 14항에 있어서, 상기 선택수단은
    상기 제 1로오 어드레스의 로직 상태에 따라 상기 논리조합 수단의 출력 중 제 1출력신호를 선택적으로 출력하는 제 1선택수단; 및
    상기 제 1로오 어드레스의 로직 상태에 따라 상기 논리조합 수단의 출력 중 제 2출력신호를 선택적으로 출력하는 제 2선택수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 18항에 있어서, 상기 제 1선택수단은
    상기 제 1로오 어드레스의 활성화시 상기 제 1출력신호를 상기 제 2워드라인 구동신호로 출력하는 제 1전송게이트; 및
    상기 제 1로오 어드레스의 비활성화시 상기 제 1출력신호를 상기 제 1워드라인 구동신호로 출력하는 제 2전송게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 18항에 있어서, 상기 제 2선택수단은
    상기 제 1로오 어드레스의 활성화시 상기 제 2출력신호를 상기 제 1워드라인 구동신호로 출력하는 제 3전송게이트; 및
    상기 제 1로오 어드레스의 비활성화시 상기 제 2출력신호를 상기 제 2워드라인 구동신호로 출력하는 제 4전송게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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