CN117015229A - 三维存储器及其形成方法 - Google Patents
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Abstract
本公开涉及一种三维存储器及其形成方法。所述三维存储器包括：衬底；多条字线，位于所述衬底上，每条所述字线沿第一方向延伸，且每条所述字线包括第一端部、以及沿所述第一方向与所述第一端部相对的第二端部，多条所述字线沿垂直于所述衬底的顶面的方向间隔排布，所述第一方向为平行于所述衬底的顶面的方向；多条引线，位于所述衬底上，多条所述引线与多条所述字线一一对应连接，至少存在两条相邻的所述字线，与其中一条所述字线连接的所述引线位于一条所述字线的第一端部，与另一条所述字线连接的所述引线位于另一条所述字线的第二端部。本公开实现错位引线结构，降低了引线之间的电容寄生效应。
Description
技术领域
本公开涉及半导体制造技术领域，尤其涉及一种三维存储器及其形成方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机等电子设备中常用的半导体装置，其由多个存储单元构成，每个存储单元通常包括晶体管和电容器。所述晶体管的栅极与字线电连接、源极与位线电连接、漏极与电容器电连接，字线上的字线电压能够控制晶体管的开启和关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。
DRAM等三维存储器中通常需要设置引线，所述引线连接所述字线，以将外界控制信号传输至所述字线。但是，当前三维存储器中用于与各条字线连接的各个引线均位于字线的同一端，导致相邻引线之间的距离较短，使得相邻引线之间的寄生电容效应较强，从而影响存储器的电性能。
因此，如何减小相邻引线之间的电容寄生效应，从而改善三维存储器的性能，是当前亟待解决的技术问题。
发明内容
本公开一些实施例提供了一种三维存储器及其形成方法，用于减小相邻引线之间的寄生电容效应，从而改善三维存储器的性能。
根据一些实施例，本公开提供了一种三维存储器，包括：
衬底；
多条字线，位于所述衬底上，每条所述字线沿第一方向延伸，且每条所述字线包括第一端部、以及沿所述第一方向与所述第一端部相对的第二端部，多条所述字线沿垂直于所述衬底的顶面的方向间隔排布，所述第一方向为平行于所述衬底的顶面的方向；
多条引线，位于所述衬底上，每条所述引线沿垂直于所述衬底的顶面的方向延伸，多条所述引线与多条所述字线一一对应连接，在沿垂直于所述衬底的顶面方向上至少存在两条相邻的所述字线，与其中一条所述字线连接的所述引线位于一条所述字线的第一端部，与另一条所述字线连接的所述引线位于另一条所述字线的第二端部。
在一些实施例中，沿垂直于所述衬底的顶面的方向间隔排布的所述字线依次排序，与第奇数位的所述字线连接的所述引线均位于第奇数位的所述字线的所述第一端部，与第偶数位的所述字线连接的所述引线均位于第偶数位的所述字线的所述第二端部。
在一些实施例中，每条所述字线包括第一端面、以及沿所述第一方向与所述第一端面相对的第二端面；
沿垂直于所述衬底的顶面的方向间隔排布的所述字线的第一端面平齐、且所述字线的第二端面平齐。
在一些实施例中，与多条第奇数位的所述字线连接的多条所述引线的深度沿所述第一方向渐变；
与多条第偶数位的所述字线连接的多条所述引线的深度沿所述第一方向渐变。
在一些实施例中，在沿平行于所述字线的第一端部指向所述第二端部的方向上，与多条第奇数位的所述字线连接的多条所述引线的深度逐渐减小；
在沿平行于所述字线的第二端部指向所述第一端部的方向上，与多条第偶数位的所述字线连接的多条所述引线的深度逐渐减小。
在一些实施例中，与多条第奇数位的所述字线连接的多条所述引线沿所述第一方向等间隔排布；
与多条第偶数位的所述字线连接的多条所述引线沿所述第一方向等间隔排布。
在一些实施例中，在沿所述第一方向上，与相邻的两条第奇数位的所述字线连接的两条所述引线之间的间隔和与相邻的两条第偶数位的所述字线连接的两条所述引线之间的间隔相等。
在一些实施例中，与所述字线连接的所述引线的底面完全位于所述字线上。
在一些实施例中，与所述字线连接的所述引线的底面部分位于所述字线上。
在一些实施例中，每条所述字线包括第三端部、以及沿第二方向与所述第三端部相对的第四端部，所述第二方向为平行于所述衬底的顶面、且与所述第一方向相交的方向；
与第奇数位的所述字线连接的所述引线的底面部分位于所述第三端部上；
与第偶数位的所述字线连接的所述引线的底面部分位于所述第四端部上。
在一些实施例中，每条所述字线包括第三端部、以及沿第二方向与所述第三端部相对的第四端部，所述第二方向为平行于所述衬底的顶面、且与所述第一方向相交的方向；
与所述字线连接的所述引线的底面均部分位于所述第三端部上。
在一些实施例中，在沿垂直于所述衬底的顶面的方向间隔排布的任意两条所述字线中，与较靠近所述衬底的一条所述字线连接的所述引线贯穿另一条所述字线；所述三维存储器还包括：
隔离层，覆盖于所述引线的侧壁。
根据另一些实施例，本公开还提供了一种三维存储器的形成方法，包括如下步骤：
形成衬底、以及位于所述衬底上的多条字线，每条所述字线沿第一方向延伸，且每条所述字线包括第一端部、以及沿所述第一方向与所述第一端部相对的第二端部，多条所述字线沿垂直于所述衬底的顶面的方向间隔排布，所述第一方向为平行于所述衬底的顶面的方向；
形成位于所述衬底上方的多条引线，每条所述引线沿垂直于所述衬底的顶面的方向延伸，多条所述引线与多条所述字线一一对应连接，在沿垂直于所述衬底的顶面方向上至少存在两条相邻的所述字线，与其中一条所述字线连接的所述引线位于一条所述字线的第一端部，与另一条所述字线连接的所述引线位于另一条所述字线的第二端部。
在一些实施例中，形成衬底、以及位于所述衬底上的多条字线的具体步骤包括：
形成衬底、以及位于所述衬底上的堆叠层，所述堆叠层包括沿垂直于所述衬底的顶面方向交替堆叠的第一半导体层和第二半导体层，所述第二半导体层的厚度为D1，所述第一半导体层中包括沿第一方向排布的多个沟道区域、以及沿第二方向分布于所述沟道区域的相对两侧的源极区域和漏极区域，所述第一方向和所述第二方向均为平行于所述衬底的顶面的方向，且所述第一方向与所述第二方向相交；
于所述第二半导体层中形成分别暴露多个所述沟道区域的多个第一开口，在沿所述第一方向上相邻的两个所述第一开口之间的间隙宽度为D2，且D1>D2；
沿所述第一开口沉积导电材料，形成沿所述第一方向延伸且连续包覆沿所述第一方向排布的多个所述沟道区域的字线。
在一些实施例中，形成沿所述第一方向延伸且连续包覆沿所述第一方向排布的多个所述沟道区域的字线的具体步骤包括：
沿多个所述第一开口沉积导电材料，形成沿垂直于所述衬底的顶面的方向间隔排布的多条所述字线，所述字线包括第一端面、以及沿所述第一方向与所述第一端面相对的第二端面，沿垂直于所述衬底的顶面的方向间隔排布的所述字线的第一端面平齐、且所述字线的第二端面平齐。
在一些实施例中，形成位于所述衬底上方的多条引线的具体步骤包括：
形成覆盖所述字线的表面、以及填充满相邻所述字线之间的间隙的介质层；
刻蚀所述介质层和部分所述字线，形成一一暴露多条所述字线的多个引线槽，在沿垂直于所述衬底的顶面方向上至少存在两条相邻的所述字线，暴露其中一条所述字线的所述引线槽位于一条所述字线的第一端部，暴露另一条所述字线的所述引线槽位于另一条所述字线的第二端部；
填充导电材料至所述引线槽，形成所述引线。
在一些实施例中，形成所述引线的具体步骤包括：
形成覆盖所述引线槽侧壁的隔离层；
填充导电材料至所述引线槽内，形成覆盖暴露的所述字线的表面和所述隔离层表面的所述引线。
在一些实施例中，沿垂直于所述衬底的顶面的方向间隔排布的所述字线依次排序；形成一一暴露多条所述字线的多个引线槽的具体步骤包括：
刻蚀所述介质层和部分的所述字线，形成多个引线槽，且暴露第奇数位的所述字线的所述引线槽均位于第奇数位的所述字线的所述第一端部上，暴露第偶数位的所述字线的所述引线槽位于第偶数位的所述字线的所述第二端部上。
在一些实施例中，形成一一暴露多条所述字线的多个引线槽的具体步骤包括：
刻蚀所述介质层和部分的所述字线，形成多个引线槽，且暴露多个第奇数位的所述字线的所述引线槽的深度沿所述第一方向渐变，暴露多个第偶数位的所述字线的所述引线槽的深度沿所述第一方向渐变。
在一些实施例中，在沿平行于所述字线的第一端部指向所述第二端部的方向上，一一暴露多个第奇数位的所述字线的多个所述引线槽的深度逐渐减小；
在沿平行于所述字线的第二端部指向所述第一端部的方向上，与多条第偶数位的所述字线连接的多条所述引线的深度逐渐减小。
在一些实施例中，形成一一暴露多条所述字线的多个引线槽的具体步骤包括：
刻蚀所述介质层和部分的所述字线，形成多个引线槽，且一一暴露多个第奇数位的所述字线的多个所述引线槽沿所述第一方向等间隔排布，一一暴露多个第偶数位的所述字线的多个所述引线槽沿所述第一方向等间隔排布。
在一些实施例中，在沿所述第一方向上，与相邻的两条第奇数位的所述字线连接的两条所述引线之间的间隔和与相邻的两条第偶数位的所述字线连接的两条所述引线之间的间隔相等。
在一些实施例中，形成一一暴露多条所述字线的多个引线槽的具体步骤包括：
刻蚀所述介质层和部分的所述字线，形成多个引线槽，且所述引线槽的底部仅暴露所述字线。
在一些实施例中，形成一一暴露多条所述字线的多个引线槽的具体步骤包括：
刻蚀所述介质层和部分的所述字线，形成多个引线槽，且所述引线槽的底部暴露部分所述字线和部分所述介质层。
在一些实施例中，每条所述字线包括第三端部、以及沿所述第二方向与所述第三端部相对的第四端部；形成一一暴露多条所述字线的多个引线槽的具体步骤包括：
刻蚀所述介质层和部分的所述字线，形成多个引线槽，位于第奇数位的所述字线表面的所述引线槽的底部部分暴露所述第三端部、部分暴露所述介质层，位于第偶数位的所述字线表面的所述引线槽的底部部分暴露所述第四端部、部分暴露所述介质层。
本公开一些实施例提供的三维存储器及其形成方法，通过在沿垂直于所述衬底的顶面方向上至少存在两条相邻的所述字线，与其中一条所述字线连接的所述引线位于一条所述字线的第一端部，与另一条所述字线连接的所述引线位于另一条所述字线的第二端部，使得相邻的两条字线的引线分布于字线的两端，实现错位引线结构，从而增大了相邻两条引线之间的距离，减小了相邻引线之间的电容寄生效应。另外，本公开采用在字线的两端形成错位引线结构，无需在字线的端部形成阶梯结构，不仅能够简化存储器的制程工艺，而且有助于增大存储器的存储密度。
附图说明
附图1是本公开具体实施方式中三维存储器的俯视结构示意图；
附图2是本公开具体实施方式中三维存储器沿图1中a-a’方向的截面示意图；
附图3是本公开具体实施方式中三维存储器沿图1中b-b’方向的截面示意图；
附图4A-4B是本公开具体实施方式中三维存储器中字线与引线的位置关系示意图；
附图5是本公开具体实施方式中三维存储器的形成方法流程图；
附图6A-6C是本公开具体实施方式中三维存储器在形成过程中的主要工艺截面示意图。
具体实施方式
下面结合附图对本公开提供的三维存储器及其形成方法的具体实施方式做详细说明。
本具体实施方式提供了一种三维存储器，附图1是本公开具体实施方式中三维存储器的俯视结构示意图，附图2是本公开具体实施方式中三维存储器沿图1中a-a’方向的截面示意图，附图3是本公开具体实施方式中三维存储器沿图1中b-b’方向的截面示意图，附图4A-4B是本公开具体实施方式中三维存储器中字线与引线的位置关系示意图。本具体实施方式中所述的三维存储器可以是但不限于DRAM存储器。如图1-图3、图4A-图4B所示，所述三维存储器包括：
衬底20；
多条字线23，位于所述衬底20上，每条所述字线23沿第一方向a-a’延伸，且每条所述字线23包括第一端部P1、以及沿所述第一方向a-a’与所述第一端部P1相对的第二端部P2，多条所述字线23沿垂直于所述衬底20的顶面的方向间隔排布，所述第一方向a-a’为平行于所述衬底20的顶面的方向；
多条引线11，位于所述衬底20上，每条所述引线11沿垂直于所述衬底20的顶面的方向延伸，多条所述引线11与多条所述字线23一一对应连接，在沿垂直于所述衬底20的顶面方向上至少存在两条相邻的所述字线23，与其中一条所述字线23连接的所述引线11位于一条所述字线23的第一端部P1，与另一条所述字线23连接的所述引线11位于另一条所述字线23的第二端部P2。
具体来说，所述衬底20可以是但不限于硅衬底，本具体实施方式以所述衬底20为硅衬底为例进行说明。在其他示例中，所述衬底20可以为氮化镓、砷化镓、碳化镓、碳化硅或SOI等半导体衬底。所述衬底20用于支撑在其顶面上的器件结构。所述衬底20的顶面上还包括沿垂直于所述衬底20的顶面的方向间隔排布的多个第一半导体层，每个所述第一半导体层中包括沿所述第一方向a-a’间隔排布的多个有源柱10，每个所述有源柱10包括沟道区域25、以及沿第二方向b-b’分布于所述沟道区域25的相对两侧的漏极区域26和源极区域27。每条所述字线23沿第一方向a-a’延伸，且每条所述字线23连续包覆一个所述第一半导体层中沿所述第一方向a-a’间隔排布的多个所述沟道区域25。所述字线23与所述沟道区域25之间还包括栅极介质层24。所述沟道区域25的材料可以为单晶硅、多晶硅、铟镓锌氧化物(IGZO)、单晶Si、单晶Ge或单晶硅锗(SiGe)。所述栅极介质层24的材料可以为高k介电材料、氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)或其组合，高k介电材料可以包括氧化铪(HfO2)、氧化铪硅(HfSiO2)、氧化镧(LaO)、氧化锆(ZrO2)、氧化锆硅(ZrSiO2)、氧化钽(Ta2O5)、氧化钛(TiO2)、氧化钡锶钛(BaSrTiO3)、氧化钡钛(BaTiO3)、氧化锶钛(SrTiO3,STO)、氧化锂(Li2 O)、氧化铝(Al2 O3)、氧化铅钪钽(PbScTaO)、铌酸铅锌(PbZnNbO3)或其组合。所述衬底20的顶面上还包括电容结构，所述电容结构包括电容器，所述电容器包括下电极层21、覆盖于所述下电极层21表面的电介质层22、以及覆盖于所述电介质层22表面上的上电极层14。所述衬底20的顶面上还包括位线12，所述位线12沿垂直于所述衬底20的顶面的方向延伸。所述电容器与所述漏极区域26电连接，所述位线12与所述源极区域27电连接。所述衬底20的顶面上还设置有支撑柱15，用于支撑所述第一半导体层，以提高所述三维存储器整体结构的稳定性。所述位线12的材料可以包括导电材料，例如，掺杂Si、掺杂Ge、氮化钛(TiN)、氮化钽(TaN)、钨(W)、钛(Ti)、钽(Ta)、铜(Cu)、铝(Al)、银(Ag)、金(Au)、硅化钨(WSi)、硅化钴(CoSi)、硅化钛(TiSi)或其组合。
在一实施例中，所述电容器与漏极区域26之间、以及所述位线12与所述源极区域27之间均可以形成金属硅化物作为欧姆接触层，以分别降低所述电容器与所述漏极区域26之间的接触电阻、以及所述位线12与所述源极区域27之间的接触电阻。
在一实施例中，所述支撑柱15位于所述电容器背离所述漏极区域26的一侧，且所述第一半导体层部分插入所述支撑柱15中，以进一步提高所述支撑柱15对所述三维存储器的支撑性能。
所述引线11位于所述衬底20的顶面之上，每条所述引线11沿垂直于所述衬底20的顶面的方向延伸，且每条所述引线11的底面与一条所述字线23电连接、顶面用于连接外部控制信号。多条所述字线23沿垂直于所述衬底20的顶面的方向间隔排布，且对于任意相邻的两条所述字线23，与其中一条所述字线23连接的所述引线11位于一条所述字线23的第一端部P1，与另一条所述字线23连接的所述引线11位于另一条所述字线23的第二端部P2，即相邻的两条字线的引线分布于字线的两端，从而使得多条所述引线11的排布密度降低，增大了相邻所述引线11之间的距离，从而降低了多条所述引线11之间的寄生电容效应，实现对三维存储器电性能的改善。
在一些实施例中，沿垂直于所述衬底20的顶面的方向间隔排布的所有所述字线23依次排序，与第奇数位的所述字线23连接的所述引线11均位于第奇数位的所述字线23的所述第一端部P1，与第偶数位的所述字线23连接的所述引线11均位于第偶数位的所述字线23的所述第二端部。
附图4A是本公开具体实施方式中三维存储器中字线与引线位置关系的截面示意图，图4B是本公开具体实施方式中三维存储器中字线与引线位置关系的立体结构示意图。举例来说，如图4A和图4B所示，所述三维存储器中包括第一字线WL1、第二字线WL2、第三字线WL3、第四字线WL4、……、第n字线WLn、第n+1字线WLn+1、第n+2字线WLn+2，其中，n为正整数。所述第一字线WL1、所述第二字线WL2、……、第n+2字线WLn+2沿垂直于所述衬底20的顶面的方向间隔排布。其中，与第奇数位的所述字线(例如所述第一字线WL1、所述第三字线WL3、所述第五字线WL5)连接的所述引线11均位于每条第奇数位字线的所述第一端部P1，与第偶数位的所述字线(例如所述第二字线WL2、所述第四字线WL4)连接的所述引线11均位于每条第偶数位字线的所述第二端部P2。通过将与第奇数位的所述字线23连接的所述引线11与第偶数位的所述字线23连接的所述引线11分布于所述字线23的两端，不仅能够降低所述引线11之间的寄生电容效应，而且可以简化多条所述引线11的制造工艺。
在一些实施例中，每条所述字线23包括第一端面40、以及沿所述第一方向a-a’与所述第一端面40相对的第二端面41；
沿垂直于所述衬底20的顶面的方向间隔排布的所有所述字线23的第一端面40平齐、且所有所述字线23的第二端面41平齐。
在一些实施例中，在沿垂直于所述衬底20的顶面的方向间隔排布的任意两条所述字线23中，与较靠近所述衬底20的一条所述字线23连接的所述引线11贯穿另一条所述字线23；所述三维存储器还包括：
隔离层16，覆盖于所述引线11的侧壁。
具体来说，沿垂直于所述衬底20的顶面的方向间隔排布的所有所述字线23的第一端面40平齐、且所有所述字线23的第二端面41平齐，无需在多条所述字线23的端部形成台阶状结构，从而简化了三维存储器的制造工艺，而且还有助于增大所述三维存储器的存储密度。为了避免与位于下层的所述字线23连接的所述引线11对位于上层的所述字线23造成干扰，在所述引线11的侧壁还覆盖有所述隔离层16，所述引线11的底面与所述字线23电连接，所述引线11的侧壁通过所述隔离层16与其他的所述字线23电性隔离。所述隔离层16的材料可以是但不限于氧化物材料(例如二氧化硅)。图4A和图4B为了清楚的表面字线与引线之间的相对位置关系，故未示出所述隔离层16。
为了进一步简化所述三维存储器的结构，在一些实施例中，与多条第奇数位的所述字线23连接的多条所述引线11的深度沿所述第一方向a-a’渐变；
与多条第偶数位的所述字线23连接的多条所述引线11的深度沿所述第一方向渐变a-a’。
在一些实施例中，在沿平行于一条所述字线23的第一端部P1指向所述第二端部P2的方向上，与多条第奇数位的所述字线23连接的多条所述引线11的深度逐渐减小；
在沿平行于一条所述字线23的第二端部P2指向所述第一端部P1的方向上，与多条第偶数位的所述字线23连接的多条所述引线11的深度逐渐减小。
在一些实施例中，与多条第奇数位的所述字线23连接的多条所述引线11沿所述第一方向a-a’等间隔排布；
与多条第偶数位的所述字线23连接的多条所述引线11沿所述第一方向a-a’等间隔排布。
为了减少掩膜版的数量，从而降低所述三维存储器的制造成本，在一些实施例中，在沿所述第一方向a-a’上，与相邻的两条第奇数位的所述字线23连接的两条所述引线11之间的间隔D1和与相邻的两条第偶数位的所述字线23连接的两条所述引线11之间的间隔D2相等。
为了增强所述字线23与所述引线11之间的连接稳定性，在一些实施例中，与一条所述字线23连接的所述引线11的底面完全位于所述字线23上。
在另一些实施例中，与一条所述字线23连接的所述引线11的底面部分位于所述字线23上。
具体来说，所述引线11的底面仅部分位于所述字线23，例如在沿垂直于所述衬底20的顶面的方向上，所述引线11底面的投影与所述字线23的投影之间的重叠面积大于或者等于所述引线11底面的投影总面积的60％。采用这种结构，在确保所述引线11与所述字线23稳定电连接的同时，还能够增大形成所述引线11时的工艺窗口，提高三维存储器制程工艺的容限度，并有助于改善三维存储器的良率。
本具体实施方式是以所述引线11搭接于所述字线23表面(即所述引线11与所述字线23背离所述衬底20的顶面接触)为例进行说明。在其他具体实施方式中，所述引线11还可以可以内嵌到所述字线23内部，从而增大所述引线11与所述字线23之间的接触面积，降低所述引线11与所述字线23之间的接触电阻。
为了进一步降低多条所述引线11之间的寄生电容效应，在一些实施例中，每条所述字线23包括第三端部、以及沿第二方向与所述第三端部相对的第四端部，所述第二方向为平行于所述衬底20的顶面、且与所述第一方向a-a’相交的方向；
与第奇数位的所述字线23连接的所述引线11的底面部分位于所述第三端部上；
与第偶数位的所述字线23连接的所述引线11的底面部分位于所述第四端部上。
本具体实施方式中所述的相交可以是垂直相交，也可以是倾斜相交。
为了简化制程工艺，在一些实施例中，每条所述字线23包括第三端部、以及沿第二方向与所述第三端部相对的第四端部，所述第二方向为平行于所述衬底20的顶面、且与所述第一方向a-a’相交的方向；
与所有所述字线23连接的所述引线11的底面均部分位于所述第三端部上。
本具体实施方式还提供了一种三维存储器的形成方法，附图5是本公开具体实施方式中三维存储器的形成方法流程图，附图6A-6C是本公开具体实施方式中三维存储器在形成过程中的主要工艺截面示意图。本具体实施方式形成的三维存储器的结构可以参见图1-图3、以及图4A-图4B。如图1-图3、图4A-图4B、图5和图6A-图6C所示，所述三维存储器的形成方法，包括如下步骤：
步骤S51，形成衬底20、以及位于所述衬底20上的多条字线23，每条所述字线23沿第一方向a-a’延伸，且每条所述字线23包括第一端部P1、以及沿所述第一方向a-a’与所述第一端部P1相对的第二端部P2，多条所述字线23沿垂直于所述衬底20的顶面的方向间隔排布，所述第一方向a-a’为平行于所述衬底20的顶面的方向，参见图6A、图4A和图4B。
步骤S52，形成位于所述衬底20上方的多条引线11，每条所述引线11沿垂直于所述衬底20的顶面的方向延伸，多条所述引线11与多条所述字线23一一对应连接，在沿垂直于所述衬底20的顶面方向上至少存在两条相邻的所述字线23，与其中一条所述字线23连接的所述引线11位于一条所述字线23的第一端部P1，与另一条所述字线23连接的所述引线11位于另一条所述字线23的第二端部P2，参见图6C、图1-图3、图4A和图4B。
在一些实施例中，形成衬底20、以及位于所述衬底20上的多条字线23的具体步骤包括：
形成衬底20、以及位于所述衬底20上的堆叠层，所述堆叠层包括沿垂直于所述衬底20的顶面方向交替堆叠的第一半导体层和第二半导体层，所述第二半导体层的厚度为D1，所述第一半导体层中包括沿第一方向a-a’排布的多个沟道区域25、以及沿第二方向b-b’分布于每一所述沟道区域25的相对两侧的源极区域27和漏极区域26，所述第一方向a-a’和所述第二方向b-b’均为平行于所述衬底20的顶面的方向，且所述第一方向a-a’与所述第二方向b-b’相交；
于所述第二半导体层中形成分别暴露多个所述沟道区域25的多个第一开口，在沿所述第一方向a-a’上相邻的两个所述第一开口之间的间隙宽度为D2，且所述第二半导体层的厚度D1>沿所述第一方向a-a’上相邻的两个所述第一开口之间的间隙宽度D2；通过将所述第二半导体层的厚度设置为大于在沿所述第一方向a-a’上相邻的两个所述第一开口之间的间隙宽度，从而使得在沉积所述导电材料时，沿所述第一方向a-a’排布的多个所述第一开口内的所述导电材料先连接成一条线，从而简化形成水平字线的工艺步骤；
沿所述第一开口沉积导电材料，形成沿所述第一方向a-a’延伸且连续包覆沿所述第一方向a-a’排布的多个所述沟道区域25的字线23。
在一些实施例中，形成沿所述第一方向a-a’延伸且连续包覆沿所述第一方向a-a’排布的多个所述沟道区域25的字线23的具体步骤包括：
沿多个所述第一开口沉积导电材料，形成沿垂直于所述衬底20的顶面的方向间隔排布的多条所述字线23，每条所述字线23包括第一端面40、以及沿所述第一方向a-a’与所述第一端面40相对的第二端面41，沿垂直于所述衬底20的顶面的方向间隔排布的所有所述字线23的第一端面40平齐、且所有所述字线的第二端面41平齐。
具体来说，所述第一半导体层的材料可以为硅，所述第二半导体层的材料可以为SiGe。可以采用原子层沉积工艺沿垂直于所述衬底20的顶面方向交替堆叠的第一半导体层和第二半导体层，形成具有超晶格堆栈结构的所述堆叠层。其中，所述第一半导体层和所述第二半导体层交替沉积的具体层数，本领域技术人员可以根据实际需要进行选择。之后，通过刻蚀所述第二半导体层，形成暴露所述第一半导体层中的所述沟道区域25的所述第一开口。
在一实施例中，为了简化制程工艺，可以采用选择性原子层沉积工艺沿多个所述第一开口沉积金属钨等导电材料，直接形成沿垂直于所述衬底20的顶面的方向间隔排布的多条所述字线23，且每条所述字线23所述第一方向a-a’延伸且连续包覆沿所述第一方向a-a’排布的多个所述沟道区域25。此时，每条所述字线23在沿所述第二方向b-b’上的边缘与被其包覆的所述沟道区域25的边缘平齐。
在另一实施例中，为了充分避免沿垂直于所述衬底20的顶面的方向相邻的两条所述字线23连接，还可以采用原子层沉积工艺沿多个所述第一开口沉积金属钨等导电材料，形成初始导电层，所述初始导电层包括沿所述第一方向a-a’延伸且连续包覆沿所述第一方向a-a’排布的多个所述沟道区域25的第一部分、以及沿垂直于所述衬底20的顶面的方向延伸且与所述第一部分连接的第二部分。之后，可以采用刻蚀工艺充分去除所述第二部分，残留的所述第一部分作为所述字线23。此时，为了充分去除所述第二部分，可以在去除所述第二部分的同时，去除部分的所述第一部分，使得在沿所述第一方向a-a’上，所述沟道区域25突出于所述字线23。
在一些实施例中，形成位于所述衬底20上方的多条引线11的具体步骤包括：
形成覆盖所述字线23的表面、以及填充满相邻所述字线23之间的间隙的介质层13；
刻蚀所述介质层13和部分所述字线23，形成一一暴露多条所述字线23的多个引线槽60，在沿垂直于所述衬底20的顶面方向上至少存在两条相邻的所述字线23，暴露其中一条所述字线23的所述引线槽60位于一条所述字线的第一端部P1，暴露另一条所述字线23的所述引线槽P2位于另一条所述字线23的第二端部，如图6A所示；
填充导电材料至所述引线槽60，形成所述引线11，如图6C所示。
在一些实施例中，形成所述引线11的具体步骤包括：
形成覆盖所述引线槽60侧壁的隔离层16，如图6B所示；
填充导电材料至所述引线槽60内，形成覆盖暴露的所述字线23的表面和所述隔离层16表面的所述引线11。
具体来说，在形成沿垂直于所述衬底20的顶面的方向间隔排布的所有所述字线23的第一端面40平齐、且所有所述字线的第二端面41平齐的结构之后，无需再对所述字线23进行刻蚀，而是可以直接沉积所述介质层13。之后，再采用干法刻蚀工艺沿垂直于所述衬底20的顶面的方向刻蚀部分的所述介质层13和部分的所述字线23，形成分别暴露多条所述字线23的多个所述引线槽60。对于任意相邻的两条所述字线23，暴露较靠近所述衬底20的一条所述字线23的所述引线槽60贯穿另一条所述字线23。接着，沉积二氧化硅等电性绝缘材料于所述引线槽60的侧壁和底壁。之后，回刻蚀掉所述引线槽60底部的所述电性绝缘材料，残留于所述引线槽60侧壁的所述电性绝缘材料作为所述隔离层16。本具体实施方式通过采用电性绝缘的材料(例如二氧化硅)在所述引线槽60的侧壁形成所述隔离层16，能够电性隔离所述引线11的侧壁与其他的所述字线23。
在一些实施例中，沿垂直于所述衬底的顶面的方向间隔排布的所有所述字线依次排序；形成一一暴露多条所述字线的多个引线槽的具体步骤包括：
刻蚀所述介质层13和部分的所述字线23，形成多个引线槽60，且暴露第奇数位的所述字线23的所述引线槽60均位于第奇数位的所述字线23的所述第一端部P1上，暴露第偶数位的所述字线23的所述引线槽60位于第偶数位的所述字线23的所述第二端部P2上。
具体来说，通过将暴露第奇数位的所述字线23的所述引线槽60与暴露第偶数位的所述字线23的所述引线槽60分布于所述字线23的相对两端，使得后续形成的与相邻两条所述字线23连接的两条所述引线能够分布于所述字线23的相对两端，从而不仅能够降低所述引线11之间的寄生电容效应，而且可以简化多条所述引线11的制造工艺。
在一些实施例中，形成一一暴露多条所述字线23的多个引线槽60的具体步骤包括：
刻蚀所述介质层13和部分的所述字线23，形成多个引线槽60，且暴露多个第奇数位的所述字线23的所述引线槽60的深度沿所述第一方向a-a’渐变，暴露多个第偶数位的所述字线23的所述引线槽60的深度沿所述第一方向a-a’渐变。
在一些实施例中，在沿平行于一条所述字线23的第一端部P1指向所述第二端部P2的方向上，一一暴露多个第奇数位的所述字线23的多个所述引线槽60的深度逐渐减小；
在沿平行于一条所述字线23的第二端部P2指向所述第一端部P1的方向上，与多条第偶数位的所述字线23连接的多条所述引线11的深度逐渐减小。
在一些实施例中，形成一一暴露多条所述字线23的多个引线槽60的具体步骤包括：
刻蚀所述介质层13和部分的所述字线23，形成多个引线槽60，且一一暴露多个第奇数位的所述字线23的多个所述引线槽60沿所述第一方向a-a’等间隔排布，一一暴露多个第偶数位的所述字线23的多个所述引线槽60沿所述第一方向a-a’等间隔排布。
在一些实施例中，在沿所述第一方向a-a’上，与相邻的两条第奇数位的所述字线23连接的两条所述引线11之间的间隔和与相邻的两条第偶数位的所述字线23连接的两条所述引线11之间的间隔相等。
在一些实施例中，形成一一暴露多条所述字线23的多个引线槽60的具体步骤包括：
刻蚀所述介质层13和部分的所述字线23，形成多个引线槽60，且所述引线槽60的底部仅暴露所述字线23。
具体来说，通过对准刻蚀工艺，使得所述引线槽60的底部仅暴露所述字线23，使得之后于所述引线槽60内形成的所述引线11的底面全部位于所述字线23表面，从而可以进一步增强所述引线11与所述字线23之间的连接稳定性。
在一些实施例中，形成一一暴露多条所述字线23的多个引线槽60的具体步骤包括：
刻蚀所述介质层13和部分的所述字线23，形成多个引线槽60，且所述引线槽60的底部暴露部分所述字线23和部分所述介质层13。
具体来说，所述引线槽60的底部暴露部分所述字线23和部分所述介质层13，使得于所述引线槽60内形成的所述引线11的底面部分位于所述字线23表面、且部分位于所述介质层13表面，例如在沿垂直于所述衬底20的顶面的方向上，所述引线11底面的投影与所述字线23的投影之间的重叠面积大于或者等于所述引线11底面的投影总面积的60％。采用这种结构，在确保所述引线11与所述字线23稳定电连接的同时，还能够增大形成所述引线槽60时的工艺窗口，提高三维存储器制程工艺的容限度，并有助于改善三维存储器的良率。
本具体实施方式是以刻蚀所述引线槽60时以所述字线23作为刻蚀截止层，从而使得所述引线槽60停止于所述字线23的表面，于所述引线槽60内形成的所述引线11搭接于所述字线23表面(即所述引线11与所述字线23背离所述衬底20的顶面接触)为例进行说明。在其他具体实施方式中，所述引线槽60还可以延伸至所述字线23的内部，使得于所述引线槽60内形成的所述引线11还可以可以内嵌到所述字线23内部，从而增大所述引线11与所述字线23之间的接触面积，降低所述引线11与所述字线23之间的接触电阻。
在一些实施例中，每条所述字线23包括第三端部、以及沿所述第二方向b-b’与所述第三端部相对的第四端部；形成一一暴露多条所述字线23的多个引线槽60的具体步骤包括：
刻蚀所述介质层13和部分的所述字线23，形成多个引线槽60，位于第奇数位的所述字线23表面的所述引线槽60的底部部分暴露所述第三端部、部分暴露所述介质层13，位于第偶数位的所述字线23表面的所述引线槽60的底部部分暴露所述第四端部、部分暴露所述介质层13。
本具体实施方式中的一些实施例提供的三维存储器及其形成方法，通过在沿垂直于所述衬底的顶面方向上至少存在两条相邻的所述字线，与其中一条所述字线连接的所述引线位于一条所述字线的第一端部，与另一条所述字线连接的所述引线位于另一条所述字线的第二端部，使得相邻的两条字线的引线分布于字线的两端，实现错位引线结构，从而增大了相邻两条引线之间的距离，减小了相邻引线之间的电容寄生效应。另外，本公开采用在字线的两端形成错位引线结构，无需在字线的端部形成阶梯结构，不仅能够简化存储器的制程工艺，而且有助于增大存储器的存储密度。
以上所述仅是本公开的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本公开原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本公开的保护范围。
Claims (25)
1.一种三维存储器，其特征在于，包括：
衬底；
多条字线，位于所述衬底上，每条所述字线沿第一方向延伸，且每条所述字线包括第一端部、以及沿所述第一方向与所述第一端部相对的第二端部，多条所述字线沿垂直于所述衬底的顶面的方向间隔排布，所述第一方向为平行于所述衬底的顶面的方向；
多条引线，位于所述衬底上，每条所述引线沿垂直于所述衬底的顶面的方向延伸，多条所述引线与多条所述字线一一对应连接，在沿垂直于所述衬底的顶面方向上至少存在两条相邻的所述字线，与其中一条所述字线连接的所述引线位于一条所述字线的第一端部，与另一条所述字线连接的所述引线位于另一条所述字线的第二端部。
2.根据权利要求1所述的三维存储器，其特征在于，沿垂直于所述衬底的顶面的方向间隔排布的所述字线依次排序，与第奇数位的所述字线连接的所述引线均位于第奇数位的所述字线的所述第一端部，与第偶数位的所述字线连接的所述引线均位于第偶数位的所述字线的所述第二端部。
3.根据权利要求1所述的三维存储器，其特征在于，每条所述字线包括第一端面、以及沿所述第一方向与所述第一端面相对的第二端面；
沿垂直于所述衬底的顶面的方向间隔排布的所述字线的第一端面平齐、且所述字线的第二端面平齐。
4.根据权利要求2所述的三维存储器，其特征在于，与多条第奇数位的所述字线连接的多条所述引线的深度沿所述第一方向渐变；
与多条第偶数位的所述字线连接的多条所述引线的深度沿所述第一方向渐变。
5.根据权利要求4所述的三维存储器，其特征在于，在沿平行于所述字线的第一端部指向所述第二端部的方向上，与多条第奇数位的所述字线连接的多条所述引线的深度逐渐减小；
在沿平行于所述字线的第二端部指向所述第一端部的方向上，与多条第偶数位的所述字线连接的多条所述引线的深度逐渐减小。
6.根据权利要求2所述的三维存储器，其特征在于，与多条第奇数位的所述字线连接的多条所述引线沿所述第一方向等间隔排布；
与多条第偶数位的所述字线连接的多条所述引线沿所述第一方向等间隔排布。
7.根据权利要求6所述的三维存储器，其特征在于，在沿所述第一方向上，与相邻的两条第奇数位的所述字线连接的两条所述引线之间的间隔和与相邻的两条第偶数位的所述字线连接的两条所述引线之间的间隔相等。
8.根据权利要求1所述的三维存储器，其特征在于，与所述字线连接的所述引线的底面完全位于所述字线上。
9.根据权利要求2所述的三维存储器，其特征在于，与所述字线连接的所述引线的底面部分位于所述字线上。
10.根据权利要求9所述的三维存储器，其特征在于，每条所述字线包括第三端部、以及沿第二方向与所述第三端部相对的第四端部，所述第二方向为平行于所述衬底的顶面、且与所述第一方向相交的方向；
与第奇数位的所述字线连接的所述引线的底面部分位于所述第三端部上；与第偶数位的所述字线连接的所述引线的底面部分位于所述第四端部上。
11.根据权利要求9所述的三维存储器，其特征在于，每条所述字线包括第三端部、以及沿第二方向与所述第三端部相对的第四端部，所述第二方向为平行于所述衬底的顶面、且与所述第一方向相交的方向；
与所述字线连接的所述引线的底面均部分位于所述第三端部上。
12.根据权利要求1所述的三维存储器，其特征在于，在沿垂直于所述衬底的顶面的方向间隔排布的任意两条所述字线中，与较靠近所述衬底的一条所述字线连接的所述引线贯穿另一条所述字线；所述三维存储器还包括：
隔离层，覆盖于所述引线的侧壁。
13.一种三维存储器的形成方法，其特征在于，包括如下步骤：
形成衬底、以及位于所述衬底上的多条字线，每条所述字线沿第一方向延伸，且每条所述字线包括第一端部、以及沿所述第一方向与所述第一端部相对的第二端部，多条所述字线沿垂直于所述衬底的顶面的方向间隔排布，所述第一方向为平行于所述衬底的顶面的方向；
形成位于所述衬底上方的多条引线，每条所述引线沿垂直于所述衬底的顶面的方向延伸，多条所述引线与多条所述字线一一对应连接，在沿垂直于所述衬底的顶面方向上至少存在两条相邻的所述字线，与其中一条所述字线连接的所述引线位于一条所述字线的第一端部，与另一条所述字线连接的所述引线位于另一条所述字线的第二端部。
14.根据权利要求13所述的三维存储器的形成方法，其特征在于，形成衬底、以及位于所述衬底上的多条字线的具体步骤包括：
形成衬底、以及位于所述衬底上的堆叠层，所述堆叠层包括沿垂直于所述衬底的顶面方向交替堆叠的第一半导体层和第二半导体层，所述第二半导体层的厚度为D1，所述第一半导体层中包括沿第一方向排布的多个沟道区域、以及沿第二方向分布于所述沟道区域的相对两侧的源极区域和漏极区域，所述第一方向和所述第二方向均为平行于所述衬底的顶面的方向，且所述第一方向与所述第二方向相交；
于所述第二半导体层中形成分别暴露多个所述沟道区域的多个第一开口，在沿所述第一方向上相邻的两个所述第一开口之间的间隙宽度为D2，且D1>D2；
沿所述第一开口沉积导电材料，形成沿所述第一方向延伸且连续包覆沿所述第一方向排布的多个所述沟道区域的字线。
15.根据权利要求14所述的三维存储器的形成方法，其特征在于，形成沿所述第一方向延伸且连续包覆沿所述第一方向排布的多个所述沟道区域的字线的具体步骤包括：
沿多个所述第一开口沉积导电材料，形成沿垂直于所述衬底的顶面的方向间隔排布的多条所述字线，所述字线包括第一端面、以及沿所述第一方向与所述第一端面相对的第二端面，沿垂直于所述衬底的顶面的方向间隔排布的所述字线的第一端面平齐、且所述字线的第二端面平齐。
16.根据权利要求14所述的三维存储器的形成方法，其特征在于，形成位于所述衬底上方的多条引线的具体步骤包括：
形成覆盖所述字线的表面、以及填充满相邻所述字线之间的间隙的介质层；刻蚀所述介质层和部分所述字线，形成一一暴露多条所述字线的多个引线槽，在沿垂直于所述衬底的顶面方向上至少存在两条相邻的所述字线，暴露其中一条所述字线的所述引线槽位于一条所述字线的第一端部，暴露另一条所述字线的所述引线槽位于另一条所述字线的第二端部；
填充导电材料至所述引线槽，形成所述引线。
17.根据权利要求16所述的三维存储器的形成方法，其特征在于，形成所述引线的具体步骤包括：
形成覆盖所述引线槽侧壁的隔离层；
填充导电材料至所述引线槽内，形成覆盖暴露的所述字线的表面和所述隔离层表面的所述引线。
18.根据权利要求16所述的三维存储器的形成方法，其特征在于，沿垂直于所述衬底的顶面的方向间隔排布的所述字线依次排序；形成一一暴露多条所述字线的多个引线槽的具体步骤包括：
刻蚀所述介质层和部分的所述字线，形成多个引线槽，且暴露第奇数位的所述字线的所述引线槽均位于第奇数位的所述字线的所述第一端部上，暴露第偶数位的所述字线的所述引线槽位于第偶数位的所述字线的所述第二端部上。
19.根据权利要求18所述的三维存储器的形成方法，其特征在于，形成一一暴露多条所述字线的多个引线槽的具体步骤包括：
刻蚀所述介质层和部分的所述字线，形成多个引线槽，且暴露多个第奇数位的所述字线的所述引线槽的深度沿所述第一方向渐变，暴露多个第偶数位的所述字线的所述引线槽的深度沿所述第一方向渐变。
20.根据权利要求19所述的三维存储器的形成方法，其特征在于，在沿平行于所述字线的第一端部指向所述第二端部的方向上，一一暴露多个第奇数位的所述字线的多个所述引线槽的深度逐渐减小；
在沿平行于所述字线的第二端部指向所述第一端部的方向上，与多条第偶数位的所述字线连接的多条所述引线的深度逐渐减小。
21.根据权利要求18所述的三维存储器的形成方法，其特征在于，形成一一暴露多条所述字线的多个引线槽的具体步骤包括：
刻蚀所述介质层和部分的所述字线，形成多个引线槽，且一一暴露多个第奇数位的所述字线的多个所述引线槽沿所述第一方向等间隔排布，一一暴露多个第偶数位的所述字线的多个所述引线槽沿所述第一方向等间隔排布。
22.根据权利要求21所述的三维存储器的形成方法，其特征在于，在沿所述第一方向上，与相邻的两条第奇数位的所述字线连接的两条所述引线之间的间隔和与相邻的两条第偶数位的所述字线连接的两条所述引线之间的间隔相等。
23.根据权利要求16所述的三维存储器的形成方法，其特征在于，形成一一暴露多条所述字线的多个引线槽的具体步骤包括：
刻蚀所述介质层和部分的所述字线，形成多个引线槽，且所述引线槽的底部仅暴露所述字线。
24.根据权利要求16所述的三维存储器的形成方法，其特征在于，形成一一暴露多条所述字线的多个引线槽的具体步骤包括：
刻蚀所述介质层和部分的所述字线，形成多个引线槽，且所述引线槽的底部暴露部分所述字线和部分所述介质层。
25.根据权利要求24所述的三维存储器的形成方法，其特征在于，每条所述字线包括第三端部、以及沿所述第二方向与所述第三端部相对的第四端部；形成一一暴露多条所述字线的多个引线槽的具体步骤包括：
刻蚀所述介质层和部分的所述字线，形成多个引线槽，位于第奇数位的所述字线表面的所述引线槽的底部部分暴露所述第三端部、部分暴露所述介质层，位于第偶数位的所述字线表面的所述引线槽的底部部分暴露所述第四端部、部分暴露所述介质层。
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