KR20050059922A - 네가티브 워드라인 드라이버 - Google Patents

네가티브 워드라인 드라이버 Download PDF

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KR20050059922A KR1020030091647A KR20030091647A KR20050059922A KR 20050059922 A KR20050059922 A KR 20050059922A KR 1020030091647 A KR1020030091647 A KR 1020030091647A KR 20030091647 A KR20030091647 A KR 20030091647A KR 20050059922 A KR20050059922 A KR 20050059922A
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Abstract

액티브 신호에 의해 블록 정보를 가진 제 1 및 제 2블록 선택 어드레스(Bax)를 생성하기 위한 블록 선택 어드레스 생성부: 워드라인을 디스에이블시키기 위한 제어신호를 생성하기 위한 로우 디코더 콘트롤러; 상기 제 1 블록 선택 어드레스를 코딩한 신호 및 상기 제어 신호에 응답하여 구동되어 메인 워드라인을 억세스하는 메인 워드라인 드라이버; 및 상기 제 2 블록 선택 어드레스를 코딩한 신호 및 상기 제어 신호(wloff)에 응답하여 구동되어 서브 워드라인을 억세스하기 위한 파이액스 드라이버를 포함하는 네가티브 워드라인 드라이버가 개시된다.

Description

네가티브 워드라인 드라이버{Negative word line driver}
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 반도체 메모리 소자의 네가티브 워드라인 드라이버에 관한 것이다.
네가티브 워드라인 구동방식에 있어서 워드라인을 인에이블시킬 때 워드라인에 VPP를 공급하고, 워드라인을 디스에이블시킬 때는 워드라인에 VSS보다도 낮은 전압(이후, VBBW라 함)을 공급한다.
이러한 네가티브 워드라인 구동 방식을 사용하게 되면 리프래쉬 특성이 향상되고, 다른 AC 파라메터들이 개선되는 효과가 있다. 특히, 리프래쉬 타임을 증가시키고 낮은 Vcc 사용시 VPP 버든(Burden)을 감소시킬 수 있으며 TWR(write recovery time)을 개선하기 위해 네가티브 워드라인 구동 방식이 채용된다.
도 1을 참조하여 종래 기술에 따른 네가티브 워드 라인 구동 방식을 도 1 내지 4를 참조하여 설명하기로 한다.
도 1을 참조하면, 액티브 신호에 의해 블록 정보를 가진 블록 선택 어드레스(Bax)가 블록 선택 어드레스 생성부(10)로부터 생성된다. 블록 선택 어드레스(Bax0, 1, 2)에 의해 메인 워드라인 드라이버(40)가 구동되어 메인 워드라인(mwl)이 선택되는 한편 블록 선택 어드레스(Bax3-12)에 의해 파이액스 드라이버(30)가 구동되고, 파이액스 드라이버의 출력(fx, fxb)에 따라 서브워드라인 드라이버(50)가 구동되어 서브워드라인(swl)이 선택된다.
로우 디코더 콘트롤러(20)는 워드라인을 디스에이블시키기 위한 프리차지 신호(Xpcg)를 생성한다. 이 프리차지 신호(Xpcg)에 의해 파이액스 드라이버(30) 및 메인 워드라인 드라이버(40)가 콘트롤된다. 즉, 워드라인 인에이블은 블록 선택 어드레스(Bax)에 의해 이루어지는 반면 워드라인 디스에이블은 프리차지 신호(xpcg)에 의해 이루어진다.
도 2 는 도 1의 로우 디코더 콘트롤러의 상세 회로도이다.
프리차지 타이밍을 결정하는 신호(R2ACB)의 반전 신호와 블록 선택 인에이블 신호(BS)는 NAND 게이트(G1)에 의해 조합된 다음 인버터(I1 내지 I3)를 경유하게 된다. 인버터(I3)의 출력이 프리차지신호(xpcg)가 된다.
도 3 은 도 1의 메인 워드라인 드라이버의 상세 회로도이다.
블록 선태 어드레스(Bax34)를 프리디코드한 신호(Bax34<0:3>)는 NMOS트랜지스터(Q1, Q2, Q3 및 Q4)의 게이트에 인가된다. NMOS트랜지스터(Q1 내지 Q4)의 소스는 공통 노드(com)에 연결된다.
또한 블록 선택 어드레스(Bax56)를 프리디코드한 신호(Bax56<0:3>)중 하나의 신호가 NMOS트랜지스터(Q9)의 게이트에 인가되고, 블록 선택 어드레스(Bax78)를 프리디코드한 신호(Bax78<0:3>)중 하나의 신호가 NMOS트랜지스터(Q10)의 게이트에 인가되어 이들 트랜지스터(Q9 및 Q10)를 턴온 또는 턴오프 시키게 된다. NMOS 트랜지스터(Q9 및 Q10)가 턴온된 상태에서 프리디코드한 신호(Bax34<0>)에 의해 NMOS트랜지스터(Q1)가 턴온되면 노드(N1)의 전위는 VSS 레벨이 된다. 마찬가지로, 프리디코드한 신호(Bax34<1>)에 의해 NMOS트랜지스터(Q2)가 턴온되면 노드(N2)의 전위는 VSS 레벨이 되고, 프리디코드한 신호(Bax34<2>)에 의해 NMOS트랜지스터(Q3)가 턴온되면 노드(N3)의 전위는 VSS 레벨이 된다. 또한, 프리디코드한 신호(Bax34<3>)에 의해 NMOS트랜지스터(Q4)가 턴온되면 노드(N4)의 전위는 VSS 레벨이 된다.
한편, 프리차지 신호(xpcg)가 인에이블되면 블록 선택 어드레스를 프리디코드한 신호가 디스에이블되어 NMOS 트랜지스터(Q1 내지 Q4)가 턴오프되는 반면 PMOS 트랜지스터(Q5, Q6, Q7, Q8)가 턴온되어 노드(N1, N2, N3 및 N4)가 하이 레벨로 된다.
노드(N1)의 레벨은 로우 레벨 쉬프터(40a)에 의해 VPP 또는 VBBW 레벨로 쉬프트되고, 노드(N2)의 레벨은 로우 레벨 쉬프터(40b)에 의해 VPP 또는 VBBW 레벨로 쉬프트되며, 노드(N3)의 레벨은 로우 레벨 쉬프터(40c)에 의해 VPP 또는 VBBW 레벨로 쉬프트된다. 또한, 노드(N4)의 레벨은 로우 레벨 쉬프터(40d)에 의해 VPP 또는 VBBW 레벨로 쉬프트된다.
각각의 로우 레벨 쉬프터(40a 내지 40d)의 각 출력은 각각의 인버터(I4 내지 I7)에 의해 반전된다. 인버터(I4)의 출력에 따라 제 1 메인 워드라인(mw0)이 구동되거나 프리차지 되고, 인버터(I5)의 출력에 따라 제 2 메인 워드라인(mw1)이 구동되거나 프리차지 되며, 인버터(I6)의 출력에 따라 제 3 메인 워드라인(mw2)이 구동되거나 프리차지 된다. 또한, 인버터(I7)의 출력에 따라 제 3 메인 워드라인(mw3)이 구동되거나 프리차지된다.
도 4 는 도 3의 레벨 쉬프터의 상세 회로도이다.
PMOS 트랜지스터(Q13)가 턴온된 상태이므로 입력 신호(IN) 즉, 도 3의 각 노드(N1 내지 N4)의 하이 레벨이면 PMOS트랜지스터(Q11) 및 NMOS 트랜지스터(Q15)가 턴온되므로 VBBW가 출력되는 반면, 입력(IN)이 로우 레벨이면 NMOS트랜지스터(Q14) 및 PMOS트랜지스터(Q12)가 턴온되어 VPP가 출력된다.
상술한 종래 기술에 있어서, 각각의 메인 워드라인을 프리차지하기 위해 즉, VBBW 레벨로 하기 위해 각각의 메인 워드라인마다 도 3에 도시된 바와 같은 레벨 쉬프터가 접속되어 있다.
예를 들어 메모리 블록 당 512개의 워드라인을 사용하고 파이엑스 드라이버를 4:1로 코딩하면 메인 워드라인은 128개가 있어야 하므로 128개의 레벨 쉬프터가 각각의 메인 워드라인에 접속되어야 한다. 파이엑스 드라이버를 8:1로 코딩하더라도 메인 워드라인은 64개가 있어야 하므로 필요한 레벨 쉬프터의 개수는 64개가 된다.
그러므로 칩 면적이 증가할 뿐 아니라 워드라인을 프리차지하기 위한 신호가 지연되는 문제점이 있다.
따라서 본 발명은 상술한 문제점을 해소할 수 있는 네가티브 워드라인 드라이버를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 메인 워드라인에 레벨 쉬프터를 연결하지 않고 메인 워드라인을 인에이블 또는 디스에이블할 수 있는 네가티브 워드라인 드라이버를 제공하는데 있다.
상술한 목적을 달성하기 위한 본 발명에 다른 네가티브 워드라인 드라이버는 액티브 신호에 의해 블록 정보를 가진 제 1 및 제 2블록 선택 어드레스(Bax)를 생성하기 위한 블록 선택 어드레스 생성부:
워드라인을 디스에이블시키기 위한 제어신호를 생성하기 위한 로우 디코더 콘트롤러와;
상기 제 1 블록 선택 어드레스를 코딩한 신호 및 상기 제어 신호에 응답하여 구동되어 메인 워드라인을 억세스하는 메인 워드라인 드라이버; 및
상기 제 2 블록 선택 어드레스를 코딩한 신호 및 상기 제어 신호(wloff)에 응답하여 구동되어 서브 워드라인을 억세스하기 위한 파이액스 드라이버를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 5 는 본 발명에 따른 네가티브 워드 라인 드라이버의 블록도이다.
도 5를 참조하면, 액티브 신호에 의해 블록 정보를 가진 블록 선택 어드레스(Bax)가 블록 선택 어드레스 생성부(100)로부터 생성된다. 로우 디코더 콘트롤러(200)는 워드라인을 디스에이블시키기 위한 제어신호(wloff)를 생성한다. 블록 선택 어드레스(Bax0, 1, 2) 및 제어 신호(wloff)에 의해 메인 워드라인 드라이버(400)가 구동되어 메인 워드라인(mwl)이 억세스되는 한편 블록 선택 어드레스(Bax3-12) 및 제어 신호(wloff)에 의해 파이액스 드라이버(300)가 구동되고, 파이액스 드라이버의 출력(fx, fxb)에 따라 서브워드라인 드라이버(500)가 구동되어 서브워드라인(swl)이 억세스된다.
즉, 워드라인 인에이블은 블록 선택 어드레스(Bax)에 의해 이루어지는 반면 워드라인 디스에이블은 제어 신호(wloff)에 의해 이루어진다.
도 6 은 도 5의 로우 디코더 콘트롤러의 상세 회로도이다.
프리차지 타이밍을 결정하는 신호(R2ACB)의 반전 신호와 블록 선택 인에이블 신호(BS)는 NAND 게이트(G2)에 의해 조합된다. NAND 게이트(G2)의 출력은 로우 레벨 쉬프터(500a)에 의해 레벨 쉬프트된다. 레벨 쉬프터(500a)의 출력은 인버터(I1 내지 I3)를 경유하게 된다. 인버터(I9)의 출력이 제어 신호(wloff)가 된다. 도 7에 도시된 바와 같이 블록 선택 인에이블 신호(BS)가 하이 레벨이고 프리차지 타이밍을 결정하는 신호(R2ACB)가 로우 레벨이면 제어 신호(wloff)가 로우 레벨로 떨어진다.
도 7 은 도6 의 레벨 쉬프터의 상세 회로도이다.
입력 신호(IN)가 하이 레벨이면 인버터(I10)의 출력에 의해 PMOS트랜지스터(Q17) 아 턴온되고 그로인하여 NMOS 트랜지스터(Q18)가 턴온되므로 VPP가 출력되는 반면, 입력(IN)이 로우 레벨이면 PMOS트랜지스터(Q16)가 턴온되고 그로인하여 NMOS트랜지스터(Q19)가 턴온되어 VBBW가 출력된다.
도 8 은 도 5의 메인 워드라인 드라이버의 상세 회로도이다.
로우 디코더 콘트롤러(200)로부터의 제어신호(wloff)가 하이 레벨이면 MOS트랜지스터(Q34, Q36, Q38, Q40) 및 크로스 커플드 PMOS 트랜지스터 쌍(P1 내지 P4)의 각 PMOS 트랜지스터(Q26, Q28, Q30, Q32)가 턴온된다, 그러므로 노드(N9, N10, N11, N12)가 VBBW 레베로 되므로 인버터(I10 내지 I13)의 각 출력은 하이 레벨(VPP 레벨)로 된다. 따라서 제 1 내지 제 4 메인 워드라인(mwl<0> 내지 mwl<3>)이 VPP 레벨로 인에이블된다. 제 1 내지 제 4 메인 워드라인(mwl<0> 내지 mwl<3>)이 VPP 레벨로 인에이블되면 각각의 NMOS 트랜지스터(Q35, Q37, Q39, Q41)가 턴온되어 각각의 노드(N9 내지 N10)의 VBBW 레벨을 래치하게 된다.
블록 선택 어드레스(Bax34)를 프리디코드한 신호(Bax34<0:3>)는 NMOS트랜지스터(Q20, Q21, Q22 및 Q23)의 게이트에 각각 인가된다. NMOS트랜지스터(Q20 내지 Q23)의 소스는 공통 노드(com)에 연결된다.
또한 블록 선택 어드레스(Bax56)를 프리디코드한 신호(Bax56<0:3>)중 하나의 신호가 NMOS트랜지스터(Q24)의 게이트에 인가되고, 블록 선택 어드레스(Bax78)를 프리디코드한 신호(Bax78<0:3>)중 하나의 신호가 NMOS트랜지스터(Q25)의 게이트에 인가되어 이들 트랜지스터(Q24 및 Q25)를 턴온 또는 턴오프시키게 된다.
NMOS 트랜지스터(Q24 및 Q25)가 턴온된 상태에서 프리디코드한 신호(Bax34<0>)에 의해 NMOS트랜지스터(Q20)가 턴온되면 노드(N5)의 전위가 VSS 레벨이 되어 PMOS 트랜지스터(Q27)가 턴온된다. 그러므로 노드(N9)의 전위는 VBBW 레벨에서 VPP 레벨로 전이된다. 마찬가지로, 프리디코드한 신호(Bax34<1>)에 의해 NMOS트랜지스터(Q21)가 턴온되면 노드(N6)의 전위가 VSS 레벨이 되어 PMOS 트랜지스터(Q29)가 턴온된다. 그러므로 노드(N10)의 전위는 VBBW 레벨에서 VPP 레벨로 전이된다. 프리디코드한 신호(Bax34<2>)에 의해 NMOS트랜지스터(Q22)가 턴온되면 노드(N7)의 전위가 VSS 레벨이 되어 PMOS 트랜지스터(Q31)가 턴온된다. 그러므로 노드(N11)의 전위는 VBBW 레벨에서 VPP 레벨로 전이된다. 프리디코드한 신호(Bax34<3>)에 의해 NMOS트랜지스터(Q23)가 턴온되면 노드(N8)의 전위가 VSS 레벨이 되어 PMOS 트랜지스터(Q33)가 턴온된다. 그러므로 노드(N12)의 전위는 VBBW 레벨에서 VPP 레벨로 전이된다.
각 노드(N9 내지 N12)의 전위는 인버터(I10 내지 I13)에 의해 반전되므로 각각의 워드라인(mwl<0> 내지 m지<3>)은 VBBW 레벨로 된다.
도 9를 참조하여 본 발명을 좀더 상세히 설명하면 다음과 같다.
블록 선택 인에이블 신호(BS)가 하이 레벨이고 프리차지 타이밍을 결정하는 신호(R2ACB)가 로우 레벨이면 제어 신호(wloff)는 로우 레벨이 된다. 예를 들어 블록 선택 어드레스를 코딩한 신호(Bax<0>), 블록 선택 어드레스를 코딩한 신호(Bax56, Bax78)가 하이레벨이면 제 1 메인 워드라인은 로우 레벨(VBBW)로 디스에이블된다.
반면에, 블록 선택 인에이블 신호(BS)가 로우 레벨이고 프리차지 타이밍을 결정하는 신호(R2ACB)가 하이 레벨이면 제어 신호(wloff)는 하이 레벨이 된다. 예를 들어 블록 선택 어드레스를 코딩한 신호(Bax<0>), 블록 선택 어드레스를 코딩한 신호(Bax56, Bax78)가 로우 레벨이면 제 1 메인 워드라인은 하이 레벨(VPP)로 인에이블된다.
상술한 바와 같이 본 발명에 의하면 레벨 쉬프터의 수가 현격히 줄어들게 되므로 칩면적을 현격히 감소시킬 수 있다. 또한 메인 워드라인 드라이버에서 동시에 레벨 쉬프팅을 하기 때문에 지연 패쓰(path)가 줄어들게 된다.
도 1 은 종래 기술에 따른 네가티브 워드라인 드라이버의 블록도이다.
도 2 는 도 1의 로우 디코더 콘트롤러의 상세 회로도이다.
도 3 은 도 1의 메인 워드라인 드라이버의 상세 회로도이다.
도 4 는 도 3의 레벨 쉬프터의 상세 회로도이다.
도 5 는 본 발명에 따른 네가티브 워드라인 드라이버의 블록도이다.
도 6 은 도 5의 로우 디코더 콘트롤러의 상세 회로도이다.
도 7 은 도 5의 레벨 쉬프터의 상세 회로도이다.
도 8 은 도 5의 메인 워드라인 드라이버의 상세 회로도이다.
도 9 는 본 발명에 따른 네가티브 워드라인 드라이버의 동작을 설명하기 위한 타이밍도이다.
* 도면의 주요 부분에 대한 부호의 설명
100: 블록 선택 어드레스 생성부 200: 로우 디코더 콘트롤러
300: 파이엑스 드라이버 400: 메인 워드라인 드라이버
500: 서브 워드라인 드라이버

Claims (16)

  1. 액티브 신호에 의해 블록 정보를 가진 제 1 및 제 2블록 선택 어드레스를 생성하기 위한 블록 선택 어드레스 생성부:
    워드라인을 디스에이블시키기 위한 제어신호를 생성하기 위한 로우 디코더 콘트롤러;
    상기 제 1 블록 선택 어드레스를 코딩한 신호 및 상기 제어 신호에 응답하여 구동되어 메인 워드라인을 억세스하는 메인 워드라인 드라이버; 및
    상기 제 2 블록 선택 어드레스를 코딩한 신호 및 상기 제어 신호에 응답하여 구동되어 서브 워드라인을 억세스하기 위한 파이액스 드라이버를 포함하는 네가티브 워드라인 드라이버.
  2. 제 1 항에 있어서,
    상기 로우 디코더 콘트롤러는 프리차지 타이밍을 결정하는 신호와 블록 선택 인에이블 신호를 조합하는 제 1 논리 회로;
    상기 제 1 논리 회로의 출력의 레벨을 쉬프트시키기 위한 로우 레벨 쉬프터를 포함하여 구성된 네가티브 워드라인 드라이버.
  3. 제 2 항에 있어서,
    상기 제 1 논리 회로는 상기 프리차지 타이민을 결정하는 신호를 반전시키기 위한 인버터;
    상기 블록 선택 인에이블 신호와 상기 인버터의 출력을 조합하는 NAND 게이트를 포함하는 네가티브 워드라인 드라이버.
  4. 제 2 항에 있어서,
    상기 로우 레벨 쉬프터는 상기 제 1 논리 회로의 출력을 반전한 신호에 따라 턴온되며 하이 레벨 전원과 출력 노드간에 접속된 제 1 PMOS트랜지스터;
    상기 제 1 논리 회로의 출력에 따라 턴온되며 VDD 전원과 제 1 노드 간에 접속된 제 2 PMOS트랜지스터;
    상기 출력 노드와 로우 레벨 전원 간에 접속되며 제 1 노드의 전위에 따라 턴온되는 제 1 NMOS 트랜지스터; 및
    상기 제 1 노드와 로우 레벨 전원 간에 접속되며 상기 출력 노드의 전위에 따라 턴온되는 제 2 NMOS 트랜지스터를 포함하는 네가티브 워드라인 드라이버.
  5. 제 1 항에 있어서,
    상기 메인 워드라인 드라이버는 상기 제 1 블록 선택 어드레스를 코딩한 신호에 따라 메인 워드라인을 로우 레벨로 만들기 위한 제 1 수단; 및
    상기 제어 신호에 따라 상기 메인 워드라인을 하이 레벨로 만들기 위한 제 2 수단을 포함하는 네가티브 워드라인 드라이버.
  6. 제 5 항에 있어서,
    상기 제 1 수단은 하이 레벨 전원과 제 1 및 제 2 노드 간에 크로스 커플드된 제 1 및 제 2 PMOS 트랜지스터와;
    상기 제 1 블록 선택 어드레스를 코딩한 신호에 따라 상기 제 1 노드를 로우 레벨로 만들기 위한 제 1 NMOS 트랜지스터;
    상기 제 2 노드의 전위를 반전 시켜 상기 메인 워드라인을 하이 레베로 만들기 위한 인버터를 포함하는 네가티브 워드라인 드라이버.
  7. 제 5 항에 있어서,
    상기 제 2 수단은 상기 제어 신호에 따라 상기 메인 워드라인을 하이 레벨로 만들기 위한 제 2 NMOS 트랜지스터를 포함하는 네가티브 워드라인 드라이버.
  8. 제 6 항에 있어서,
    상기 메인 워드라인의 전위에 따라 턴온되어 상기 제 2 노드의 전위를 로우 레벨로 래치하기 위한 래치를 포함하는 네가티브 워드라인 드라이버.
  9. 액티브 신호에 의해 블록 정보를 가진 제 1 및 제 2 블록 선택 어드레스(Bax)를 생성하기 위한 블록 선택 어드레스 생성부:
    워드라인을 디스에이블시키기 위한 제어신호를 생성하기 위한 로우 디코더 콘트롤러;
    상기 제 1 블록 선택 어드레스를 코딩한 신호에 따라 메인 워드라인을 로우 레베로 만들고, 상기 제어 신호에 따라 상기 메인 워드라인을 하이 레벨로 만들기 위한 메인 워드라인 드라이버; 및
    상기 제 2 블록 선택 어드레스를 코딩한 신호 및 상기 제어 신호(wloff)에 응답하여 구동되어 서브 워드라인을 억세스하기 위한 파이액스 드라이버를 포함하는 네가티브 워드라인 드라이버.
  10. 제 9 항에 있어서,
    상기 로우 디코더 콘트롤러는 프리차지 타이밍을 결정하는 신호와 블록 선택 인에이블 신호를 조합하는 제 1 논리 회로;
    상기 제 1 논리 회로의 출력의 레벨을 쉬프트시키기 위한 로우 레벨 쉬프터를 포함하여 구성된 네가티브 워드라인 드라이버.
  11. 제 10 항에 있어서,
    상기 제 1 논리 회로는 상기 프리차지 타이밍을 결정하는 신호를 반전시키기 위한 인버터;
    상기 블록 선택 인에이블 신호와 상기 인버터의 출력을 조합하는 NAND 게이트를 포함하는 네가티브 워드라인 드라이버.
  12. 제 10 항에 있어서,
    상기 로우 레벨 쉬프터는 상기 제 1 논리 회로의 출력을 반전한 신호에 따라 턴온되며 하이 레벨 전원과 출력 노드간에 접속된 제 1 PMOS트랜지스터;
    상기 제 1 논리 회로의 출력에 따라 턴온되며 VDD 전원과 제 1 노드 간에 접속된 제 2 PMOS트랜지스터;
    상기 출력 노드와 로우 레벨 전원 간에 접속되며 상기 제 1 노드의 전위에 따라 턴온되는 제 1 NMOS 트랜지스터; 및
    상기 제 1 노드와 로우 레벨 전원 간에 접속되며 상기 출력 노드의 전위에 따라 턴온되는 제 2 NMOS 트랜지스터를 포함하는 네가티브 워드라인 드라이버.
  13. 제 9 항에 있어서,
    상기 메인 워드라인 드라이버는 상기 제 1 블록 선택 어드레스를 코딩한 신호에 따라 메인 워드라인을 로우 레벨로 만들기 위한 제 1 수단; 및
    상기 제어 신호에 따라 상기 메인 워드라인을 하이 레벨로 만들기 위한 제 2 수단을 포함하는 네가티브 워드라인 드라이버.
  14. 제 13 항에 있어서,
    상기 제 1 수단은 하이 레벨 전원과 제 1 및 제 2 노드 간에 크로스 커플드된 제 1 및 제 2 PMOS 트랜지스터와;
    상기 제 1 블록 선택 어드레스를 코딩한 신호에 따라 상기 제 1 노드를 로우 레벨로 만들기 위한 제 1 NMOS 트랜지스터;
    상기 제 2 노드의 전위를 반전 시켜 상기 메인 워드라인을 하이 레벨로 만들기 위한 인버터를 포함하는 네가티브 워드라인 드라이버.
  15. 제 13 항에 있어서,
    상기 제 2 수단은 상기 제어 신호에 따라 상기 메인 워드라인을 하이 레벨로 만들기 위한 제 2 NMOS 트랜지스터를 포함하는 네가티브 워드라인 드라이버.
  16. 제 13 항에 있어서,
    상기 메인 워드라인의 전위에 따라 턴온되어 상기 제 2 노드의 전위를 로우 레벨로 래치하기 위한 래치를 포함하는 네가티브 워드라인 드라이버.
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