KR930017022A - 전압, 온도 및 처리 변화에 대해 보상하는 메모리 - Google Patents

전압, 온도 및 처리 변화에 대해 보상하는 메모리 Download PDF

Info

Publication number
KR930017022A
KR930017022A KR1019930000292A KR930000292A KR930017022A KR 930017022 A KR930017022 A KR 930017022A KR 1019930000292 A KR1019930000292 A KR 1019930000292A KR 930000292 A KR930000292 A KR 930000292A KR 930017022 A KR930017022 A KR 930017022A
Authority
KR
South Korea
Prior art keywords
signal
transistor
signals
memory
coupled
Prior art date
Application number
KR1019930000292A
Other languages
English (en)
Other versions
KR100199912B1 (ko
Inventor
윌프리드 이건 죤
죠지 노글 스코트
제이.유 루이
Original Assignee
빈센트 비. 인그라시아
모토로라 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 빈센트 비. 인그라시아, 모토로라 인코포레이티드 filed Critical 빈센트 비. 인그라시아
Publication of KR930017022A publication Critical patent/KR930017022A/ko
Application granted granted Critical
Publication of KR100199912B1 publication Critical patent/KR100199912B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers

Abstract

메모리(30)는 입력 버퍼(35, 38, 56), 디코더(31, 32, 36) 및 메모리 코어(34)를 포함한다. 입력 버퍼(35, 38, 56)는 입력 신호의 적어도 하나의 변이를 지연시키는 지연회로(82)를 포함한다. 지연회로(82)는 전압, 온도 및 처리 변화에 대해 지연 회로 지연회로(82)를 보상하는 보상회로(250)를 포함한다. 일 실시예에서, 지연회로(82)는 CMOS인터버(102, 103)와 인버터 트랜지스터(102)의 소오스 및 대응하는 전력 공급 전압간에 결합된 추가적인 트랜지스터(101)를 포함한다. 보상회로(250)는 지연 회로(82)의 지연을 결정하기 위해 트랜지스터(101)의 게이트에 바이어스로 바이어스 전압을 제공한다. 보상 회로(250)는 정확한 기준 전류를 전도하기 위해 트랜지스터(101)에 바이어스인 그 전압으로써 바이어스 전압을 제공한다.

Description

전압, 온도 및 처리 변화에 대해 보상하는 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발며의 따른 전압, 온도 및 처리 변화에 대해 보상하는 메모리의 블럭도, 제4도는 제3제의 어드레스입력 버퍼중 하나(56)의 부분적인 배선 및 블럭도, 제5도는 제3도의 판독/기록 논리회로의 제1부분의 부부적인 배선 및 블럭도

Claims (5)

  1. 복수개의 입력 신호를 수신하고 그것에 응답하여 복수개의 내부 신호를 제공하기 위한 입력수단(35, 38, 56), 복수개의 디코드된 신호에 의해 결정된 위치에서 복수개의 메모리 비트를 저장하기 위한 메모리 코더(34). 상기 입력 수단(35, 38, 56) 및 상기 메모리 코어(34)에 결합되고 상기 복수개의 내부 신호에 응답하여 상기 복수개의 디코드된 신호중 적어도 하나를 활성화시키기 위한 디코등 수단(31, 32, 36), 상기 입력 수단(35, 38, 56)이 상기 내부 신호중 적어 하나의 적어도 하나의 변이에서 지연하기 위한 수단(82, 250, 125, 260)을 포함하는데, 상기 지연 수단(82, 250, 125, 260, 144)이 전압, 온도 및 처리 변화에 대해 상기 지연수단(82, 250, 125, 260, 144)을 보상하기 위한 수단(250, 260)을 포함하도록 구비되는 전압, 온도 및 처리 변화 대해 보상하는 메모리(30)
  2. 제 1항에 있어서 상기 지연 수단(82, 250, 125, 260)은 제1전력 공급 전압 단자에 결합된 소오스, 바이어스 신호를 수신하기 위한 게이트및 드레인을 갖춘 제1P-채널 트랜지스터(101), 상기 제1트랜지스터(101)의 상기 드레인에 연결된 제1전류 전극, 입력 신호를 수신하기 위한 제어 전극 및 제 2전류 전극을 갖춘 제2트랜지스터(102), 상기 제2트랜지스터(102)의 상기 제2전류 전극에 결합된 제1전류 전극, 상기 입력 전압을 수신하기 위한 제어 전극 및 제2전력 공급 전압 단자에 결합된 제2전류 전극을 갖춘 제3트랜지스터(103) 및, 기준 전류를 전도하기 위해 상기 제1 P-채널 트랜지스터에 바이어스로 상기 바이어스 신호를 발생시키는 상기 보상 수단(250)을 구비하는 전압, 온도 및 처리 변화에 대해 보상하는 메모리(30).
  3. 제1항에 있어서, 상기 지연수단82, 250, 125, 260)은 제1전력 공급 전압 단자에 결합된 제1전류 전극, 입력 신호를 수신하기 위한 제어전극 및, 제2전류 전극를 갖춘 제1트랜지스터(131), 상기 제1트랜지스터(131)의 상기 제2전류 전극에 결합된 제1전류 전극, 상기 입력 신호를 수신하기 위한 제어 전극 및 제 2전류 전극을 갖춘 제 2트랜지스터(132), 상기 제2트랜지스터(132)의 상기 제2전류 전극에 결합된 드레인, 제2바이어스 신호를 수신하기 위한 게이트 및 제2전력 공급 전압 공급 전압 단자에 결합된 소오스를 갖춘 제3N-채널트랜지스터(133)및, 기준 전류를 전도하기 위해 상기 N-채널 트랜지스터에 바이어스로 상기 제2바이어스 신호를 발생시키는 상기 보상 회로(260)를 구비하는 전압, 온도 및 처리 변화에 대해 보상하는 메모리(30).
  4. 복수개의 어드레스 신호를 수신하고 응답으로 복수개의 대응하는 버퍼된 어드레스 신호를 제공하기 위한 어드레스 입력 버퍼(56), 상기 어드레스 입력 버퍼(56)가 상기 버퍼된 어드레스 신호의 각각의 제1설정된 변이를 지연시키기 위한 수단(82)을 가지며, 상기 복수개의 버퍼된 어드레스 신호의 상기 제 1설정된 변이에 응답하여 복수개의 디코드된 선택 신호중 일디코드된 선택 신호를 활성화시키기 위해 상기 어드레스 입력 버퍼(56)에 결합된 디코딩 수단(32), 상기 디코딩 수단에 결합되고, 상기 적어도 하나의 디코드된 선택 신호 및 제2어드레스에 의해 결정된 위치에서 저장된 복수개의 메모리 비트를 갖는 메모리 코어(34)를 구비한 전압, 온도 및 처리 변화에 대해 보상하는 메모리(30).
  5. 입력 어드레스를 수신하고, 응답으로 버퍼된 어드레스를 제공하기 위한 어드레스 입력 버퍼(56), 상기 어드레스 입력 버퍼(56)에 결합되고 상기 버퍼된 행 어드레스에 응답하여 복수개의 워드라인중 일 워드 라인을 선택하기 위한 행 디코딩 수단(31, 32), 제1내부 기록 신호에 의해 인에이블 될때 열어드레스에 응답하여 복수개의 기록 열 선택 신호중 일 기록 열선택 신호를 제공하기 위해 상기 메모리 코어(34)에 결합된 열 디코딩 수단(36), 상기 행 디코딩 수단(31, 32)및 상기 열 디코딩 수단(36)에 결합되고, 제2내부 기록 신호에 응답하여 상기 행 디코더 수단(32) 및 상기 열 디코더 수단(36)에 의해 선택된 위치에서 데이타 비트를 저장하기 위한 메모리 코어(34). 데이타 신호를 입력하고 그것에 응답하여 제3내부기록 신호에 의해 인에이블될 때 상기 메모리 코어(34)로 내부 데이타 신호를 제공하기 위한 데이타 입력 수단(39), 상기 열 디코더(36), 상기 데이타 입력 베퍼(39) 및, 상기 메모리 코어(34)에 결합되고 칩선택 신호, 기록 인에이블 신호 및 출력 인에이블 신호를 포함하는 복수개의 제어 신호를 수신하고 그것에 응답하여 상기 제1, 제2 및, 제3내부 기록 신호와 상기 선택신호를 제공하기 위한 판독/기록 논리 수단(35) 및 상기 제1, 제2 및, 제3내부 기록 신호와 상기 선택 신호중 적어도 하나의 설정되 변이를 지연시키기 위한 수단(82, 250, 125, 260, 143, 144)을 포함하는 상기 판독/기록 논리 수단(35), 상기 지연수단(82, 250, 125, 260)이 전압, 온도 및 처리변화에 대해 상기 지연 수단(82, 250, 125, 260, 143, 144)을 보상하기 위한 수단(250, 260)을 포함하도록 구비한 전압, 온도 및 처리 변화에 대해 보상하는 메모리(30).
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930000292A 1992-01-23 1993-01-12 전압,온도 및 처리 변화에 대해 보상하는 메모리 KR100199912B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/824,666 US5303191A (en) 1992-01-23 1992-01-23 Memory with compensation for voltage, temperature, and processing variations
US824,666 1992-01-23

Publications (2)

Publication Number Publication Date
KR930017022A true KR930017022A (ko) 1993-08-30
KR100199912B1 KR100199912B1 (ko) 1999-06-15

Family

ID=25242011

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930000292A KR100199912B1 (ko) 1992-01-23 1993-01-12 전압,온도 및 처리 변화에 대해 보상하는 메모리

Country Status (4)

Country Link
US (1) US5303191A (ko)
EP (1) EP0552625A2 (ko)
JP (1) JP3100488B2 (ko)
KR (1) KR100199912B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970076849A (ko) * 1996-05-16 1997-12-12 윌리엄 비. 켐플러 속도 검출기를 가진 집적 회로
KR100281547B1 (ko) * 1997-04-24 2001-03-02 김영환 에스램의입력버퍼
KR100462238B1 (ko) * 2000-11-29 2004-12-17 엔이씨 일렉트로닉스 가부시키가이샤 비휘발성 메모리용 기준 전압 발생기 회로

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5722040A (en) * 1993-02-04 1998-02-24 Pacific Communication Sciences, Inc. Method and apparatus of frequency generation for use with digital cordless telephones
JPH0746098A (ja) * 1993-08-03 1995-02-14 Nec Corp 遅延回路
US5406144A (en) * 1993-09-07 1995-04-11 Texas Instruments Incorporated Power reduction in a temperature compensating transistor circuit
US5544124A (en) * 1995-03-13 1996-08-06 Micron Technology, Inc. Optimization circuitry and control for a synchronous memory device with programmable latency period
EP0733976A1 (en) * 1995-03-23 1996-09-25 Canon Kabushiki Kaisha Chip select signal generator
EP0741390A3 (en) * 1995-05-01 1997-07-23 Ibm Reference voltage generator for correcting the threshold voltage
US5570045A (en) * 1995-06-07 1996-10-29 Lsi Logic Corporation Hierarchical clock distribution system and method
US5994937A (en) * 1996-11-06 1999-11-30 International Business Machines Corporation Temperature and power supply adjusted address transition detector
US5832284A (en) * 1996-12-23 1998-11-03 International Business Machines Corporation Self regulating temperature/performance/voltage scheme for micros (X86)
US6513103B1 (en) * 1997-10-10 2003-01-28 Rambus Inc. Method and apparatus for adjusting the performance of a synchronous memory system
KR100299036B1 (ko) * 1998-07-11 2001-09-22 윤종용 다채널펄스부호변조신호변환장치
IT1303209B1 (it) * 1998-12-03 2000-10-30 Cselt Centro Studi Lab Telecom Dispositivo per la compensazione delle variazioni dei parametridi processo ed operativi in circuiti integrati in tecnologia cmos
US6300798B1 (en) * 1999-10-15 2001-10-09 Intel Corporation Method and apparatus for controlling compensated buffers
US6205074B1 (en) * 2000-02-29 2001-03-20 Advanced Micro Devices, Inc. Temperature-compensated bias generator
JP2005117442A (ja) * 2003-10-09 2005-04-28 Renesas Technology Corp 半導体集積回路
US7310704B1 (en) * 2004-11-02 2007-12-18 Symantec Operating Corporation System and method for performing online backup and restore of volume configuration information
ITVA20050002A1 (it) * 2005-01-20 2006-07-21 St Microelectronics Srl Circuito di generazione di un segnale interno di abilitazione di un buffer di uscita di una memoria
KR100933797B1 (ko) * 2005-12-29 2009-12-24 주식회사 하이닉스반도체 반도체 메모리 소자의 승압전압 레벨 감지기
US8466728B2 (en) * 2006-02-23 2013-06-18 Agere Systems Llc Enhanced delay matching buffer circuit
KR101109667B1 (ko) 2008-12-22 2012-01-31 한국전자통신연구원 방열 성능이 향상된 전력 소자 패키지
WO2010083511A1 (en) * 2009-01-19 2010-07-22 Flextronics International Usa, Inc. Controller for a power converter
US8526264B2 (en) * 2011-06-29 2013-09-03 Stmicroelectronics International N.V. Partial write on a low power memory architecture
CN103856191A (zh) * 2012-12-06 2014-06-11 艾尔瓦特集成电路科技（天津）有限公司 Cmos延迟电路以及抑制cmos延迟电路温漂的方法
US11604913B2 (en) * 2020-04-13 2023-03-14 Sync Computing Corp. Optimization processing unit having subunits that are programmably and partially connected
CN115148238A (zh) * 2022-06-30 2022-10-04 长鑫存储技术有限公司 灵敏放大器和半导体存储器

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4110842A (en) * 1976-11-15 1978-08-29 Advanced Micro Devices, Inc. Random access memory with memory status for improved access and cycle times
JPS60115092A (ja) * 1983-11-28 1985-06-21 Nec Corp 半導体記憶回路
US4577296A (en) * 1984-03-01 1986-03-18 Advanced Micro Devices, Inc. Compensation current generator
US4636983A (en) * 1984-12-20 1987-01-13 Cypress Semiconductor Corp. Memory array biasing circuit for high speed CMOS device
US4622482A (en) * 1985-08-30 1986-11-11 Motorola, Inc. Slew rate limited driver circuit which minimizes crossover distortion
US4758743A (en) * 1986-09-26 1988-07-19 Motorola, Inc. Output buffer with improved di/dt
JPH0799639B2 (ja) * 1987-07-31 1995-10-25 株式会社東芝 半導体集積回路
JP2590122B2 (ja) * 1987-08-07 1997-03-12 富士通株式会社 半導体メモリ
JPH0289292A (ja) * 1988-09-26 1990-03-29 Toshiba Corp 半導体メモリ
US5068553A (en) * 1988-10-31 1991-11-26 Texas Instruments Incorporated Delay stage with reduced Vdd dependence
JPH0795681B2 (ja) * 1989-06-13 1995-10-11 三菱電機株式会社 ＢｉＭＯＳ論理回路
US5012142A (en) * 1989-07-28 1991-04-30 At&T Bell Laboratories Differential controlled delay elements and skew correcting detector for delay-locked loops and the like
US5130582A (en) * 1989-09-19 1992-07-14 Tdk Corporation Delay circuit which is free from temperature variation, power supply voltage variation and process variation
DE68925360T2 (de) * 1989-10-30 1996-07-25 Philips Electronics Nv Schneller statischer Direktzugriffsspeicher
US5017807A (en) * 1990-07-05 1991-05-21 At&T Bell Laboratories Output buffer having capacitive drive shunt for reduced noise

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970076849A (ko) * 1996-05-16 1997-12-12 윌리엄 비. 켐플러 속도 검출기를 가진 집적 회로
KR100281547B1 (ko) * 1997-04-24 2001-03-02 김영환 에스램의입력버퍼
KR100462238B1 (ko) * 2000-11-29 2004-12-17 엔이씨 일렉트로닉스 가부시키가이샤 비휘발성 메모리용 기준 전압 발생기 회로

Also Published As

Publication number Publication date
JPH05258575A (ja) 1993-10-08
US5303191A (en) 1994-04-12
EP0552625A3 (ko) 1995-05-03
JP3100488B2 (ja) 2000-10-16
EP0552625A2 (en) 1993-07-28
KR100199912B1 (ko) 1999-06-15

Similar Documents

Publication Publication Date Title
KR930017022A (ko) 전압, 온도 및 처리 변화에 대해 보상하는 메모리
EP0302795B1 (en) Semiconductor memory circuit having a delay circuit
KR940008091A (ko) 개량된 소프트 에러 저항을 갖는 모스 에스램(mos sram), 고전위 전원 전압강하 검출회로, 상보 신호 천이 검출회로 및 개량된 내부신호 시간마진을 갖는 반도체 장치
US5537066A (en) Flip-flop type amplifier circuit
JP3259764B2 (ja) 半導体記憶装置
KR970049588A (ko) 메모리의 데이타 고속 억세스장치
US6373782B1 (en) Semiconductor device with reduced error operation caused by threshold voltage variation
KR0161306B1 (ko) 반도체 메모리 장치
US4970694A (en) Chip enable input circuit in semiconductor memory device
US11195576B2 (en) Robust adaptive method and circuit for controlling a timing window for enabling operation of sense amplifier
US5886936A (en) Memory cell data line equalization controlling circuit for semiconductor memory device
KR960011201B1 (ko) 다이내믹 ram
KR100548096B1 (ko) 동기식메모리장치
KR950006300B1 (ko) 반도체 메모리 회로
US5144168A (en) Self latching input buffer
KR950010084A (ko) 반도체 메모리 장치
KR100200766B1 (ko) 반도체 메모리장치의 칼럼디코더
KR980011454A (ko) 라이트 제어회로
KR970049568A (ko) 순차엑세스를 위한 메모리장치
US6107837A (en) Address decoding circuit
KR100205326B1 (ko) 입력 버퍼회로
JPH08139573A (ja) ワンショットパルス発生回路
KR910016006A (ko) Rom 회로
KR100333684B1 (ko) 타이밍마진을확보할수있는신호발생장치
KR930006633B1 (ko) 데이타 출력장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120227

Year of fee payment: 14

EXPY Expiration of term