KR950004268A - 인에이블/리세트 신호로 제어가능한 간단한 일시 정보 기억 회로 - Google Patents

인에이블/리세트 신호로 제어가능한 간단한 일시 정보 기억 회로 Download PDF

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Abstract

플립 플롭 회로(11a), 입력 노드와 플립 플롭(11a)간에 결합된 n채널 증가형 전송 트랜지스터(Qn11), 전원 전압 라인(Vcc)과 플립 플롭 회로(11a) 사이에 결합된 p채널 증가형 리세트 트랜지스터(Qp12)만으로 일시 정보 기억 회로를 결합 구성하였고, 상기 n채널 증가형 전송 게이트(Qn11) 및 P채널 증가형 리세트 트랜지스터 (Qp12)는 플립 플롭 회로의 상태를 변경하기 위해 래치 제어 신호(CTL2) 및 인에이블/리세트 신호(EBL2)에 의해 각각 제어된다.

Description

인에이블/리세트 신호로 제어가능한 간단한 일시 정보 기억 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명에 따른 일시 정보 기억 회로의 구성을 나타내는 회로도, 제7도는 본 발명에 따른 어드레싱 시스템의 구성을 나타내는 블럭도, 제8도는 어드레싱 시스템의 제1실시예의 회로 구성을 나타내는 회로도.

Claims (4)

  1. a) 정보의 일부분을 기억하기 위해 제1제어 신호(CTL2)에 응답하는 래치 회로(11); 및 b) 인에이블된 상태와 리세트 상태 사이로 상기 래치 회로를 변경하기 위해 제2제어 신호(EBL2)에 응답하는 리세트 회로(12)를 구비하는 일시 정보 기억 회로에 있어서, 상기 래치 회로(11)는 상기 정보의 일부분을 나타내는 입력신호(Din)을 위한 신호 경로를 제공하기 위해 상기 제1제어 신호에 응답하는 전송 트랜지스터(Qn11)와, 그리고 상기 전송 트랜지스터(Qn11)에 결합된 입력 노드(N11)를 갖고 있으며, 상기 전송 트랜지스터의 출력 신호(OUT2)를 변경하기 위해 상기 입력 신호에 응답하는 쌍안정 회로(11a)를 구비하며, 상기 리세트회로(12)는 정 전압원(Vcc)과 상기 쌍안정 회로(11a) 간에 결합된 스위칭 트랜지스터(Qp12)로 구성되어 있고, 상기 쌍안정 회로(11a)로 하여금 상기 인에이블된 상태에서는 상기 정보의 일부분에 대응하는 소정 레벨로 그리고 상기 리세트 상태에서는 상기 정보의 일부분에 관계없이 리세트 레벨로 강제적으로 상기 출력 신호(OUT2)를 변경하도록 상기 제2제어 신호(EBL2)에 응답하는 것을 특징으로 하는 일시 정보 기억 회로.
  2. 제1항에 있어서, 상기 쌍안정 회로(11a)는 각 입력 노드와 각 출력 노드를 가진 2개의 인버터(Ⅳ11/Ⅳ12)로 구성되는 플립 플롭 회로이며, 상기 입력 노드 중 하나와 상기 출력 노드 중 하나는 상기 쌍안정 회로의 상기 입력 노드(N11)에 결합되고, 상기 입력 노드 중 나머지는 상기 출력 신호(OUT2)가 발생되는 상기 출력 노드의 나머지에 결합되고, 상기 2개의 인버터(Ⅳ12)중 하나는 상기 입력 신호가 상기 쌍안정 회로의 상기 입력 노드(N11)의 전압 레벨을 변경할 수 있도록 상기 입력 신호(Ⅳ13) 및 상기 전송 트랜지스터(Qn11)보다 전류 구동 능력이 작은 것을 특징으로 하는 일시 정보 기억 회로.
  3. 제1항에 있어서, 상기 일시 정보 기억 회로는 어드레싱 시스템의 일부분을 형성하며, 상기 어드레싱 시스템은, 시분할 멀티플렉싱 방식으로 하나 이상의 어드레스를 나타내는 어드레스 비트로부터 어드레스로 프리디코드된 신호(IOT/ION-IiT/IiN)를 발생시키기 위한 복수의 어드레스 프리디코더 회로(34O-34i)와, 제1의 어드레스로 디코드된 신호를 발생하기 위한 상기 복수의 어드레스 프리디코더에 결합된 제1어드레스 디코더 유닛(31a)과, 상기 일시 정보 기억 회로(11/12)와 회로 구성이 유사하고, 제1단계에서 상기 제1어드레스로 디코드된 신호를 일시적으로 기억시키기 위해 상기 제1 및 제2제어 신호(CTLA2/EBLA2)에 응답하는 복수의 제1 일시 정보 기억 회로(31b)와, 제2어드레스로 디코드된 신호를 발생시키기 위한 상기 복수의 어드레스 프리디코더(34O-34i)에 결합된 제2어드레스 디코더 유닛(32a)과, 상기 일시 정보 기억 회로(11/12)와 회로 구성이 유사하며, 상기 제2어드레스 디코더 신호를 일시적으로 기억시키기 위한 제1단계 후의 제2단계에서 상기 제1 및 제2 제어 신호(CTLB2/EBLB2)에 응답하는 복수의 제2일시 정보 기억회로(32b)를 더 구비하는 것을 특징으로 하는 일시 정보 기억 회로.
  4. 제3항에 있어서, 상기 어드레싱 시스템은 시 분할 멀티플렉싱 순서로 상기 복수의 어드레싱 프리디코더(34O-34i)에 먼저 공급되는 어드레스를 나타내는 상기 어드레스 비트를 일시적으로 기억시키기 위한 상기 복수의 어드레스 프리디코더 회로(34O-34i)와 각각 결합된 복수의 지연 래치 회로(41O-41i)를 더 구비하는 것을 특징으로 하는 일시 정보 기억 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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