CN115458030A - 用于三维nand存储器的泄漏检测 - Google Patents

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CN115458030A CN202210950818.4A CN202210950818A CN115458030A CN 115458030 A CN115458030 A CN 115458030A CN 202210950818 A CN202210950818 A CN 202210950818A CN 115458030 A CN115458030 A CN 115458030A
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Abstract

本公开提供了一种用于检测存储器装置中的字线之间的泄漏的电路。所述电路包括第一耦合电容器和第二耦合电容器。第一耦合电容器和第二耦合电容器的第一端子分别连接至第一字线和第二字线。第一耦合电容器和第二耦合电容器的第一端子还分别连接至第一电压供应端和第二电压供应端。所述电路还包括比较器，其中，所述比较器的第一输入端连接至第一耦合电容器的第二端子，并且所述比较器的第二输入端连接至第二耦合电容器的第二端子。所述比较器被配置为当所述比较器的第一输入端和第二输入端之间的差分电压大于所述比较器的迟滞电平时发送报警信号。

Description

用于三维NAND存储器的泄漏检测
本公开是申请日为2021年06月09日、申请号为CN202180002122.2、发明名称为“用于三维NAND存储器的泄漏检测”的中国专利申请的分案申请。
技术领域
本公开总体上涉及半导体技术领域，更具体地涉及用于检测三维NAND闪速存储器中的字线泄漏的方法和电路。
背景技术
随着存储器装置缩小到更小的管芯尺寸以降低制造成本并且提高存储密度，平面存储器单元的缩放因加工技术限制和可靠性问题而面临挑战。三维(3D)存储器架构能够解决平面存储器单元中的密度和性能限制。
在3D NAND闪速存储器中，可以垂直堆叠很多层的存储器单元，从而能够极大地提高单位面积的存储密度。垂直堆叠的存储器单元能够形成存储器串，其中，每一存储器串中的存储器单元的沟道被连接起来。可以通过字线和位线对每一存储器单元进行寻址。在追求多维缩放以实现高存储密度时，字线之间的距离减小。与此同时，在读取和编程期间，字线可以被施加不同电压。相邻字线之间的电压差可能导致泄漏，并且从而影响3D NAND存储器的性能和可靠性。因此，存在检测3D NAND存储器中的字线之间的泄漏的需求。
发明内容
本公开描述了用于检测三维(3D)存储器装置中的字线泄漏的方法和电路的实施例。
本公开的第一方面提供了一种用于检测存储器装置中的字线之间的泄漏的电路。所述电路包括第一耦合电容器，其中，所述第一耦合电容器的第一端子通过第一开关连接至第一字线，并且所述第一耦合电容器的所述第一端子还通过第二开关连接至第一电压供应端。所述电路还包括第二耦合电容器，其中，所述第二耦合电容器的第一端子通过第三开关连接至第二字线，并且所述第二耦合电容器的所述第一端子还通过第四开关连接至第二电压供应端。所述电路还包括比较器，其中，所述比较器的第一输入端连接至所述第一耦合电容器的第二端子，并且所述比较器的第二输入端连接至所述第二耦合电容器的第二端子。所述比较器被配置为当所述比较器的所述第一输入端和所述第二输入端之间的差分电压大于所述比较器的迟滞电平时发送指示所述第一字线和所述第二字线之间存在泄漏的信号。
在一些实施例中，所述比较器的迟滞电平是由所述比较器的第一参考电压和第二参考电压之间的差定义的。
在一些实施例中，所述比较器是迟滞比较器。
在一些实施例中，所述电路还包括电阻式分压器，其中，所述电阻式分压器的第一端子连接至所述第一耦合电容器的所述第二端子，并且所述电阻式分压器的第二端子连接至所述第二耦合电容器的所述第二端子。
在一些实施例中，所述电阻式分压器包括与第二偏置电阻器串联连接的第一偏置电阻器。
在一些实施例中，所述电阻式分压器被配置为在所述第一偏置电阻器和所述第二偏置电阻器之间的连接处提供用于所述比较器的共模参考电压。
在一些实施例中，所述比较器的所述第一参考电压是所述共模参考电压与所述迟滞电平的一半之和。
在一些实施例中，所述比较器的所述第二参考电压是所述共模参考电压与所述迟滞电平的一半之间的差。
在一些实施例中，所述第一偏置电阻器和所述第二偏置电阻器能够被调整至某一电阻值，以使所述差分电压在预充电阶段大约等于零，其中，在所述预充电阶段内，所述第二开关和所述第四开关被导通，以对所述第一耦合电容器和所述第二耦合电容器充电。
在一些实施例中，所述存储器装置是三维(3D)NAND闪速存储器。
本公开的第二方面提供了一种三维(3D)存储器装置。所述3D存储器装置包括：多个存储器单元，所述多个存储器单元连接至用于对所述多个存储器单元中的每一个存储器单元进行寻址的字线和位线，其中，所述多个存储器单元垂直堆叠；以及用于检测字线之间的泄漏的电路。所述电路包括第一耦合电容器，其中，所述第一耦合电容器的第一端子通过第一开关连接至第一字线，并且所述第一耦合电容器的所述第一端子还通过第二开关连接至第一电压供应端。所述电路还包括第二耦合电容器，其中，所述第二耦合电容器的第一端子通过第三开关连接至第二字线，并且所述第二耦合电容器的所述第一端子还通过第四开关连接至第二电压供应端。所述电路还包括比较器，其中，所述比较器的第一输入端连接至所述第一耦合电容器的第二端子，并且所述比较器的第二输入端连接至所述第二耦合电容器的第二端子，其中，所述比较器被配置为当所述比较器的所述第一输入端和所述第二输入端之间的差分电压大于所述比较器的迟滞电平时发送指示所述第一字线和所述第二字线之间存在泄漏的信号。
本公开的第三方面提供了一种存储系统。所述存储系统包括存储器控制器和三维(3D)存储器装置。所述3D存储器装置包括多个存储器单元，所述多个存储器单元连接至被配置为对所述多个存储器单元中的每一个存储器单元进行寻址的字线和位线，其中，所述多个存储器单元垂直堆叠。所述存储系统还包括用于检测字线之间的泄漏的电路。所述电路包括第一耦合电容器，其中，所述第一耦合电容器的第一端子通过第一开关连接至第一字线，并且所述第一耦合电容器的所述第一端子还通过第二开关连接至第一电压供应端。所述电路还包括第二耦合电容器，其中，所述第二耦合电容器的第一端子通过第三开关连接至第二字线，并且所述第二耦合电容器的所述第一端子通过第四开关连接至第二电压供应端。所述电路还包括比较器，其中，所述比较器的第一输入端连接至所述第一耦合电容器的第二端子，并且所述比较器的第二输入端连接至所述第二耦合电容器的第二端子。所述比较器被配置为当所述比较器的所述第一输入端和所述第二输入端之间的差分电压大于所述比较器的迟滞电平时发送指示所述第一字线和所述第二字线之间存在泄漏的信号。
本公开的第四方面提供了一种用于检测存储器装置中的字线之间的泄漏的方法。所述方法包括对检测电路预充电以及检测第一字线和第二字线之间的泄漏。所述对检测电路预充电包括：将所述检测电路中的第一耦合电容器的第一端子连接至第一电压供应端；以及将所述检测电路中的第二耦合电容器的第一端子连接至第二电压供应端。检测所述第一字线和所述第二字线之间的泄漏包括：将所述第一耦合电容器的所述第一端子连接至所述第一字线；以及将所述第二耦合电容器的所述第一端子连接至所述第二字线。检测所述第一字线和所述第二字线之间的泄漏还包括：将比较器的第一输入端和第二输入端处的差分电压与所述比较器的迟滞电平进行比较，其中，所述比较器的所述第一输入端连接至所述第一耦合电容器的第二端子；并且所述比较器的所述第二输入端连接至所述第二耦合电容器的第二端子。
在一些实施例中，所述方法还包括在所述差分电压大于所述比较器的迟滞电平时，发送指示所述第一字线和所述第二字线之间的泄漏的信号。
在一些实施例中，对所述检测电路预充电还包括：将所述第一耦合电容器的所述第一端子与所述第一字线断开连接；以及将所述第二耦合电容器的所述第一端子与所述第二字线断开连接。
在一些实施例中，检测所述第一字线和所述第二字线之间的泄漏还包括：将所述第一耦合电容器的所述第一端子与所述第一电压供应端断开连接；以及将所述第二耦合电容器的所述第一端子与所述第二电压供应端开连接。
在一些实施例中，所述方法还包括：使用电阻式分压器设置所述比较器的共模参考电压，其中，所述电阻式分压器的第一端子连接至所述比较器的第一输入端；所述电阻式分压器的第二端子连接至所述比较器的第二输入端；并且所述电阻式分压器包括与第二偏置电阻器串联连接的第一偏置电阻器。
在一些实施例中，所述方法还包括：设置用于所述比较器的第一参考电压和第二参考电压，其中，所述第一参考电压是所述共模参考电压与所述迟滞电平的一半之和；并且所述第二参考电压是所述共模参考电压与所述迟滞电平的一半之间的差。
在一些实施例中，所述方法还包括将所述第一偏置电阻器和/或所述第二偏置电阻器调整至某一电阻值，以使所述差分电压在预充电阶段大约等于零，其中，在所述预充电阶段内，所述第二开关和所述第四开关被导通，以对所述第一耦合电容器和所述第二耦合电容器充电。
在一些实施例中，所述方法还包括在所述差分电压保持小于所述比较器的所述迟滞电平时发送指示所述第一字线和所述第二字线之间没有泄漏的信号。
在一些实施例中，检测所述存储器装置中的字线之间的泄漏包括检测3DNAND闪速存储器中的字线之间的泄漏。
本领域技术人员根据本公开的描述、权利要求和附图能够理解本公开的其他方面。
附图说明
被并入本文并形成说明书的一部分的附图例示了本公开的实施例并且与说明书一起进一步用于解释本公开的原理，并且使相关领域的技术人员能够做出和使用本公开。
图1示出了根据本公开的一些实施例的示例性三维(3D)存储器管芯的示意性俯视图。
图2示出了根据本公开的一些实施例的3D存储器管芯的区域的示意性俯视图。
图3示出了根据本公开的一些实施例的示例性3D存储器阵列结构的部分的透视图。
图4示出了根据本公开的一些实施例的3D存储器装置的示意性电路图。
图5示出了根据本公开的一些实施例的检测电路的示意性电路图。
图6示出了根据本公开的一些实施例的用于检测存储器装置中的字线之间的泄漏的方法的流程图。
图7示出了根据本公开的一些实施例的检测电路的各种电元件的时序图。
图8和图9A-9B示出了根据本公开的一些实施例的具有一个或多个存储器芯片的存储系统。
图10示出了根据本公开的一些实施例的存储器管芯的示意图。
在结合附图考虑时，通过下文阐述的详细描述，本发明的特征和优点将变得更加显而易见，在附图中，始终以类似的附图标记表示对应的要素。在附图中，类似的附图标记一般指示等同的、功能上类似的和/或者结构上类似的要素。在对应附图标记中通过最左侧位指示首次出现该要素的附图。
将参考附图描述本公开的实施例。
具体实施方式
尽管讨论了具体配置和布置，但是应当理解所述讨论只是为了达到举例说明的目的。本领域技术人员将认识到可以使用其他配置和布置而不脱离本公开的实质和范围。本领域技术人员显然将认识到也可以将本公开用到各种各样的其他应用当中。
应当指出，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等表示所描述的实施例可以包括特定的特征、结构或特点，但未必每个实施例都必须包括该特定的特征、结构或特点。此外，这样的短语未必是指同一实施例。此外，在结合实施例描述特定的特征、结构或特点时，结合明确或未明确描述的其他实施例实现这样的特征、结构或特点处于本领域技术人员的知识范围之内。
一般而言，应当至少部分地由语境下的使用来理解术语。例如，文中采用的词语“一个或多个”可以至少部分地根据语境用来从单数的意义上描述任何特征、结构或特点，或者可以用来从复数的意义上描述特征、结构或特点的组合。类似地，还可以将词语“一”、“一个”或“该”理解为传达单数使用或者传达复数使用，其至少部分地取决于语境。此外，可以将词语“基于”理解为未必旨在传达排他的一组因素，相反可以允许存在其他的未必明确表述的因素，其还是至少部分地取决于语境。
应当理解，本公开中的“在……上”、“在……上方”和“在……之上”的含义应当被按照最宽泛的方式解释，因而“在……上”不仅指直接位于某物上，而且还包括在处于某物上的时候其间具有中间特征或层的含义。此外，“在……上方”或者“在……之上”不仅指在某物“上方”或“之上”，而且还可以包括在某物“上方”或“之上”而其间没有任何中间特征或层(即，直接位于某物上)的含义。
此外，文中为了便于说明可以采用空间相对术语，例如，“下面”、“以下”、“下方”、“以上”、“上方”等，以描述一个元件或特征与其他元件或特征的如图所示的关系。空间相对术语旨在包含除了附图所示的取向之外的处于使用或工艺步骤中的装置的不同取向。设备可以具有其他取向(旋转90度或者处于其他取向上)，并照样相应地解释文中采用的空间相对描述词。
文中使用的“衬底”一词是指在上面添加后续材料层的材料。衬底包括“顶”表面和“底”表面。衬底的顶表面通常是形成半导体器件的地方，因此半导体器件形成于衬底的顶部一侧，除非另行指明。底表面与顶表面相对，因此衬底的底侧与衬底的顶侧相对。能够对衬底本身图案化。添加到衬底的顶部上的材料可以被图案化，或者可以保持不被图案化。此外，衬底可以包括很宽范围内的一系列半导体材料，例如，硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或者蓝宝石晶圆的非导电材料制成。
文中使用的“层”一词指包括具有一定厚度的区域的材料部分。层具有顶侧和底侧，其中，层的底侧相对接近衬底，顶侧相对远离衬底。层可以在下层结构或上覆结构的整体之上延伸，或者可以具有比下层结构或上覆结构的范围小的范围。此外，层可以是匀质或者非匀质的连续结构构成的区域，其厚度小于该连续结构的厚度。例如，层可以位于该连续结构的顶表面和底表面之间的任何一组水平平面之间，或者位于顶表面和底表面处。层可以水平延伸、垂直延伸和/或沿锥形表面延伸。衬底可以是层，可以在其内包含一个或多个层，并且/或者可以具有位于其上、其上方和/或其下方的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导电层和接触层(在其内形成接触、互连线和/或垂直互连通道(VIA))以及一个或多个电介质层。
在本公开当中，为了便于描述，采用“层级”指代沿垂直方向基本上具有相同高度的元件。例如，字线和下层栅极电介质层可以被称为“层级”，字线和下层绝缘层一起可以被称为“层级”，基本上具有相同高度的各字线可以被称为“字线层级”，依此类推。
文中所使用的词语“标称/标称地”是指在产品或工艺的设计阶段期间设定的部件或工艺步骤的特点或参数的预期或目标值连同高于和/或低于预期值的某一值范围。该值范围可能归因于制造工艺或容限的略微变化。如文中所使用的，“大约”一词是指给定量的值可能基于与对象半导体器件相关联的特定技术节点发生变化。基于特定技术节点，“大约”一词可以指示给定量的值在(例如)该值的10-30％(例如，该值的±10％、±20％或者30％)以内发生变化。
在本公开中，词语“水平的/水平地/横向的/横向地”是指在标称上平行于衬底的横向表面，词语“垂直的”或者“垂直地”是指在标称上垂直于衬底的横向表面。
文中使用的“3D存储器”一词是指具有存储器单元晶体管的垂直取向串(文中称为“存储器串”，例如，NAND串)的三维(3D)半导体装置，所述存储器单元晶体管的垂直取向串位于横向取向的衬底上，从而使得存储器串相对于衬底沿垂直方向延伸。
图1示出了根据本公开的一些实施例的示例性三维(3D)存储器装置100的俯视图。3D存储器装置100(例如，3D NAND闪速存储器)可以是存储器芯片(封装)、存储器管芯或者存储器管芯的任何部分，并且可以包括一个或多个存储器平面101，存储器平面101中的每者可以包括多个存储器块103。在每一存储器平面101处可以发生相同的并发操作。可以具有数兆字节(MB)的大小的存储器块103是执行擦除操作的最小尺寸。如图1所示，示例性3D存储器装置100包括四个存储器平面101，并且每一存储器平面101包括六个存储器块103。每一存储器块103可以包括多个存储器单元，其中，可以通过诸如位线和字线的互连对每一存储器单元进行寻址。位线和字线可以是垂直布设的(例如，分别按照行和列)，从而形成金属线的阵列。在图1中，位线和字线的方向被标示为“BL”和“WL”。在本公开中，存储器块103又被称为“存储器阵列”或“阵列”。存储器阵列是存储器装置中的执行储存功能的核心区。
3D存储器装置100还包括外围区105，即围绕存储器平面101的区域。外围区105含有很多数字、模拟和/或混合信号电路，以支持存储器阵列的功能，例如，页缓冲器、行解码器和列解码器以及感测放大器。外围电路使用有源和/或无源半导体器件，例如晶体管、二极管、电容器、电阻器等，这对于本领域技术人员而言将是显而易见的。
要指出的是，图1所示的3D存储器装置100中的存储器平面101的布置和每一存储器平面101中的存储器块103的布置仅用作示例，其不限制本公开的范围。
参考图2，其示出了根据本公开的一些实施例的图1中的区域108的放大俯视图。3D存储器装置100的区域108可以包括阶梯区域210以及沟道结构区域211。沟道结构区域211可以包括存储器串212的阵列，每一存储器串包括多个堆叠的存储器单元。阶梯区域210可以包括阶梯结构和形成于阶梯结构上的接触结构214的阵列。在一些实施例中，横跨沟道结构区域211和阶梯区域210沿WL方向延伸的多个缝隙结构216能够将存储器块划分成多个存储器指218。至少一些缝隙结构216可以充当用于沟道结构区域211中的存储器串212的阵列的公共源极接触(例如，阵列公共源极)。顶部选择栅切口220可以被设置到(例如)每一存储器指218的中央，从而将存储器指218的顶部选择栅(TSG)划分成两个部分，并且从而能够将存储器指划分成两个存储器条带224，其中，存储器条带224中的共享同一字线的存储器单元形成可编程(读/写)存储器页。3D NAND存储器的擦除操作可以是在存储器块的级别上执行的，而读取操作和写入操作则可以是在存储器页级别上执行的。存储器页可以具有数千字节(KB)的大小。在一些实施例中，区域108还包括虚设存储器串222，以用于制造期间的工艺变化控制和/或额外的机械支撑。
图3示出了根据本公开的一些实施例的示例性三维(3D)存储器阵列结构300的部分的透视图。存储器阵列结构300包括衬底330、衬底330上方的绝缘膜331、绝缘膜331上方的一个层级的下部选择栅(LSG)332以及堆叠在LSG 332的顶部上的多个层级的控制栅333(又被称为“字线(WL)”)，以形成由交替的导电层和电介质层构成的膜堆叠体335。在图3中为了清楚起见没有示出与各个层级的控制栅相邻的电介质层。
每一层级的控制栅通过贯穿膜堆叠体335的缝隙结构216-1和216-2分隔开。存储器阵列结构300还包括位于控制栅333的堆叠体之上的一个层级的顶部选择栅(TSG)334。TSG 334、控制栅333和LSG 332的堆叠体还被称为“栅电极”。存储器阵列结构300还包括存储器串212以及在衬底330的位于相邻LSG 332之间的部分内的掺杂源极线区344。每一存储器串212包括穿过绝缘膜331以及由交替的导电层和电介质层构成的膜堆叠体335延伸的沟道孔336。存储器串212还包括沟道孔336的侧壁上的存储器膜337、存储器膜337上方的沟道层338以及由沟道层338包围的核填充膜339。存储器单元340(例如，340-1、340-2、340-3)可以形成于控制栅333(例如，333-1、333-2、333-3)与存储器串212的相交处。沟道层338的对应于相应的控制栅的部分还可以被称为该存储器单元的沟道338。存储器阵列结构300还包括位于TSG 334上方的与存储器串212连接的多条位线(BL)341。存储器阵列结构300还包括通过多个接触结构214与各栅电极连接的多条金属互连线343。膜堆叠体335的边缘被配置为具有阶梯形状，以允许实现对每一层级的栅电极的电连接。
在图3中，出于例示的目的，将三个层级的控制栅333-1、333-2和333-3与一个层级的TSG 334和一个层级的LSG 332一起示出。在这一示例中，每一存储器串212可以包括分别对应于控制栅333-1、333-2和333-3的三个存储器单元340-1、340-2和340-3。在一些实施例中，控制栅的数量和存储器单元的数量可以多于三个，以提高存储容量。存储器阵列结构300还可以包括其他结构，例如，TSG切口、公共源极接触(即，阵列公共源极)和虚设存储器串。为了简单起见，在图3中未示出这些结构。
图4示出了根据本公开的一些实施例的存储器块103(又称为存储器阵列103)的示意性电路图。存储器阵列103包括多个存储器串212，每个存储器串212具有多个存储器单元340。存储器串212在每一端还包括分别通过下部选择栅(LSG)332和顶部选择栅(TSG)334控制的至少一个场效应晶体管(例如，MOSFET)。并且这两个相应的晶体管被称为下部选择晶体管332-T和顶部选择晶体管334-T。存储器单元340可以通过控制栅333控制，其中一些控制栅333可以电连接至存储器阵列103的同一条字线。因而，为了简单起见，控制栅和它们的对应字线在本公开中可互换使用。顶部选择晶体管334-T的漏极端子可以连接至位线341，并且下部选择晶体管332-T的源极端子可以连接至阵列公共源极(ACS)430。ACS 430可以被整个存储器块中的存储器串212共享，因而又被称为公共源极线。
在一些实施例中，存储器阵列103可以是基于浮栅技术形成的。在一些实施例中，存储器阵列103可以是基于电荷捕获技术形成的。基于电荷捕获的NAND闪速存储器可以提供高存储密度和高固有可靠性。存储数据或逻辑状态(“状态”，例如，存储器单元340的阈值电压Vth)取决于在存储器单元340的存储器膜337中捕获的电荷载流子的数量。
在NAND闪速存储器中，可以对存储器页432(包括共享同一条字线的所有存储器单元340)执行读取操作和写入操作(又称为编程操作)，并且可以对存储器块103执行擦除操作。
在NAND存储器中，存储器单元340可以处于擦除状态ER或者编程状态P1。最初，可以通过在控制栅333与沟道338之间实施负电压差而将存储器阵列103中的存储器单元340复位成作为逻辑“1”的擦除状态ER，使得能够去除在存储器单元340的存储层中所捕获的电荷载流子。例如，可以通过将存储器单元340的控制栅333接地并且向ACS 430施加高的正电压(擦除电压Verase)引发所述负电压差。在擦除状态ER(“状态ER”)中，存储器单元340的阈值电压Vth可以被复位至最低值。
在编程(即，写入)期间，可以通过(例如)在控制栅333上施加编程电压Vpgm(例如，处于10V和20V之间的正的电压脉冲)并且使对应的位线341接地而在控制栅333与沟道338之间建立正电压差。结果，电荷载流子(例如，电子)可以被注入到存储器单元340的存储层中，从而提高存储器单元340的阈值电压Vth。相应地，存储器单元340可以被编程至编程状态P1(“状态P1”)。
可以通过测量或感测存储器单元的阈值电压Vth来确定存储器单元的状态(例如，状态ER或状态P1)。在读取操作期间，读取电压Vread可以被施加到存储器单元的控制栅333上，并且可以在位线341处测量流经该存储器单元的电流。通过电压Vpass可以被施加到未被选择字线上，以导通未被选择存储器单元。
NAND闪速存储器可以被配置为在单电平单元(SLC)模式中操作。为了提高存储容量，NAND闪速存储器还可以被配置为在多电平单元(MLC)模式、三电平单元(TLC)模式、四电平单元(QLC)模式或者这些模式的任意组合中操作。在SLC模式中，存储器单元存储1位并且具有两种逻辑状态(“状态”)，即，状态ER和P1。在MLC模式中，存储器单元存储2位并且具有四种状态，即，状态ER、P1、P2和P3。在TLC模式中，存储器单元存储3位并且具有八种状态，即，状态ER和状态P1–P7。在QLC模式中，存储器单元存储4位并且具有16种状态。
在编程电压Vpgm被施加到选定WL 333-S上时，选定存储器串212-S上的选定存储器单元340-S可以被编程至逻辑状态(例如，状态P1)。为了实现这一目的，连接至选定存储器串212-S的选定位线341-S可以被接地并且选定存储器串212-S上的顶部选择晶体管334-T可以被导通。通过电压Vpass可以被施加到未被选择WL 333-U上，以导通未被选择存储器单元340-U。在一些实施例中，通过电压Vpass可以处于6V和13V之间的范围内。在通过电压Vpass高于未被选择存储器单元340-U的阈值电压Vth时，选定存储器串212-S上的未被选择存储器单元340-U可以被导通。因此，选定存储器串212-S的沟道338可以通过选定位线341-S连接至地。在编程电压Vpgm被施加到选定WL 333-S上时，控制栅333与沟道338之间的大电势差导致电荷载流子(即，电子)隧穿到存储器膜337中。通过调整编程电压Vpgm，能够调整存储到存储器膜337中的电荷载流子的数量。并且能够相应地调整选定存储器单元340-S的阈值电压Vth。因此，选定存储器单元340-S能够被编程到目标状态。
如上所述，在读取或编程期间，两条相邻字线可以被施加不同的电压。因此，这两条相邻字线之间可能因这一电压差而发生泄漏，这可能对3D存储器装置的性能和数据保持造成负面影响。已经实施各种技术来检测3DNAND闪速存储器中的两条字线之间的泄漏。例如，通过使用单端电路，能够在比较器处将由泄漏导致的字线上的电压降与参考电压直接进行比较。在两条字线之间的泄漏大于预定值时，比较器可以发送指示信号。然而，即使在泄漏电流为零时，也存在共模噪声，其可能产生假报警。而且，来自开关的电容耦合或馈通也可能导致不精确的测量结果。本公开提供了用于通过差分电压变化检测两条字线之间的泄漏的方法和电路。因此，能够以更少的电路元件执行更精确的测量。
图5示出了根据本公开的一些实施例的用于检测两条字线之间的泄漏的电路500。在这一示例中，第一字线(WL1)333-1和第二字线(WL2)333-2可以是对如图1-4中所示的3DNAND闪速存储器中的存储器单元340进行寻址的任何字线333。WL1和WL2之间的泄漏电流可以通过具有电阻R0的模拟电阻器548表示，其中，较大的电阻R0表示较小的泄漏电流并且较小的电阻R0表示较大的泄漏电流。
检测电路500包括分别电连接至WL1 333-1和WL2 333-2的第一开关(SW1)550和第三开关(SW3)551。检测电路500还包括分别电连接至第一电压供应端554和第二电压供应端555的第二开关(SW2)552和第四开关SW4 553。SW1 550、SW2 552、SW3 551和SW4 553可以包括任何电子开关，例如，任何适当的二极管和晶体管，例如双极型晶体管(BJT)、金属氧化物半导体场效应晶体管(MOSFET)、结型场效应晶体管(JFET)或者其任意组合。在一些实施例中，SW1 550、SW2 552、SW3 551和SW4553还可以包括任何适当的机电开关，例如继电器、致动器、切换开关、按钮开关等。
在一些实施例中，第一电压供应端554可以提供第一电源电压(VHV)，其高于第二电压供应端555提供的第二电源电压(VSS)。例如，VHV可以是12V并且VSS可以是1.2V。检测电路500还可以在WL1 333-1与SW1 550之间包括更多的开关和电子元件，可以将其表示为元件X-PATH 556-1。类似地，还可以将WL2 333-2与SW3 551之间的额外开关和电子元件表示为另一元件X-PATH 556-2。
检测电路500还包括第一耦合电容器(CC1)558-1和第二耦合电容器(CC2)558-2。CC1 558-1的第一端子572可以通过SW1 550连接至WL1333-1，并且CC2 558-2的第一端子573可以通过SW3 551连接至WL2 333-2。CC1 558-1的第一端子572还可以通过SW2 552连接至第一电压供应端554，并且CC2 558-2的第一端子573还可以通过SW4 553连接至第二电压供应端555。CC1 558-1的第一端子572可以具有电势Va，并且CC2 558-2的第一端子573可以具有电势Vb。
检测电路500还包括比较器570，其具有连接至CC1 558-1的第二端子574的第一输入端(例如，正输入端)和连接至CC2 558-2的第二端子575的第二输入端(例如，负输入端)。在一些实施例中，比较器570可以包括被设计为将输入信号与参考信号进行比较的一个或多个功能放大器(例如，差分放大器)或电路。在一些实施例中，比较器570可以包括窗口比较器，并且也被称为“迟滞比较器”。在一些实施例中，比较器570可以被配置为放大两个输入信号之间的第一差电压并且将第一差电压与第二差电压进行比较，其中，第二差电压可以是由两个参考电压设定的。
在一些实施例中，比较器570的第一输入端可以具有第一检测电压Vdetp，并且第二输入端可以具有第二检测电压Vdetn。检测电路500的差分电压ΔV可以被定义为第一检测电压Vdetp与第二检测电压Vdetn之间的电压差，即，ΔV＝Vdetp-Vdetn。在一些实施例中，比较器570可以具有第一参考电压Vrefp和第二参考电压Vrefn，其中，第一参考电压Vrefp可以大于第二参考电压Vrefn。比较器570的迟滞电平Vhys可以被定义为第一参考电压Vrefp与第二参考电压Vrefn之间的电压差，即，Vhys＝Vrefp-Vrefn。可以设计比较器570的第一参考电压Vrefp和第二参考电压Vrefn，使得能够提供预定迟滞电平Vhys，以与差分电压ΔV比较。在一些实施例中，在差分电压ΔV＝Vdetp-Vdetn大于迟滞电平Vhys＝Vrefp-Vrefn时，比较器570可以发送报警信号Vleak，指示在WL1333-1与WL2 333-2之间存在泄漏。在一些实施例中，在差分电压ΔV＝Vdetp-Vdetn保持为小于迟滞电平Vhys＝Vrefp-Vrefn时，比较器570可以发送指示在WL1 333-1与WL2333-2之间不存在泄漏的信号。
检测电路500还可以包括电阻式分压器561。电阻式分压器561的第一端子可以连接至CC1 558-1的第二端子574以及比较器570的第一输入端。电阻式分压器561的第二端子可以连接至CC2 558-2的第二端子575和比较器570的第二输入端。电阻式分压器561可以包括与第二偏置电阻器RB2562-2串联连接的第一偏置电阻器(RB1)562-1，其中RB1 562-1与RB2 562-2之间的连接处的电势为比较器570提供共模参考电压Vref。
在一些实施例中，可以通过电容式分压器563来模拟检测电路500的寄生电容。电容式分压器563的第一端子连接至CC1 558-1的第二端子574以及比较器570的第一输入端。电容式分压器563的第二端子可以连接至CC2558-2的第二端子575和比较器570的第二输入端。电容式分压器563包括与第二寄生电容(Cp2)560-2串联连接的第一寄生电容(Cp1)560-1，其中Cp1 560-1与Cp2 560-2之间的连接处的电势可以等于低电源电压VSS。在这一示例中，电容式分压器563与电阻式分压器561并联连接。
在一些实施例中，可以独立调整第一电源电压VHV和第二电源电压VSS、第一耦合电容器CC1 558-1和第二耦合电容器CC2 558-2以及第一偏置电阻器RB1 562-1和第二偏置电阻器RB2 562-2，以获得共模参考电压Vref。
通过将差分电压ΔV＝Vdetp-Vdetn与迟滞电平Vhys进行比较，能够过滤比较器570的第一输入端和第二输入端共有的变化(即，共模输入变化)。检测电路500可以被配置为主要对比较器570的第一输入端和第二输入端的差(即，差模输入变化)做出响应。
图6示出了根据本公开的一些实施例的用于检测3D NAND闪速存储器中的字线之间的泄漏的方法600。应当理解，方法600中所示的步骤并不具有排他性，也可以在所示步骤中的任何步骤之前、之后或之间执行其他步骤。在一些实施例中，方法600的一些步骤可以被省略或者可以包括此处为了简单起见未描述的其他步骤。在一些实施例中，方法600的步骤可以是按照不同顺序执行的，并且/或者可以发生变化。
方法600包括两个阶段：预充电阶段和检测阶段。在步骤S610处，可以通过导通检测电路500的第二开关(SW2)552和第四开关553(图5中所示)而开始预充电阶段。与此同时，第一开关(SW1)550和第三开关551可以被截止。在预充电阶段，第一字线WL1 333-1和第二字线WL2 333-2与检测电路500的其他电子元件(例如，第一耦合电容器CC1 558-1和第二耦合电容器CC2 558-2以及比较器570)断开连接，从而能够独立于WL1333-1和WL2 333-2之间的任何泄漏对第一检测电压Vdetp和第二检测电压Vdetn初始化。
图7示出了根据本公开的一些实施例的检测电路500的各种元件的时序图。在步骤S610处，SW1和SW3(虚线)被截止，并且SW2和SW4(实线)被导通。结果，CC1 558-1的第一端子572处的电势Va可以保持为第一电源电压VHV。并且CC2 558-2的第二端子573处的电势Vb可以保持为第二电源电压VSS。在预充电阶段期间，CC1 558-1和CC2 558-2可以分别通过第一电源电压VHV和第二电源电压VSS进行预充电。在足够长的时间之后，检测电路500能够达到稳态，即，共模，在该模式中，第一检测电压Vdetp等于第二检测电压Vdetn。因此，差分电压ΔV为零。
在一些实施例中，由于共模噪声(例如，与一条或多条字线相关联的额外寄生电阻或电容)的原因，预充电阶段内的差分电压ΔV可能具有非零值。通过调节CC1 558-1和CC2558-2以及/或者RB1 562-1和RB2 562-2，能够将差分电压ΔV调整为零。换言之，能够调整第一耦合电容器CC1 558-1、第二耦合电容器CC2 558-2、第一偏置电阻器RB1 562-1和第二偏置电阻器RB2 562-2而使共模噪声最小化/下降。
重新参考图6，在步骤S620处，SW1 550和SW3 551可以被导通并且SW2 552和SW4553可以被截止。检测电路500可以连接至WL1 333-1和WL2 333-2。因此，开始检测阶段。在一些实施例中，CC1 558-1、CC2 558-2、Cp1 560-1和Cp2 560-2可以通过WL1 333-1和WL2333-2之间的泄漏电流放电。
SW1-SW4的切换行为如图7中所示。如果在WL1 333-1和WL2 333-2之间存在泄漏，那么CC1 558-1的第一端子572处的电势Va下降，并且CC2558-2的第一端子573处的电势Vb上升。在足够长的时间之后，当CC1 558-1、CC2 558-2、Cp1 560-1和Cp2 560-2已经完全放电之后，电势Va和Vb可以保持在相同电压上。
与此同时，比较器570的第一输入端处的第一检测电压Vdetp可以在检测阶段的开始增大并且之后逐渐减小。比较器570的第二输入端处的第二检测电压Vdetn可以在检测阶段的开始减小并且之后逐渐增大。在足够长的时间之后，当CC1 558-1、CC2 558-2、Cp1560-1和Cp2 560-2已经完全放电之后，第一检测电压Vdetp和第二检测电压Vdetn可以保持在相同电压上。
重新参考图6，在步骤S630处，在比较器570处将第一检测电压Vdetp和第二检测电压Vdetn与第一参考电压Vrefp和第二参考电压Vrefn进行比较。如果差分电压ΔV(即，Vdetp-Vdetn)大于迟滞电平Vhys(即，Vrefp-Vrefn)，那么比较器570在步骤S640处发送报警信号Vleak，指示在WL1 333-1与WL2 333-2之间存在泄漏。如果差分电压ΔV未超过迟滞电平Vhys，那么比较器570在步骤S650处发送另一信号，指示在WL1 333-1与WL2 333-2之间不存在泄漏。
如图7中所示，检测阶段中的差分电压ΔV的变化取决于模拟电阻器548的电阻R0。在图7的示例中，电阻R0_3(虚线)最小并且电阻R0_1(点划线)最大。换言之，当WL1 333-1与WL2 333-2之间的泄漏较大时，差分电压ΔV的变化较大。当差分电压ΔV超过迟滞电平Vhys(图7中的点线所示)时，比较器570可以被触发，以发送报警信号Vleak。在这一示例中，在WL1333-1与WL2 333-2之间的泄漏能够通过模拟电阻器548的电阻R0_2或R0_3表示时，比较器570可以被触发。
因此，通过监测检测电路500的差分电压ΔV(即，Vdetp-Vdetn)，就能够检测字线之间的泄漏电流。一旦差分电压ΔV超过预定值，即，比较器570的迟滞电平Vhys，就能够生成报警信号Vleak。
图8示出了根据本公开的一些实施例的具有存储系统10的示例性系统800的框图。系统800可以是移动电话、台式计算机、膝上型计算机、平板电脑、车载计算机、游戏控制台、打印机、定位装置、可穿戴电子装置、智能传感器、虚拟现实(VR)装置、增强现实(AR)装置或者其中具有存储设备的任何其他适当的电子装置。存储系统10(又称为NAND存储系统)可以包括存储器控制器20以及一个或多个半导体存储器芯片25-1、25-2、25-3……25-n。每个半导体存储器芯片25(下文只称为“存储器芯片”)可以是NAND芯片(即，“闪存”、“NAND闪存”或“NAND”)。存储系统10可以通过存储器控制器20与主机计算机15通信，其中存储器控制器20可以经由一条或多条存储器信道30-1、30-2、30-3……30-n连接至一个或多个存储器芯片25-1、25-2、25-3……25-n。在一些实施例中，每个存储器芯片25可以经由存储器信道30由存储器控制器20管理。
在一些实施例中，主机计算机15可以包括电子装置的处理器，例如中央处理单元(CPU)，或者可以包括片上系统(SoC)，例如应用处理器(AP)。主机计算机15发送将被存储到NAND存储系统或存储系统10处的数据，或者通过读取存储系统10而获取数据。存储器控制器20可以处理接收自主机计算机15的I/O请求，确保数据完整性和有效率的存储，并且管理存储器芯片25。存储器信道30可以经由数据总线在存储器控制器20和每个存储器芯片25之间提供数据和控制通信。存储器控制器20可以根据芯片启用信号选择存储器芯片25之一。
在一些实施例中，图8中的每个存储器芯片25可以包括一个或多个存储器管芯100，其中每个存储器管芯可以与图1中所示的3D存储器装置100类似。
存储器控制器20以及一个或多个存储器芯片25可以被集成到各种类型的存储装置中，例如，被包含到同一封装(例如通用闪速存储(UFS)封装或eMMC封装)中。也就是说，存储系统10可以被实施并且封装到不同类型的终端电子产品中。在如图9A所示的一个示例中，存储器控制器20和单个存储器芯片25可以被集成到存储器卡22中。存储器卡22可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡22还可以包括耦合存储器卡22与主机(例如，图8中的主机计算机15)的存储器卡连接器24。在如图9B所示的另一示例中，存储器控制器20和多个存储器芯片25可以被集成到固态驱动器(SSD)26中。SSD 26还可以包括耦合SSD 26与主机(例如，图8中的主机计算机15)的SSD连接器28。
图10示出了根据本公开的一些实施例的存储器管芯100的示意图。存储器管芯100包括一个或多个存储器块103。存储器管芯100的外围电路包括用于支持存储器块103的功能的很多数字、模拟和/或混合信号电路，例如页缓冲器50、字线驱动器40、控制电路70、电压发生器65以及输入/输出缓冲器55。这些电路可以包括有源和/或无源半导体器件，例如晶体管、二极管、电容器、电阻器等，这对于本领域技术人员而言将是显而易见的。
应注意的是，图8、图9A-B以及图10中的存储系统10和存储器管芯100中的电子部件的布置是作为示例示出的。存储系统10和存储器管芯100可以具有其他布局并且可以包括额外部件。例如，存储器管芯100还可以具有感测放大器、列解码器等。存储系统10还可以包括固件、数据加扰器等。
如图10中所示，存储器块103经由字线(例如，WL 333)和/或选择线(例如，LSG 332和TSG 334)与字线驱动器40耦合。存储器块103经由位线(例如，BL 341)与页缓冲器50耦合。字线驱动器40可以响应于由控制电路70提供的控制信号选择存储器管芯100上的存储器块103中的一个。字线驱动器40可以根据控制信号将从电压发生器65提供的电压传送至字线。在读取和编程操作期间，字线驱动器40可以根据从控制电路70接收到的控制信号将读取电压Vread和编程电压Vpgm传送至选定字线，并且将通过电压Vpass传送至未被选择字线。
在编程操作期间，页缓冲器50可以根据所要编程的I/O数据将禁止电压Vinhibit提供给未被选择位线，并且将选定位线连接至地。输入/输出缓冲器55可以将I/O数据传送至页缓冲器50，并且将输入地址或命令传送至控制电路70或字线驱动器40。
控制电路70可以响应于由输入/输出缓冲器55传送的命令控制页缓冲器50和字线驱动器40。在编程操作期间，控制电路70可以控制字线驱动器40和页缓冲器50来对选定存储器单元进行编程。在读取操作期间，控制电路70可以控制字线驱动器40和页缓冲器50来读取选定存储器单元。
电压发生器65可以在控制电路70的控制之下生成将供应给字线和位线的电压。由电压发生器65生成的电压包括编程电压Vpgm、通过电压Vpass、禁止电压Vinhibit等。
检测电路500可以被添加至外围电路，以检测字线之间的泄漏。在一些实施例中，检测电路500可以与字线驱动器40、电压发生器65和控制电路70连接。
总而言之，本公开提供了一种用于检测存储器装置中的字线之间的泄漏的电路。所述电路包括第一耦合电容器，其中所述第一耦合电容器的第一端子通过第一开关连接至第一字线，并且所述第一耦合电容器的所述第一端子还通过第二开关连接至第一电压供应端。所述电路还包括第二耦合电容器，其中所述第二耦合电容器的第一端子通过第三开关连接至第二字线，并且所述第二耦合电容器的所述第一端子还通过第四开关连接至第二电压供应端。所述电路还包括比较器，其中所述比较器的第一输入端连接至所述第一耦合电容器的第二端子，并且所述比较器的第二输入端连接至所述第二耦合电容器的第二端子。所述比较器被配置为当所述比较器的所述第一输入端和所述第二输入端之间的差分电压大于所述比较器的迟滞电平时发送指示所述第一字线和所述第二字线之间存在泄漏的信号。
本公开还提供了一种三维(3D)存储器装置。所述3D存储器装置包括：多个存储器单元，所述多个存储器单元连接至被配置为对所述多个存储器单元的每者进行寻址的字线和位线，其中所述多个存储器单元垂直堆叠；以及用于检测字线之间的泄漏的电路。所述电路包括第一耦合电容器，其中所述第一耦合电容器的第一端子通过第一开关连接至第一字线，并且所述第一耦合电容器的所述第一端子还通过第二开关连接至第一电压供应端。所述电路还包括第二耦合电容器，其中所述第二耦合电容器的第一端子通过第三开关连接至第二字线，并且所述第二耦合电容器的所述第一端子还通过第四开关连接至第二电压供应端。所述电路还包括比较器，其中所述比较器的第一输入端连接至所述第一耦合电容器的第二端子，并且所述比较器的第二输入端连接至所述第二耦合电容器的第二端子，其中所述比较器被配置为当所述比较器的所述第一输入端和第二输入端之间的差分电压大于所述比较器的迟滞电平时发送指示所述第一字线和所述第二字线之间存在泄漏的信号。
本公开还提供了一种存储系统。所述存储系统包括存储器控制器和三维(3D)存储器装置。所述3D存储器装置包括多个存储器单元，所述多个存储器单元连接至被配置为对所述多个存储器单元的每者进行寻址的字线和位线，其中所述多个存储器单元垂直堆叠。所述存储系统还包括用于检测字线之间的泄漏的电路。所述电路包括第一耦合电容器，其中所述第一耦合电容器的第一端子通过第一开关连接至第一字线，并且所述第一耦合电容器的所述第一端子还通过第二开关连接至第一电压供应端。所述电路还包括第二耦合电容器，其中所述第二耦合电容器的第一端子通过第三开关连接至第二字线，并且所述第二耦合电容器的所述第一端子通过第四开关连接至第二电压供应端。所述电路还包括比较器，其中，所述比较器的第一输入端连接至所述第一耦合电容器的第二端子，并且所述比较器的第二输入端连接至所述第二耦合电容器的第二端子。所述比较器被配置为当所述比较器的所述第一输入端和所述第二输入端之间的差分电压大于所述比较器的迟滞电平时发送指示所述第一字线和所述第二字线之间存在泄漏的信号。
本公开还提供了一种用于检测存储器装置中的字线之间的泄漏的方法。所述方法包括对检测电路预充电以及检测第一字线和第二字线之间的泄漏。对所述检测电路预充电包括：将所述检测电路中的第一耦合电容器的第一端子连接至第一电压供应端；以及将所述检测电路中的第二耦合电容器的第一端子连接至第二电压供应端。检测所述第一字线和所述第二字线之间的泄漏包括：将所述第一耦合电容器的所述第一端子连接至所述第一字线；以及将所述第二耦合电容器的所述第一端子连接至所述第二字线。检测所述第一字线和所述第二字线之间的泄漏还包括：将比较器的第一输入端和第二输入端处的差分电压与所述比较器的迟滞电平进行比较，其中所述比较器的所述第一输入端连接至所述第一耦合电容器的第二端子；并且所述比较器的第二输入端连接至所述第二耦合电容器的第二端子。
上文对具体实施例的描述将充分揭示本公开的概括实质，本领域技术人员不需要过多的试验就能够通过本领域的知识和技能容易地针对各种应用修改和/或调整这样的具体实施例，而不脱离本公开的一般原理。因此，基于文中提供的教导和指引，意在使这样的调整和修改落在所公开的实施例的含义以及等价方案的范围内。应当理解，文中的措辞或术语是为了达到描述而非限定目的，因而本领域技术人员应当根据所述教导和指引对本说明书的术语或措辞加以解释。
上文借助于对所指定的功能及其关系的实施方式进行举例说明的功能构建块描述了本公开的实施例。为了描述的方便起见，这里任意地定义了这些功能构建块的边界。可以定义替代边界，只要适当地执行指定功能及其关系即可。
发明内容部分和摘要部分可能阐述了本发明人设想的本公开的一个或多个示例性实施例，而非全部的示例性实施例，因而并非意在通过任何方式对本公开和所附权利要求构成限制。
本公开的宽度和范围不应由上述示例性实施例中的任何示例性实施例限制，而是仅根据下述权利要求及其等价方案限定。

Claims (44)

1.一种检测电路，其特征在于，包括：
第一耦合电容器，其中，所述第一耦合电容器的第一端子通过第一开关连接至第一字线，并且所述第一耦合电容器的所述第一端子还通过第二开关连接至第一电压供应端；
第二耦合电容器，其中，所述第二耦合电容器的第一端子通过第三开关连接至第二字线，并且所述第二耦合电容器的所述第一端子还通过第四开关连接至第二电压供应端；以及
比较器，其中，所述比较器的第一输入端连接至所述第一耦合电容器的第二端子，并且所述比较器的第二输入端连接至所述第二耦合电容器的第二端子，其中：
所述比较器被配置为：基于所述比较器的所述第一输入端和所述第二输入端之间的差分电压判断所述第一字线和所述第二字线之间是否存在泄漏。
2.根据权利要求1所述的检测电路，其特征在于，所述比较器被配置为：
基于所述比较器的所述第一输入端和所述第二输入端之间的差分电压以及比较器的迟滞电平判断所述第一字线和所述第二字线之间是否存在漏电。
3.根据权利要求2所述的检测电路，其特征在于，所述比较器被配置为：当所述差分电压大于所述迟滞电平时，发送指示所述第一字线和所述第二字线之间存在泄漏的信号；
当所述差分电压小于所述迟滞电平时，发送指示所述第一字线和所述第二字线之间不存在泄漏的信号。
4.根据权利要求2所述的检测电路，其特征在于，所述迟滞电平是由所述比较器的第一参考电压和第二参考电压之间的差定义的。
5.根据权利要求1所述的检测电路，其特征在于，所述比较器包括迟滞比较器。
6.根据权利要求4所述的检测电路，其特征在于，所述检测电路还包括：
电阻式分压器，其中，所述电阻式分压器的第一端子连接至所述第一耦合电容器的所述第二端子，并且所述电阻式分压器的第二端子连接至所述第二耦合电容器的所述第二端子。
7.根据权利要求6所述的检测电路，其特征在于，所述电阻式分压器包括串联连接的第一偏置电阻器和第二偏置电阻器。
8.根据权利要求7所述的检测电路，其特征在于，所述电阻式分压器被配置为在所述第一偏置电阻器和所述第二偏置电阻器之间的连接处提供用于所述比较器的共模参考电压。
9.根据权利要求8所述的检测电路，其特征在于，所述比较器的所述第一参考电压是所述共模参考电压与所述迟滞电平的一半之和。
10.根据权利要求7所述的检测电路，其特征在于，所述第一偏置电阻器和/或所述第二偏置电阻器被调整至某一电阻值，以使所述差分电压在预充电阶段内大约等于零，其中，在所述预充电阶段中，所述第二开关和所述第四开关被导通，以对所述第一耦合电容器和所述第二耦合电容器充电。
11.根据权利要求1所述的检测电路，其特征在于，所述第一耦合电容器和/或所述第二耦合电容器被调整至某一电容值，以使所述差分电压在预充电阶段内大约等于零，其中，在所述预充电阶段中，所述第二开关和所述第四开关被导通，以对所述第一耦合电容器和所述第二耦合电容器充电。
12.根据权利要求6所述的检测电路，其特征在于，所述检测电路还包括：
电容式分压器，其中，所述电容式分压器的第一端子连接至第一耦合电容器的第二端子以及比较器的第一输入端，并且所述电容式分压器的第二端子连接至第二耦合电容器的第二端子和比较器的第二输入端。
13.根据权利要求12所述的检测电路，其特征在于，所述电容式分压器包括串联连接的第一电容和第二电容。
14.根据权利要求13所述的检测电路，其特征在于，所述第一电容与第二电容之间的连接处的电压等于所述第二电压供应端提供的电压。
15.根据权利要求13所述的检测电路，其特征在于，所述第一电容和所述第二电容均包括寄生电容。
16.根据权利要求12所述的检测电路，其特征在于，所述电容式分压器与所述电阻式分压器并联连接。
17.根据权利要求1所述的检测电路，其特征在于，所述检测电路设置于存储器装置的外围电路中。
18.一种存储器装置，其特征在于，包括：
多个存储器单元，所述多个存储器单元连接至被配置为对所述多个存储器单元的每者进行寻址的字线和位线；以及
检测电路，其包括：
第一耦合电容器，其中，所述第一耦合电容器的第一端子通过第一开关连接至第一字线，并且所述第一耦合电容器的所述第一端子还通过第二开关连接至第一电压供应端；
第二耦合电容器，其中，所述第二耦合电容器的第一端子通过第三开关连接至第二字线，并且所述第二耦合电容器的所述第一端子通过第四开关连接至第二电压供应端；以及
比较器，其中，所述比较器的第一输入端连接至所述第一耦合电容器的第二端子，并且所述比较器的第二输入端连接至所述第二耦合电容器的第二端子，其中：
所述比较器被配置为基于所述比较器的所述第一输入端和所述第二输入端之间的差分电压判断所述第一字线和所述第二字线之间是否存在泄漏。
19.根据权利要求18所述的存储器装置，其特征在于，所述比较器被配置为：
基于所述比较器的所述第一输入端和所述第二输入端之间的差分电压以及比较器的迟滞电平判断所述第一字线和所述第二字线之间是否存在漏电。
20.根据权利要求19所述的存储器装置，其特征在于，所述比较器被配置为：当所述差分电压大于所述迟滞电平时，发送指示所述第一字线和所述第二字线之间存在泄漏的信号；
当所述差分电压小于所述迟滞电平时，发送指示所述第一字线和所述第二字线之间不存在泄漏的信号。
21.根据权利要求19所述的存储器装置，其特征在于，所述迟滞电平是由所述比较器的第一参考电压和第二参考电压之间的差定义的。
22.根据权利要求18所述的存储器装置，其特征在于，所述比较器包括迟滞比较器。
23.根据权利要求21所述的存储器装置，其特征在于，所述检测电路还包括：
电阻式分压器，其中，所述电阻式分压器的第一端子连接至所述第一耦合电容器的所述第二端子，并且所述电阻式分压器的第二端子连接至所述第二耦合电容器的所述第二端子。
24.根据权利要求23所述的存储器装置，其特征在于，所述电阻式分压器包括串联连接的第一偏置电阻器和第二偏置电阻器。
25.根据权利要求24所述的存储器装置，其特征在于，所述电阻式分压器被配置为在所述第一偏置电阻器和所述第二偏置电阻器之间的连接处提供用于所述比较器的共模参考电压。
26.根据权利要求25所述的存储器装置，其特征在于，所述比较器的所述第一参考电压是所述共模参考电压与所述迟滞电平的一半之和。
27.根据权利要求23所述的存储器装置，其特征在于，所述检测电路还包括：
电容式分压器，其中，所述电容式分压器的第一端子连接至第一耦合电容器的第二端子以及比较器的第一输入端，并且所述电容式分压器的第二端子连接至第二耦合电容器的第二端子和比较器的第二输入端。
28.根据权利要求27所述的存储器装置，其特征在于，所述电容式分压器包括串联连接的第一电容和第二电容。
29.根据权利要求28所述的存储器装置，其特征在于，所述第一电容与第二电容之间的连接处的电压等于所述第二电压供应端提供的电压。
30.根据权利要求28所述的存储器装置，其特征在于，所述第一电容和所述第二电容均包括寄生电容。
31.根据权利要求27所述的存储器装置，其特征在于，所述电容式分压器与所述电阻式分压器并联连接。
32.根据权利要求18所述的存储器装置，其特征在于，所述检测电路设置于所述存储器装置的外围电路中。
33.根据权利要求32所述的存储器装置，其特征在于，所述外围电路包括字线驱动器，所述检测电路与所述字线驱动器连接。
34.一种存储系统，其特征在于，包括：
存储器控制器；以及
存储器装置，其包括：
多个存储器单元，所述多个存储器单元连接至被配置为对所述多个存储器单元的每者进行寻址的字线和位线；以及
检测电路，其包括：
第一耦合电容器，其中，所述第一耦合电容器的第一端子通过第一开关连接至第一字线，并且所述第一耦合电容器的所述第一端子还通过第二开关连接至第一电压供应端；
第二耦合电容器，其中，所述第二耦合电容器的第一端子通过第三开关连接至第二字线，并且所述第二耦合电容器的所述第一端子通过第四开关连接至第二电压供应端；以及
比较器，其中，所述比较器的第一输入端连接至所述第一耦合电容器的第二端子，并且所述比较器的第二输入端连接至所述第二耦合电容器的第二端子，其中：
所述检测电路被配置为基于所述比较器的所述第一输入端和所述第二输入端之间的差分电压判断所述第一字线和所述第二字线之间是否存在泄漏。
35.根据权利要求34所述的存储系统，其特征在于，所述比较器被配置为：
基于所述比较器的所述第一输入端和所述第二输入端之间的差分电压以及比较器的迟滞电平判断所述第一字线和所述第二字线之间是否存在漏电。
36.一种检测方法，其特征在于，包括：
对检测电路预充电，其包括：
对第一耦合电容器和第二耦合电容器充电；以及
检测第一字线与第二字线之间的泄漏，其包括：
利用第一字线与第二字线使第一耦合电容器和第二耦合电容器放电；
基于比较器的第一输入端和第二输入端之间的差分电压判断第一字线和第二字线之间是否存在泄漏，其中：
所述比较器的所述第一输入端连接至所述第一耦合电容器的第二端子；并且所述比较器的所述第二输入端连接至所述第二耦合电容器的第二端子。
37.根据权利要求36所述的检测方法，其特征在于，
对第一耦合电容器和第二耦合电容器充电，包括：
将所述第一耦合电容器的第一端子连接至第一电压供应端；
将所述第二耦合电容器的第一端子连接至第二电压供应端；
利用第一字线与第二字线使第一耦合电容器和第二耦合电容器放电，包括：
将所述第一耦合电容器的第一端子与第一电压供应端断开连接；
将所述第二耦合电容器的第一端子与第二电压供应端断开连接。
38.根据权利要求36所述的检测方法，其特征在于，
对第一耦合电容器和第二耦合电容器充电，包括：
将所述第一耦合电容器的第一端子与所述第一字线断开连接；
将所述第二耦合电容器的第一端子与所述第二字线断开连接；
利用第一字线与第二字线使第一耦合电容器和第二耦合电容器放电，包括：
将所述第一耦合电容器的第一端子连接至所述第一字线；
将所述第二耦合电容器的第一端子连接至所述第二字线。
39.根据权利要求36所述的检测方法，其特征在于，基于比较器的第一输入端和第二输入端之间的差分电压判断第一字线和第二字线之间是否存在泄漏，包括：
基于比较器的第一输入端和第二输入端之间的差分电压以及比较器的迟滞电平判断所述第一字线和所述第二字线之间是否存在漏电。
40.根据权利要求39所述的检测方法，其特征在于，基于比较器的第一输入端和第二输入端之间的差分电压判断第一字线和第二字线之间是否存在泄漏，包括：
在所述差分电压大于所述迟滞电平时，发送指示所述第一字线与所述第二字线之间存在泄漏的信号；
在所述差分电压小于所述迟滞电平时，发送指示所述第一字线与所述第二字线之间不存在泄漏的信号。
41.根据权利要求39所述的检测方法，其特征在于，还包括：
使用电阻式分压器设置所述比较器的共模参考电压，其中：
所述电阻式分压器的第一端子连接至所述比较器的所述第一输入端；
所述电阻式分压器的第二端子连接至所述比较器的所述第二输入端；并且
所述电阻式分压器包括串联连接的第一偏置电阻器和第二偏置电阻器。
42.根据权利要求41所述的检测方法，其特征在于，还包括：
设置用于所述比较器的第一参考电压和第二参考电压，其中：
所述第一参考电压是所述共模参考电压与所述迟滞电平的一半之和；并且
所述第二参考电压是所述共模参考电压与所述迟滞电平的一半之间的差。
43.根据权利要求41所述的检测方法，其特征在于，还包括：
将所述第一偏置电阻器和/或所述第二偏置电阻器调整至某一电阻值，以使所述差分电压在预充电阶段内大约等于零。
44.根据权利要求36所述的检测方法，其特征在于，还包括：
将所述第一耦合电容器和/或所述第二耦合电容器调整至某一电容值，以使所述差分电压在预充电阶段内大约等于零。
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