DE102020121113A1 - Speichervorrichtung und betriebsverfahren der speichervorrichtung - Google Patents

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Jinyoung Kim
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Abstract

Eine Speichervorrichtung und ein Verfahren zu deren Betrieb sind vorgesehen. Die Speichervorrichtung enthält ein Speicherzellenarray, das eine Vielzahl von Speicherzellen enthält, die in einem Bereich angeordnet sind, in dem eine Vielzahl von Wortleitungen und eine Vielzahl von Bitleitungen einander kreuzen; einen Zeilendecoder, der Zeilenschalter enthält und eingerichtet ist, um eine Auswahloperation auf der Vielzahl von Wortleitungen durchzuführen; einen Spaltendecoder, der Spaltenschalter enthält und eingerichtet ist, um eine Auswahloperation auf der Vielzahl von Bitleitungen durchzuführen; und eine Steuerlogik, die eingerichtet ist, um in einer Datenleseoperation eine Vorladeoperation zu steuern, die auf einer ausgewählten Wortleitung in einer Wortleitungs-Vorladeperiode durchzuführen ist, und um eine Vorladeoperation zu steuern, die auf einer ausgewählten Bitleitung in einer Bitleitungs-Vorladeperiode durchzuführen ist; wobei ein Zeilenschalter, der mit der ausgewählten Wortleitung verbunden ist, in der Bitleitungs-Vorladeperiode schwach eingeschaltet wird.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht die Vorteile der koreanischen Patentanmeldung Nr. 10-2019-0118378 , die am 25. September 2019 beim koreanischen Amt für geistiges Eigentum eingereicht wurde und deren Offenbarung hiermit hierin durch Verweis hierauf in ihrer Gesamtheit aufgenommen wird.
  • HINTERGRUND
  • Die erfinderischen Konzepte beziehen sich auf eine Speichervorrichtung und insbesondere auf eine resistive Speichervorrichtung und ein Leseverfahren der resistiven Speichervorrichtung.
  • Als nichtflüchtige Speichervorrichtung sind neben einer Flash-Speichervorrichtung auch resistive Speichervorrichtungen, wie z. B. ein Phasenänderungs-RAM (PRAM), einen Nano-Floating-Gate-Speicher (NFGM), ein Polymer-RAM (PoRAM), ein magnetisches RAM (MRAM), ein ferroelektrisches RAM (FeRAM), ein resistives RAM (RRAM) bekannt. Eine resistive Speichervorrichtung kann die nichtflüchtigen Eigenschaften eines Flash-Speichers mit den höheren Geschwindigkeitseigenschaften eines dynamischen Direktzugriffsspeichers (DRAM) aufweisen.
  • Die Speicherzellen einer resistiven Speichervorrichtung können eine Widerstandsverteilung entsprechend den programmierten Daten aufweisen. Bei einer Leseoperation von Daten, die in den Speicherzellen gespeichert sind, können die Daten durch Anlegen eines konstanten Stroms oder einer konstanten Spannung an die Speicherzelle und Lesen einer Spannung, die je nach Größe des Widerstands der Speicherzelle variiert, erfasst werden.
  • Wortleitungen und Bitleitungen, die mit den Speicherzellen verbunden sind, können jeweils parasitäre Kondensatorkomponenten aufweisen, und die Kapazität kann die Abtastspanne und Lesestörungseigenschaften beeinflussen. Andererseits können in einer Speichervorrichtung, die eine dreidimensionale Kreuzpunktstruktur aufweist, wenn erste und zweite vertikal gestapelte Schichten Bitleitungen gemeinsam benutzen, die Kapazitäten der Wortleitungen der ersten Schicht und der Wortleitungen der zweiten Schicht unterschiedlich sein, und somit können die Abtastspanne und die Lesestöreigenschaften der ersten Schicht und der zweiten Schicht unterschiedlich sein.
  • ZUSAMMENFASSUNG
  • Die erfinderischen Konzepte sehen eine Speichervorrichtung und ein Betriebsverfahren der Speichervorrichtung vor, die in der Lage sind, die Abtastspanne zu erhöhen und/oder die Lesestörung zu verringern.
  • Nach einem Aspekt der erfinderischen Konzepte, ist eine Speichervorrichtung vorgesehen, enthaltend: ein Speicherzellenarray, das eine Vielzahl von Speicherzellen in einem Bereich umfasst, in dem sich eine Vielzahl von Wortleitungen und eine Vielzahl von Bitleitungen kreuzen; einen Zeilendecoder, der eine Vielzahl von Zeilenschaltern entsprechend der Vielzahl von Wortleitungen umfasst und eingerichtet ist, um eine Auswahloperation auf der Vielzahl von Wortleitungen durchzuführen; einen Spaltendecoder, der eine Vielzahl von Spaltenschaltern umfasst, die den Bitleitungen entsprechen und eingerichtet sind, um eine Auswahloperation auf der Vielzahl von Bitleitungen durchzuführen; und eine Steuerlogik, die eingerichtet ist, um eine Vorladeoperation zu steuern, die auf einer ausgewählten Wortleitung, die mit einer ausgewählten Speicherzelle verbunden ist, in einer Wortleitungs-Vorladeperiode in einer Datenleseoperation durchzuführen, und um eine Vorladeoperation zu steuern, die auf einer ausgewählten Bitleitung, die mit der ausgewählten Speicherzelle verbunden ist, in einer Bitleitungs-Vorladeperiode nach der Wortleitungs-Vorladeperiode durchzuführen ist; wobei der Zeilenschalter, der mit der ausgewählten Wortleitung verbunden ist, in der Bitleitungs-Vorladeperiode schwach eingeschaltet wird.
  • Nach einem Aspekt der erfinderischen Konzepte, ist eine Speichervorrichtung vorgesehen, enthaltend: ein Speicherzellenarray, das eine erste Schicht und eine zweite Schicht umfasst, die sich eine Vielzahl von Bitleitungen teilen und gestapelt sind, wobei jede von der ersten Schicht und der zweiten Schicht eine Vielzahl von Speicherzellen in einem Bereich umfasst, in dem eine Vielzahl von Wortleitungen und die Vielzahl von Bitleitungen einander kreuzen; einen Zeilendecoder, der eine Vielzahl von Zeilenschaltern entsprechend der Vielzahl von Wortleitungen umfasst und eingerichtet ist, um eine Auswahloperation auf der Vielzahl von Wortleitungen durchzuführen; einen Spaltendecoder, der eine Vielzahl von Spaltenschaltern umfasst, die der Vielzahl von Bitleitungen entsprechen und eingerichtet sind, um eine Auswahloperation auf der Vielzahl von Bitleitungen durchführen; eine Wortleitungs-Vorladevorrichtung, die eingerichtet ist, um eine Wortleitungs-Vorladespannung an eine vom Zeilendecoder ausgewählte Wortleitung in einer Wortleitungs-Vorladeperiode anzulegen; eine Bitleitungs-Vorladevorrichtung, die eingerichtet ist, um eine Bitleitungs-Vorladespannung an eine vom Spaltendecoder ausgewählte Bitleitung in einer Bitleitungs-Vorladeperiode anzulegen; und einen Komparator, der eine Spannung der ausgewählten Wortleitung mit einer Referenzspannung vergleicht und ein Vergleichsergebnis ausgibt, wobei, wenn eine Datenleseoperation an einer ersten Speicherzelle der ersten Schicht durchgeführt wird, ein erstes Wortleitungs-Auswahlsignal eines ersten Pegels an einen ersten Zeilenschalter angelegt wird, der mit der ersten Speicherzelle verbunden ist, um den ersten Zeilenschalter in der Wortleitungs-Vorladeperiode einzuschalten, und das erste Wortleitungs-Auswahlsignal eines dritten Pegels zwischen einem zweiten Pegel und dem ersten Pegel an dem ersten Zeilenschalter angelegt wird, um den ersten Zeilenschalter in der Bitleitungs-Vorladeperiode auszuschalten.
  • Nach einem Aspekt der erfinderischen Konzepte ist ein Speichermodul vorgesehen, enthaltend: eine Modulplatine; eine Vielzahl von Speicherchips auf der Modulplatine; und einen nichtflüchtigen Speicher auf der Modulplatine, der mit der Vielzahl von Speicherchips kommuniziert, wobei jeder der Vielzahl von Speicherchips enthält: ein Speicherzellenarray, das eine erste Schicht und eine zweite Schicht enthält, die sich eine Vielzahl von Bitleitungen teilen und gestapelt sind, wobei jede von der ersten Schicht und der zweiten Schicht eine Vielzahl von Speicherzellen in einem Bereich enthält, in dem eine Vielzahl von Wortleitungen und die Vielzahl von Bitleitungen einander kreuzen; einen Zeilendecoder, der eine Vielzahl von Zeilenschaltern enthält, die der Vielzahl von Wortleitungen entsprechen und eingerichtet sind, um eine Auswahloperation an der Vielzahl von Wortleitungen durchzuführen; einen Spaltendecoder, der eine Vielzahl von Spaltenschaltern umfasst, die der Vielzahl von Bitleitungen entsprechen und eingerichtet sind, um eine Auswahloperation an der Vielzahl von Bitleitungen durchzuführen; und eine Steuerlogik, die eingerichtet ist, um Vorladeoperationen auf einer Wortleitung und einer Bitleitung einer ausgewählten Speicherzelle zu steuern, wobei, wenn in einer Bitleitungs-Vorladeperiode eine Leseoperation auf einer ersten Speicherzelle der ersten Schicht durchgeführt wird, ein erstes Wortleitungs-Auswahlsignal eines Schwach- Ein-Pegels an einen ersten Zeilenschalter, der mit der ersten Speicherzelle verbunden ist, angelegt wird, und wobei, wenn in einer Bitleitungs-Vorladeperiode eine Leseoperation auf einer zweiten Speicherzelle der zweiten Schicht durchgeführt wird, ein zweites Wortleitungs-Auswahlsignal eines Aus-Pegels an einem zweiten Zeilenschalter, der mit der zweiten Speicherzelle verbunden ist, angelegt wird.
  • Nach einem Aspekt der erfinderischen Konzepte ist ein Betriebsverfahren einer Speichervorrichtung vorgesehen, wobei die Speichervorrichtung eine Vielzahl von Wortleitungen, eine Vielzahl von Bitleitungen und eine Vielzahl von Speicherzellen enthält, die in einem Bereich angeordnet sind, in dem die Vielzahl von Wortleitungen und die Vielzahl von Bitleitungen einander kreuzen, wobei jede der Vielzahl von Speicherzellen eine Vorrichtung mit variablem Widerstand und eine Auswahlvorrichtung enthält, wobei das Betriebsverfahren enthält: in einer ersten Vorladeperiode Vorladen einer ausgewählten Wortleitung, die mit einer ausgewählten Speicherzelle aus der Vielzahl von Speicherzellen verbunden ist; in einer zweiten Vorladeperiode Vorladen einer ausgewählten Bitleitung, die mit der ausgewählten Speicherzelle verbunden ist, während ein Zeilenschalter zum Verbinden der ausgewählten Wortleitung mit einer Datenleitung schwach eingeschaltet wird; Verbinden der ausgewählten Wortleitung mit der Datenleitung; und Abtasten von Daten der ausgewählten Speicherzelle auf der Grundlage einer Spannung der Datenleitung.
  • Nach einem Aspekt der erfinderischen Konzepte, ist eine Speichervorrichtung vorgesehen, enthaltend: ein Speicherzellenarray, das eine erste Schicht und eine zweite Schicht enthält, die eine Vielzahl von Bitleitungen gemeinsam nutzen und vertikal gestapelt sind, wobei jede von der ersten Schicht und der zweiten Schicht eine Vielzahl von Speicherzellen in einem Bereich enthält, in dem eine Vielzahl von Wortleitungen und die Vielzahl von Bitleitungen einander kreuzen; einen Zeilendecoder, der eine Vielzahl von Zeilenschaltern enthält, die der Vielzahl von Wortleitungen entsprechen und eingerichtet sind, um eine Auswahloperation an der Vielzahl von Wortleitungen durchzuführen; einen Spaltendecoder, der eine Vielzahl von Spaltenschaltern enthält, die den Bitleitungen entsprechen und eingerichtet sind, um eine Auswahloperation an der Vielzahl von Bitleitungen durchzuführen; eine Leseschaltung, die eingerichtet ist, um Daten einer ausgewählten Speicherzelle auf der Grundlage eines Spannungspegels einer ausgewählten Wortleitung zu lesen, die mit der ausgewählten Speicherzelle unter der Vielzahl von Speicherzellen verbunden ist; und eine Steuerlogik zum Steuern derart, dass, wenn ein Datenlesen an einer ersten Speicherzelle der ersten Schicht durchgeführt wird, N (N ist Null oder eine positive ganze Zahl) nicht ausgewählte Wortleitungen unter einer Vielzahl von nicht ausgewählten Wortleitungen der ersten Schicht gefloated werden, und wenn die Datenleseoperation an einer zweiten Speicherzelle der zweiten Schicht durchgeführt wird, M (M ist eine positive ganze Zahl größer als N) nicht ausgewählte Wortleitungen unter der Vielzahl von nicht ausgewählten Wortleitungen der zweiten Schicht gefloated werden.
  • Figurenliste
  • Ausführungsformen der erfinderischen Konzepte werden aus der folgenden detaillierten Beschreibung, die in Verbindung mit den beigefügten Zeichnungen genommen wird, klarer verstanden:
    • 1 ist ein Blockdiagramm, das ein Speichersystem, das eine Speichervorrichtung nach einer Beispielausführungsform der erfinderischen Konzepte veranschaulicht;
    • 2 ist ein Blockdiagramm, das eine Speichervorrichtung nach einer Beispielausführungsform der erfinderischen Konzepte veranschaulicht;
    • 3A und 3B sind Schaltdiagramme, die eine Beispielausführungsform eines Speicherzellenarrays aus 2 veranschaulichen;
    • 4A ist ein Schaltdiagramm, das eine Beispielausführungsform des Speicherzellenarrays von 2 veranschaulicht, und 4B ist eine perspektivische Ansicht des Speicherzellenarrays von 4A;
    • 5A ist ein Schaltdiagramm, das eine Beispielausführungsform des Speicherzellenarrays von 2 veranschaulicht, und 5B ist eine perspektivische Ansicht des Speicherzellenarrays von 5A;
    • 6A ist ein Graph, der das Setzen und Zurücksetzen von Schreiboperationen in Bezug auf einen variablen Widerstand einer Speicherzelle von 3A veranschaulicht, und 6B ist ein Graph, der die Verteilung von Speicherzellen in Abhängigkeit vom Widerstand veranschaulicht, wenn die Speicherzelle eine Ein-Pegel-Zelle ist;
    • 7 ist ein Ablaufdiagramm, das ein Leseverfahren einer Speichervorrichtung nach einer Beispielausführungsform der erfinderischen Konzepte veranschaulicht;
    • 8 ist ein Schaltdiagramm, das Komponenten zur Durchführung einer Leseoperation einer Speichervorrichtung nach einer Beispielausführungsform der erfinderischen Konzepte veranschaulicht;
    • 9 ist ein Graph, der ein Leseverfahren einer Speichervorrichtung nach einer Beispielausführungsform der erfinderischen Konzepte veranschaulicht;
    • 10 ist ein Ablaufdiagramm, das ein Leseverfahren einer Speichervorrichtung nach einer Beispielausführungsform der erfinderischen Konzepte veranschaulicht;
    • 11 veranschaulicht ein Leseverfahren einer Speichervorrichtung nach einer Beispielausführungsform der erfinderischen Konzepte;
    • 12A und 12B veranschaulichen ein Leseverfahren einer Speichervorrichtung nach einer Beispielausführungsform der erfinderischen Konzepte;
    • 13 veranschaulicht ein Leseverfahren einer Speichervorrichtung nach einer Beispielausführungsform der erfinderischen Konzepte;
    • 14A, 14B und 14C veranschaulichen ein Leseverfahren einer Speichervorrichtung nach einer Beispielausführungsform der erfinderischen Konzepte;
    • 15 ist ein Schaltdiagramm, das ein Leseverfahren einer Speichervorrichtung nach einer Beispielausführungsform der erfinderischen Konzepte veranschaulicht;
    • 16A, 16B und 16C veranschaulichen ein Leseverfahren einer Speichervorrichtung nach einer Beispielausführungsform der erfinderischen Konzepte;
    • 17 ist ein Diagramm, das ein Leseverfahren einer Speichervorrichtung nach einer Beispielausführungsform der erfinderischen Konzepte veranschaulicht;
    • 18A und 18B sind Diagramme, die ein Leseverfahren einer Speichervorrichtung nach einer Beispielausführungsform der erfinderischen Konzepte veranschaulichen;
    • 19 ist ein Diagramm, das ein Leseverfahren einer Speichervorrichtung nach einer Beispielausführungsform der erfinderischen Konzepte veranschaulicht;
    • 20 ist ein Schaltdiagramm, das ein Beispiel einer Kompensation eines Leckstroms bei einer Datenleseoperation veranschaulicht;
    • 21 ist ein Diagramm, das ein Beispiel veranschaulicht, in dem Ausführungsformen der erfinderischen Konzepte auf eine 3D-Speichervorrichtung angewandt werden;
    • 22 ist ein Blockdiagramm, das ein Beispiel veranschaulicht, in dem eine Speichervorrichtung nach den Ausführungsformen der erfinderischen Konzepte auf ein SSD-System angewandt wird;
    • 23 ist ein Blockdiagramm, das ein Beispiel für die Implementierung eines Speichersystems nach verschiedenen Ausführungsformen erfinderischer Konzepte veranschaulicht; und
    • 24 ist ein Blockdiagramm, das ein Beispiel veranschaulicht, in dem eine Speichervorrichtung nach Ausführungsformen der erfinderischen Konzepte als Puffer eines Controllers verwendet wird.
  • DETAILLIERTE BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
  • Im Folgenden werden Beispielausführungsformen der erfinderischen Konzepte unter Bezugnahme auf die beigefügten Zeichnungen ausführlich beschrieben.
  • 1 ist ein Blockdiagramm, das ein Speichersystem, das eine Speichervorrichtung nach einer Beispielausführungsform der erfinderischen Konzepte enthält, veranschaulicht. In einigen Ausführungsformen der erfinderischen Konzepte kann eine Speichervorrichtung 200 als resistive Speichervorrichtung bezeichnet werden, da sie resistive Speicherzellen enthält. Alternativ kann die Speichervorrichtung 200 in Ausführungsformen der erfinderischen Konzepte auch andere verschiedene Arten von Speicherzellen enthalten. Da die Speichervorrichtung 200 außerdem in einem Bereich angeordnet sein kann, in dem sich mehrere erste Signalleitungen und mehrere zweite Signalleitungen kreuzen, kann die Speichervorrichtung 200 als Kreuzpunktspeichervorrichtung bezeichnet werden. Die Speichervorrichtung 200 kann zum Beispiel eine Vielzahl von Schichten enthalten, und aneinander angrenzende Schichten können eingerichtet sein, um mindestens eine Signalleitung gemeinsam zu nutzen. In den folgenden Ausführungsformen kann davon ausgegangen werden, dass die Speichervorrichtung 200 eine resistive Speichervorrichtung ist.
  • Die Speichereinheit 200 von 1 kann in verschiedenen Formen implementiert werden. Als Beispiel kann die Speichervorrichtung 200 eine Vorrichtung sein, die als ein Speicherchip implementiert wird. Alternativ kann die Speichereinheit 200 als eine Vorrichtung definiert werden, die eine Vielzahl von Speicherchips enthält. Die Speichereinheit 200 kann zum Beispiel ein Speichermodul sein, bei dem die mehreren Speicherchips auf einer Platine montiert sind. Ausführungsformen der erfinderischen Konzepte sind jedoch nicht darauf beschränkt, und die Speichervorrichtung 200 kann in verschiedenen Formen implementiert werden, wie z. B. als ein Halbleiterpaket, das einen oder mehrere Speicherchips enthält.
  • Unter Bezugnahme auf 1 kann ein Speichersystem 10 einen Speicher-Controller 100 und die Speichervorrichtung 200 enthalten. Die Speichervorrichtung 200 kann ein Speicherzellenarray 210, eine Schreib-/Leseschaltung 220 und/oder eine Steuerlogik 230 enthalten. Darüber hinaus kann der Speicher-Controller 100 einen Prozessor enthalten, und unter der Kontrolle des Prozessors kann der Speicher-Controller 100 verschiedene Speicheroperationen in Bezug auf die Speichervorrichtung 200 auf eine Weise steuern, die auf Hardware, Software und einer Kombination davon basiert.
  • Der Speicher-Controller 100 kann die Speichereinheit 200 steuern, um als Antwort auf eine Schreib-/Leseanforderung von einem Host HOST Daten zu lesen, die in der Speichereinheit 200 gespeichert sind, oder Daten in die Speichereinheit 200 zu schreiben. Der Speicher-Controller 100 kann zum Beispiel eine Adresse ADDR, einen Befehl CMD und/oder ein Steuersignal CTRL der Speichereinheit 200 zuführen und dadurch Programm- (oder Schreib-), Lese- und Löschoperationen in Bezug auf die Speichereinheit 200 steuern. Darüber hinaus können zu schreibende und zu lesende Daten DATA zwischen dem Speicher-Controller 100 und der Speichereinheit 200 übertragen und empfangen werden.
  • Obwohl nicht gezeigt, kann der Speicher-Controller 100 ein RAM, eine Verarbeitungseinheit, eine Host-Schnittstelle und eine Speicherschnittstelle enthalten. Das RAM kann als Betriebsspeicher der Verarbeitungseinheit verwendet werden. Die Verarbeitungseinheit kann eine Operation des Speicher-Controllers 100 steuern. Die Host-Schnittstelle kann ein Protokoll für den Datenaustausch zwischen dem Host und dem Speicher-Controller 100 enthalten. Der Speicher-Controller 100 kann eingerichtet werden, um mit dem Host über mindestens eines von verschiedenen Protokollen, z. B. USB, MMC, PCI-E, Advanced Technology Attachment (ATA), Serial-ATA, Parallel-ATA, SCSI, ESDI und Integrated Drive Electronics (IDE), zu kommunizieren.
  • Das Speicherzellenarray 210 kann eine Vielzahl von Speicherzellen enthalten, die jeweils in Bereichen angeordnet sind, in denen die Vielzahl der ersten Signalleitungen und die Vielzahl der zweiten Signalleitungen einander kreuzen. In einigen Ausführungsformen kann die erste Signalleitung eine Bitleitung oder eine Wortleitung sein, und die zweite Signalleitung kann eine weitere Bitleitung oder eine Wortleitung sein. Darüber hinaus kann jede der mehreren Speicherzellen eine Einstufenzelle (Single Level Cell, SLC) sein, die ein Datenbit speichern kann, oder eine mehrstufige Zelle (Multi Level Cell, MLC), die mindestens zwei oder mehr Datenbits speichern kann. Darüber hinaus können die Speicherzellen eine Vielzahl von Widerstandsverteilungen entsprechend der Anzahl der in jeder Speicherzelle zu speichernden Bits aufweisen. Wenn in einigen Ausführungsformen ein Datenbit in eine Speicherzelle geschrieben wird, können die Speicherzellen zwei Widerstandsverteilungen aufweisen. Wenn zwei Datenbits in einer Speicherzelle gespeichert werden, können die Speicherzellen vier Widerstandsverteilungen aufweisen.
  • Das Speicherzellen-Array 210 kann resistive Speicherzellen einschließlich einer Vorrichtung mit variablem Widerstand enthalten. Wenn z. B. die Vorrichtung mit variablem Widerstand ein Phasenänderungsmaterial enthält und sich der Widerstand mit der Temperatur ändert, kann die resistive Speichervorrichtung ein Phasenänderungs-Direktzugriffsspeicher (PRAM) sein. In einer anderen Ausführungsform, wenn die Vorrichtung mit variablem Widerstand eine obere Elektrode, eine untere Elektrode und ein Übergangsmetalloxid dazwischen enthält, kann die resistive Speichervorrichtung ein RRAM sein. In noch anderen Ausführungsformen, wenn die Vorrichtung mit variablem Widerstand eine obere Elektrode aus einem magnetischen Material, eine untere Elektrode aus dem magnetischen Material und ein dazwischen liegendes dielektrisches Material enthält, kann die resistive Speichervorrichtung ein MRAM sein.
  • Die Schreib-/Leseschaltung 220 kann eine konstante Spannung oder einen konstanten Strom an eine ausgewählte Speicherzelle über eine ausgewählte erste Signalleitung oder eine ausgewählte zweite Signalleitung, die mit der ausgewählten Speicherzelle verbunden ist, bei Datenschreib- und Leseoperationen in Bezug auf die ausgewählte Speicherzelle unter der Vielzahl von Speicherzellen zuführen. Die Schreib-/Leseschaltung 220 kann zum Beispiel, wenn die Leseoperation durchgeführt wird, Vorladespannungen an die ausgewählte erste Signalleitung und/oder die ausgewählte zweite Signalleitung anlegen und dann die Spannungspegel der ausgewählten ersten Signalleitung oder der ausgewählten zweiten Signalleitung abtasten.
  • Die Steuerlogik 230 kann Speicheroperationen wie das Schreiben und Lesen von Daten durchführen, indem sie verschiedene Komponenten der Speichervorrichtung 200 steuert. Die Steuerlogik 230 kann beispielsweise Steuersignale zur Steuerung eines Pegels einer Vielzahl von Spannungen, eines Anlegezeitpunkts der Vielzahl von Spannungen, der Auswahl der Vielzahl von Spannungen und dergleichen erzeugen, wobei die Vielzahl von Spannungen an Signalleitungen angelegt werden kann, die mit der ausgewählten Speicherzelle und/oder einer Schaltung zur Ansteuerung der Signalleitungen, z. B. einem Zeilendecoder 240 in 2, einem Spaltendecoder 250 in 2 und einer Schreib-/Leseschaltung 220 und dergleichen, verbunden sind.
  • Bei einer Leseoperation des Speicherzellenarrays 210 kann eine Lesespannung jeweils an eine ausgewählte Wortleitung (im Folgenden als Wortleitung bezeichnet) und eine ausgewählte Bitleitung (im Folgenden als Bitleitung bezeichnet), die mit der ausgewählten Speicherzelle verbunden sind, angelegt werden. Eine erste Vorladespannung kann beispielsweise an die Wortleitung und eine zweite Vorladespannung an die Bitleitung angelegt werden, so dass die Spannung zwischen der Wortleitung und der Bitleitung einen Pegelunterschied aufweisen kann, der einem vorbestimmten oder alternativ Soll-Einstellwert entspricht. Darüber hinaus kann nach Abschluss einer Vorladeoperation in Bezug auf die Wortleitung und die Bitleitung der Spannungspegel, der von mindestens einer von der Wortleitung und der Bitleitung zu erfassen ist, je nach einem Programmzustand (z. B. einem Setz-Zustand oder einem Rücksetz-Zustand) der ausgewählten Speicherzelle unterschiedlich sein.
  • Wenn z. B. eine Operation der Datenabtastung unter Verwendung der von der Wortleitung erfassten Spannung durchgeführt wird, kann der Pegel der von der Wortleitung erfassten Spannung je nach Programmzustand der ausgewählten Speicherzelle unterschiedlich sein. Wenn der Pegel der von der Wortleitung erfassten Spannung größer als ein vorbestimmter oder alternativ gewünschter Referenzpegel ist, können Daten von „0“ erfasst werden, da sich die ausgewählte Speicherzelle im Setz-Zustand befinden kann, und wenn der Pegel der von der Wortleitung erfassten Spannung kleiner als der vorbestimmte oder alternativ gewünschte Referenzpegel ist, können Daten von „1“ erfasst werden, da sich die ausgewählte Speicherzelle im Rücksetz-Zustand befinden kann. In verschiedenen Ausführungsformen kann die Speichervorrichtung 200 implementiert werden, um Daten unter Verwendung der von der Bitleitung erfassten Spannung zu erfassen. Alternativ kann die Speichervorrichtung 200 implementiert werden, um Daten von „1“ zu erfassen, wenn sich die ausgewählte Speicherzelle im Setz-Zustand befindet, und Daten von „0“ zu erfassen, wenn sich die ausgewählte Speicherzelle im Rücksetz-Zustand befindet.
  • In der Leseoperation, wie sie vorstehend beschrieben ist, können die Wortleitungen und die Bitleitungen jeweils eine Kapazitätskomponente (z. B. einen parasitären Kondensator) aufweisen. Die Wortleitungen und Bitleitungen können beispielsweise ihre eigenen Kondensatorkomponenten, eine Kondensatorkomponente aufgrund benachbarter Leitungen, eine Kondensatorkomponente aufgrund daran verbundener Speicherzellen und eine Kondensatorkomponente aufgrund von Peripherieschaltungen, die an die Wortleitungen und Bitleitungen verbunden sind (z. B. eine Treiberschaltung und eine Abtastschaltung und ähnliches) aufweisen. Eine solche Kondensatorkomponente jeder der Wortleitungen und der Bitleitungen kann die Abtastspanne und die Lesestöreigenschaften beeinflussen.
  • Wenn z. B. die Kapazitäten der Wortleitung und/oder der Bitleitung groß sind, kann eine große Menge Strom durch die Speicherzelle fließen und somit die Temperatur der Speicherzelle ansteigen. Dies kann die Lesestörung verursachen. Darüber hinaus kann bei einem Leseverfahren zur Erfassung von Daten auf der Grundlage der Höhe der Spannung der Wortleitung oder der Bitleitung, wenn die Kapazität der Wortleitung oder der Bitleitung klein ist, die Abtastspanne verringert werden. Darüber hinaus können in einer Speichervorrichtung mit einer vertikalen dreidimensionalen Kreuzpunktstruktur, wenn die erste und die zweite vertikal gestapelte Schicht sich Bitleitungen teilen, die Kapazitäten der Wortleitungen der ersten Schicht und der Wortleitungen der zweiten Schicht unterschiedlich sein, so dass die Abtastspanne und/oder die Lesestörungseigenschaften der ersten Schicht und der zweiten Schicht unterschiedlich sein können.
  • Nach einer Beispielausführungsform des erfinderischen Konzepts kann jedoch durch die Kompensation parasitärer Kondensatorbestandteile der Wortleitung oder der Bitleitung oder durch die Kompensation von Kapazitätsunterschieden zwischen der ersten Schicht und der zweiten Schicht die Abtastspanne vergrößert und die Lesestörung verringert werden.
  • In einigen Ausführungsformen können, nachdem die Wortleitung und die Bitleitung vorgeladen sind und dann die Wortleitung und die Datenleitung gemeinsam geladen werden, Daten auf der Grundlage der Spannung der Datenleitung erfasst werden, wodurch Daten in Bezug auf die Speicherzelle gelesen werden können. Zu diesem Zeitpunkt kann ein Wortleitungs-Auswahlschalter, z. B. ein Wortleitungs-Auswahltransistor, der zwischen die Wortleitung und die Datenleitung geschaltet ist, in einer Bitleitungs-Vorladeperiode schwach eingeschaltet werden, wodurch die Abtastspanne vergrößert werden kann, indem ein Effekt des Anstiegs der parasitären Kondensatorkomponente der Wortleitung bewirkt wird. Der Wortleitungs-Auswahltransistor, der in der Bitleitungs-Vorladeperiode mit der Wortleitung verbunden wird, kann beispielsweise als Reaktion auf ein Aus-Pegel-Steuersignal ausgeschaltet werden, wodurch die Wortleitung gefloated wird. In der Speichervorrichtung 200 kann nach einer Ausführungsform der erfinderischen Konzepte der mit der Wortleitung verbundene Wortleitungs-Auswahltransistor als Reaktion auf ein Schwach-Ein-Pegel-Steuersignal schwach eingeschaltet werden, um die Abtastspanne zu erhöhen, wodurch die Wortleitung pseudo-gefloated werden kann.
  • In einigen Ausführungsformen kann das Speicherzellenarray 210 eine erste Schicht und eine zweite Schicht enthalten, die vertikal gestapelt sind, und wenn die Leseoperation an einer ersten Speicherzelle durchgeführt wird, die sich in der ersten Schicht befindet, kann ein erster Wortleitungs-Auswahltransistor, der mit der ersten Speicherzelle über die erste Wortleitung in der Bitleitungs-Vorladeperiode verbunden ist, schwach eingeschaltet sein, so dass die erste Wortleitung pseudo-floatierend sein kann, und wenn die Leseoperation an der zweiten Speicherzelle durchgeführt wird, die sich in der zweiten Schicht befindet, kann ein zweiter Wortleitungs-Auswahltransistor, der mit der zweiten Speicherzelle über die zweite Wortleitung in der Bitleitungs-Vorladeperiode verbunden ist, ausgeschaltet werden und somit die zweite Wortleitung gefloated werden, oder die zweite Wortleitung kann stärker als die erste Wortleitung pseudo-floatierend sein. Mit anderen Worten, ein Pegel des Steuersignals, das an den zweiten Wortleitungs-Auswahltransistor angelegt wird, kann näher an einem Aus-Pegel liegen als der Pegel des Steuersignals, das an den ersten Wortleitungs-Auswahltransistor angelegt wird.
  • In einigen Ausführungsformen kann das Speicherzellenarray 210 die erste Schicht und die zweite Schicht vertikal gestapelt enthalten, und wenn die Komponente des parasitären Wortleitungskondensators der zweiten Schicht größer als die Komponente des parasitären Wortleitungskondensators der ersten Schicht ist, können nicht ausgewählte Wortleitungen in der Leseoperation in Bezug auf die erste Schicht auf der Grundlage einer Sperrspannung vorgespannt werden, und die nicht ausgewählten Wortleitungen, die in der Bitleitungs-Vorladeperiode an die ausgewählte Wortleitung angrenzen, können in der Leseoperation in Bezug auf die zweite Schicht gefloated werden. Dementsprechend können die Lesestörungseigenschaften der ersten Schicht gleich oder ähnlich wie die der zweiten Schicht werden. Alternativ können, wenn die Leseoperation auf der ersten Schicht und der zweiten Schicht durchgeführt wird, die nicht ausgewählten Wortleitungen, die in der Bitleitungs-Vorladeperiode an die ausgewählte Wortleitung angrenzen, gefloated werden, wobei die Anzahl der nicht ausgewählten Wortleitungen, die gefloated werden sollen, in der ersten Schicht und in der zweiten Schicht unterschiedlich sein kann.
  • Nach Beispielausführungsformen der vorstehend beschriebenen erfinderischen Konzepte kann die Abtastspanne durch den Effekt der Erhöhung der Kapazität der Wortleitung vergrößert werden, und die Abtastspanne der ersten Schicht kann gleich oder ähnlich der der zweiten Schicht werden. Da außerdem die Kapazitätsdifferenz zwischen der Wortleitung der ersten Schicht und der Wortleitung der zweiten Schicht kompensiert werden kann, können die Lesestörungseigenschaften der ersten Schicht und der zweiten Schicht gleich oder ähnlich werden.
  • Der Speicher-Controller 100 und die Speichervorrichtung 200 können als separate Halbleitervorrichtungen implementiert werden. Alternativ können der Speicher-Controller 100 und die Speichervorrichtung 200 in einer Halbleitervorrichtung integriert werden. Zum Beispiel können der Speicher-Controller 100 und die Speichervorrichtung 200 in einer Halbleitervorrichtung integriert werden, um eine Speicherkarte einzurichten. Der Speicher-Controller 100 und die Speichervorrichtung 200 können zum Beispiel in einer Halbleitervorrichtung integriert sein und eine PC-Karte (PCMCIA), eine Compact-Flash-Karte (CF), eine Smart-Media-Karte (SM/SMC), einen Speicherstick, eine Multimedia-Karte (z. B. MMC, RS-MMC, MMCmicro), eine SD-Karte (z. B. SD, miniSD, microSD), eine Universal-Flash-Speichervorrichtung (UFS) und ähnliches einrichten.
  • 2 ist ein Blockdiagramm, das eine Speichervorrichtung nach einer Beispielausführungsform der erfinderischen Konzepte veranschaulicht.
  • Unter Bezugnahme auf 2 kann die Speichervorrichtung 200 das Speicherzellenarray 210, die Schreib-/Leseschaltung 220, die Steuerlogik 230, den Zeilendecoder 240, den Spaltendecoder 250 und/oder einen Spannungsgenerator 260 enthalten. Die Schreib-/Leseschaltung 220 kann einen Schreibtreiber 221 und eine Abtastverstärkereinheit 222 enthalten.
  • Das Speicherzellenarray 210 kann mit der Vielzahl der ersten Signalleitungen und der Vielzahl der zweiten Signalleitungen verbunden werden. Zusätzlich kann das Speicherzellenarray 210 die Vielzahl von Speicherzellen enthalten, die jeweils in Bereichen angeordnet sind, in denen sich die Vielzahl der ersten Signalleitungen und die Vielzahl der zweiten Signalleitungen kreuzen. Nachstehend wird als Beispiel ein Fall beschrieben, in dem die Vielzahl der ersten Signalleitungen Wortleitungen WL und die Vielzahl der zweiten Signalleitungen Bitleitungen BL sind.
  • Der Schreibtreiber 221 kann selektiv mit der Bitleitung BL und/oder der Wortleitung WL verbunden werden und kann der ausgewählten Speicherzelle einen Schreibstrom zuführen. Infolgedessen kann der Schreibtreiber 221 Daten DATA programmieren, die im Speicherzellenarray 210 gespeichert werden sollen.
  • Die Abtastverstärkereinheit 222 kann selektiv mit der Bitleitung BL und/oder die Wortleitung WL verbunden werden und kann in die ausgewählte Speicherzelle geschriebene Daten lesen. Die Abtastverstärkereinheit 222 kann zum Beispiel eine Spannung von der mit der ausgewählten Speicherzelle verbundenen Wortleitung WL erfassen und diese verstärken, um Lesedaten DATA auszugeben.
  • Die Steuerlogik 230 kann basierend auf dem Befehl CMD, der Adresse ADDR und dem Steuersignal CTRL, das vom Speicher-Controller 100 in 1 empfangen wird, Daten in das Speicherzellenarray 210 schreiben oder verschiedene Steuersignale ausgeben, um Daten aus dem Speicherzellenarray 210 zu lesen. Infolgedessen kann die Steuerlogik 230 insgesamt verschiedene Operationen in der Speichervorrichtung 200 steuern.
  • Verschiedene Steuersignale, die von der Steuerlogik 230 ausgegeben werden, können der Schreib-/Leseschaltung 220, dem Spannungsgenerator 260, dem Zeilendecoder 240 und dem Spaltendecoder 250 zugeführt werden. Die Steuerlogik 230 kann beispielsweise ein Betriebsauswahlsignal CTRL_op der Schreib-/Leseschaltung 220 zuführen, ein Spannungssteuersignal CTRL_vol dem Spannungsgenerator 260 zuführen, eine Zeilenadresse X_ADDR dem Zeilendecoder 240 und eine Spaltenadresse Y_ADDR dem Spaltendecoder 250 zuführen.
  • Bei der Durchführung der Leseoperation kann die Steuerlogik 230 beispielsweise Auswahloperationen in Bezug auf die Wortleitung und die Bitleitung des Zeilendecoders 240 und des Spaltendecoders 250 sowie Abtastoperationen der Abtastverstärkereinheit 222 steuern, um Daten aus der ausgewählten Speicherzelle zu lesen, und kann den Spannungsgenerator 260 so steuern, dass die dem Zeilendecoder 240, dem Spaltendecoder 250 und der Abtastverstärkereinheit 222 zugeführten Spannungen vorbestimmte oder alternativ gewünschte Spannungspegel aufweisen. Der Spannungsgenerator 260 kann auf der Grundlage des Spannungssteuersignals CTRL_vol verschiedene Arten von Spannungen zur Durchführung der Schreib-, Lese- und Löschoperationen in Bezug auf das Speicherzellenarray 210 erzeugen. Der Spannungsgenerator 260 kann zum Beispiel erste Treiberspannungen VR zum Ansteuern der Vielzahl von Wortleitungen WL und zweite Treiberspannungen Vc zum Ansteuern der Vielzahl von Bitleitungen BL erzeugen. Der Spannungsgenerator 260 kann zum Beispiel beim Durchführen der Leseoperation eine erste Vorladespannung Vp1, eine Entladespannung Vdc und Ein- oder Ausschaltspannungen von Schaltern des Zeilendecoders 240 als die ersten Treiberspannungen VR und eine zweite Vorladespannung Vp2, eine Klemmspannung VCMP und Ein- oder Ausschaltspannungen von Schaltern des Spaltendecoders 250 als die zweite Treiberspannung Vc erzeugen. Darüber hinaus kann der Spannungsgenerator 260 verschiedene Spannungen erzeugen, die an die Schreib-/Leseschaltung 220 angelegt werden, wie z. B. eine Setz- oder Rücksetz-Schreibspannung, die an den Schreibtreiber 221 angelegt wird, und eine Referenzspannung Vref, die an der Abtastverstärkereinheit 222 angelegt wird.
  • Der Zeilendecoder 240 kann über die Vielzahl von Wortleitungen WL mit dem das Speicherzellenarray 210 verbunden werden und kann als Reaktion auf die von der Steuerlogik 230 empfangene Zeilenadresse X_ADDR die aus der Vielzahl von Wortleitungen WL ausgewählte Wortleitung aktivieren. Der Zeilendecoder 240 kann beispielsweise eine an die aus der Vielzahl von Wortleitungen WL ausgewählte Wortleitung anzulegende Spannung steuern oder als Reaktion auf die Zeilenadresse X_ADDR die Verbindungsbeziehung der ausgewählten Wortleitung steuern. Der Zeilendecoder 240 kann eine Vielzahl von Zeilenschaltern enthalten, und mindestens ein Zeilenschalter kann mit jeder der Wortleitungen WL verbunden werden. Durch die Ein- oder Ausschaltoperation der mehreren Zeilenschalter kann die ausgewählte Wortleitung für die Schreib-/Leseoperation aktiviert werden. Bei der Leseoperation kann der Zeilendecoder 240 die ausgewählte Wortleitung mit der Abtastverstärkereinheit 222 verbinden und die Entladungsspannung Vdc an die nicht ausgewählte Wortleitung anlegen.
  • Der Spaltendecoder 250 kann über die Vielzahl von Bitleitungen BL mit dem Speicherzellenarray 210 verbunden werden und kann als Reaktion auf die von der Steuerlogik 230 empfangene Spaltenadresse Y_ADDR die aus der Vielzahl von Bitleitungen BL ausgewählte Bitleitung aktivieren. Der Spaltendecoder 250 kann beispielsweise als Reaktion auf die Spaltenadresse Y_ADDR eine Spannung steuern, die an die aus der Vielzahl von Bitleitungen BL ausgewählte Bitleitung angelegt werden soll, oder kann die Verbindungsbeziehung der ausgewählten Bitleitung steuern. Der Spaltendecoder 250 kann eine Vielzahl von Spaltenschaltern enthalten, und mindestens ein Spaltenschalter kann mit jeder der Vielzahl von Bitleitungen BL verbunden sein. Durch die Ein- oder Ausschaltoperation der mehreren Spaltenschalter kann die ausgewählte Bitleitung für die Schreib-/Leseoperation aktiviert werden.
  • 3A und 3B sind Schaltdiagramme, die eine Beispielausführungsform eines Speicherzellenarrays aus 2 veranschaulichen. 3A und 3B veranschaulichen einen Fall, in dem die resistive Speicherzelle PRAM ist. Darüber hinaus kann das in 3A dargestellte Speicherzellenarray 210 einem Zellenblock entsprechen.
  • Das Speicherzellenarray 210 kann ein zweidimensionales Speicherzellenarray mit horizontaler Struktur enthalten und kann die Vielzahl von Wortleitungen WL1 bis WLn, die Vielzahl von Bitleitungen BL1 bis BLm und die Vielzahl von Speicherzellen MC enthalten. Das Speicherzellenarray kann eine Vielzahl von Speicherblöcken enthalten. Jeder der Speicherblöcke kann eine Vielzahl von Speicherzellen aufweisen, die in Zeilen und Spalten angeordnet sind. Dabei können die Anzahl der Wortleitungen WL, die Anzahl der Bitleitungen BL und die Anzahl der Speicherzellen MC je nach Ausführungsform variieren. Die erfinderischen Konzepte sind jedoch nicht darauf beschränkt, und in anderen Ausführungsformen kann das Speicherzellenarray 210 ein dreidimensionales Speicherzellenarray mit vertikaler Struktur enthalten.
  • Nach einigen Ausführungsformen kann jede der Vielzahl von Speicherzellen MC eine Vorrichtung R mit variablem Widerstand und eine Schaltvorrichtung SW enthalten. Dabei kann die Vorrichtung R mit variablem Widerstand als ein Material mit variablem Widerstand und die Schaltvorrichtung SW als eine Auswahlvorrichtung bezeichnet werden.
  • In einigen Ausführungsformen kann die Vorrichtung R mit variablem Widerstand zwischen einer der mehreren Bitleitungen BL1 bis BLm und der Schaltvorrichtung SW verbunden werden, und die Schaltvorrichtung SW kann zwischen der Vorrichtung R mit variablem Widerstand und einer der mehreren Wortleitungen WL1 bis WLn verbunden werden. Die erfinderischen Konzepte sind jedoch nicht darauf beschränkt, und die Schaltvorrichtung SW kann zwischen einer der Vielzahl von Bitleitungen BL1 bis BLm und der Vorrichtung R mit variablem Widerstand verbunden werden, und die Vorrichtung R mit variablem Widerstand kann zwischen der Schaltvorrichtung SW und einer der Vielzahl von Wortleitungen WL1 bis WLn verbunden werden.
  • Die Schaltvorrichtung SW kann zwischen einer der mehreren Wortleitungen WL1 bis WLn und der Vorrichtung R mit variablem Widerstand verbunden werden und kann die Stromzufuhr zur Vorrichtung R mit variablem Widerstand entsprechend den an die verbundene Wortleitung und Bitleitung angelegten Spannungen steuern. Die Schaltvorrichtung SW kann mit OTS-Material (ovonic threshold switching) durchgeführt werden. Die Schaltvorrichtung SW ist jedoch nicht darauf beschränkt, und in anderen Ausführungsformen kann die Schaltvorrichtung SW durch eine andere schaltbare Vorrichtung, wie eine unidirektionale Diode, eine bidirektionale Diode, einen Transistor, geändert werden.
  • Eine Spannung kann über die Vielzahl von Wortleitungen WL1 bis WLn und die Vielzahl von Bitleitungen BL1 bis BLm an den variablen Widerstand R der Speicherzelle MC angelegt werden, so dass ein Strom durch die Vorrichtung R mit variablem Widerstand fließen kann. Die Vorrichtung R mit variablem Widerstand kann beispielsweise eine Phasenänderungsmaterialschicht enthalten, die reversibel zwischen einem ersten Zustand und einem zweiten Zustand wechseln kann. Die Vorrichtung R mit variablem Widerstand ist jedoch nicht darauf beschränkt und kann jeden variablen Widerstand enthalten, dessen Widerstandswert je nach der angelegten Spannung variiert. Die ausgewählte Speicherzelle MC kann zum Beispiel den Widerstand der Vorrichtung R mit variablem Widerstand zwischen dem ersten Zustand und dem zweiten Zustand in Abhängigkeit von einer an die Vorrichtung R mit variablem Widerstand angelegten Spannung reversibel ändern.
  • Je nach Widerstandsänderung des variablen Widerstandsbauteils R kann die Speicherzelle MC digitale Informationen wie ‚0‘ oder ‚1‘ speichern und auch die digitale(n) Information(en) aus der Speicherzelle MC löschen. Beispielsweise können in der Speicherzelle MC Daten in einen hochohmigen Zustand ‚0‘ und einen niederohmigen Zustand ‚1‘ geschrieben werden. Dabei kann eine Schreiboperation vom hochohmigen Zustand ‚0‘ in den niederohmigen Zustand ‚1‘ als „Setz-Operation“ und die Schreiboperation vom niederohmigen Zustand ‚1‘ in den hochohmigen Zustand ‚0‘ als „Rücksetz-Operation“ bezeichnet werden. Die Speicherzelle MC nach Ausführungsform der erfinderischen Konzepte ist jedoch nicht auf die digitale(n) Information(en) des vorstehend dargestellten hochohmigen Zustands ‚0‘ und des niederohmigen Zustands ‚1‘ beschränkt und kann verschiedene Widerstandszustände speichern.
  • Durch Auswahl der Vielzahl von Wortleitungen WL1 bis WLn und der Vielzahl von Bitleitungen BL1 bis BLm kann eine beliebige Speicherzelle MC adressiert werden, und durch Anlegen eines vorbestimmten oder alternativ Soll-Signals (z. B. Spannung oder Strom) zwischen der Vielzahl von Wortleitungen WL1 bis WLn und der Vielzahl von Bitleitungen BL1 bis BLm kann die Speicherzelle MC programmiert werden. In einigen Ausführungsformen kann die Spannung über die ausgewählte Wortleitung unter der Vielzahl von Wortleitungen WL1 bis WLn gemessen werden, so dass (eine) Information(en) entsprechend dem Widerstandswert der Vorrichtung R mit variablem Widerstand der ausgewählten Speicherzelle MC, d. h. die programmierten Daten, gelesen werden können.
  • Unter Bezugnahme auf 3B kann die Speicherzelle MC die Vorrichtung R mit variablem Widerstand und die Schaltvorrichtung SW enthalten, und die Schaltvorrichtung SW kann unter Verwendung verschiedener Vorrichtungen wie Transistor und Diode realisiert werden. Die Vorrichtung R mit variablem Widerstand kann einen Phasenänderungsfilm 11 (oder eine Schicht mit variablem Widerstand), Germanium-, Antimon- und Tellurgemischen (GST, Ge-Sb-Te), eine obere Elektrode 12, die auf dem Phasenänderungsfilm 11 ausgebildet ist, und eine untere Elektrode 13, die unter der Phasenänderungsschicht 11 ausgebildet ist, enthalten.
  • Die oberen und unteren Elektroden 12, 13 können verschiedene Metalle, Metalloxide oder Metallnitride enthalten. Die oberen und unteren Elektroden 12, 13 können Aluminium (Al), Kupfer (Cu), Titannitrid (TiN), Titan-Aluminiumnitrid (TixAlyNz), Iridium (Ir), Platin (Pt), Silber (Ag), Gold (Au), Polysilizium, Wolfram (W), Titan (Ti), Tantal (Ta) enthalten, Tantalnitrid (TaN), Wolframnitrid (WN), Nickel (Ni), Kobalt (Co), Chrom (Cr), Antimon (Sb), Eisen (Fe), Molybdän (Mo), Palladium (Pd), Zinn (Sn), Zirkonium (Zr), Zink (Zn), Iridiumoxid (IrO2), Strontiumzirkonatoxid (StZrO3) und dergleichen enthalten.
  • Der Phasenänderungsfilm 11 kann ein bipolares resistives Speichermaterial oder ein unipolares resistives Speichermaterial enthalten. Das bipolare resistive Speichermaterial kann je nach Strompolarität in den Setz- oder Rücksetz-Zustand programmiert werden, und für das bipolare resistive Speichermaterial können Materialien auf Perowskitbasis verwendet werden. Andererseits kann das unipolare resistive Speichermaterial auch durch einen Strom gleicher Polarität in den Setz- oder Rücksetz-Zustand programmiert werden, und für das unipolare resistive Speichermaterial kann ein Übergangsmetalloxid wie NiOx oder TiOx verwendet werden.
  • Ein GST-Material kann zwischen einem amorphen Zustand mit einem relativ hohen spezifischen Widerstand und einem kristallinen Zustand mit einem relativ niedrigen spezifischen Widerstand programmiert werden. Das GST-Material kann durch Erhitzen des GST-Materials programmiert werden. Die Größe und Zeit der Erwärmung kann bestimmen, ob das GST-Material im amorphen oder kristallinen Zustand verbleibt. Der hohe spezifische Widerstand und der niedrige spezifische Widerstand können jeweils als ein programmierter Wert von logisch 0 oder logisch 1 dargestellt und durch Messen des spezifischen Widerstandes des GST-Materials erfasst werden. Im Gegensatz dazu können der hohe spezifische Widerstand und der niedrige spezifische Widerstand jeweils als programmierte Werte von logisch 1 oder logisch 0 dargestellt werden.
  • 4A ist ein Schaltdiagramm, das eine Beispielausführungsform des Speicherzellenarrays von 2 zeigt, und 4B ist eine perspektivische Ansicht des Speicherzellenarrays von 4A.
  • Unter Bezugnahme auf 4A kann ein Speicherzellenarray 210a Wortleitungen WL1 und WL2 enthalten, die sich in einer ersten Richtung (einer X-Richtung) erstrecken und in einer zweiten Richtung (einer Y-Richtung) senkrecht zur ersten Richtung voneinander beabstandet sind. Darüber hinaus kann das Speicherzellenarray 210a die Bitleitungen BL1, BL2, BL3 und BL4 enthalten, die von den Wortleitungen WL1 und WL2 in einer dritten Richtung (einer Z-Richtung) beabstandet sind und sich in der zweiten Richtung erstrecken.
  • Die Speicherzellen MC können sich zwischen den Bitleitungen BL1, BL2, BL3, BL4 bzw. den Wortleitungen WL1, WL2 befinden. Die Speicherzelle MC kann z. B. an einem Schnittpunkt der Bitleitungen BL1, BL2, BL3, BL4 und der Wortleitungen WL1, WL2 angeordnet sein und kann die Vorrichtung R mit variablem Widerstand zur Speicherung von Informationen und die Schaltvorrichtung SW zur Auswahl der Speicherzelle MC sein. Die Schaltvorrichtung SW kann als Schaltvorrichtungsebene oder als Zugriffsvorrichtungsebene bezeichnet werden.
  • Die Speicherzellen MC können mit der gleichen Struktur in der dritten Richtung angeordnet werden. So kann z. B. in der zwischen der Wortleitung WL1 und der Bitleitung BL1 angeordneten Speicherzelle MC die Schaltvorrichtung SW mit der Wortleitung WL1 elektrisch verbunden sein, die Vorrichtung R mit variablem Widerstand kann mit der Bitleitung BL1 verbunden sein und die Vorrichtung R mit variablem Widerstand und die Schaltvorrichtung SW in Reihe verbunden sein.
  • Die erfinderischen Konzepte sind jedoch nicht darauf beschränkt. So können z. B., anders als in 4A, in der Speicherzelle MC die Positionen der Schaltvorrichtung SW und der Vorrichtung R mit variablem Widerstand verändert werden. So kann z. B. die Vorrichtung R mit variablem Widerstand an die Wortleitung WL1 und die Schaltvorrichtung SW an die Bitleitung BL1 in der Speicherzelle MC verbunden werden.
  • Unter Bezugnahme auf 4B kann das Speicherzellen-Array 210a eine erste Elektrodenleitungsschicht 110L, eine zweite Elektrodenleitungsschicht 120L und eine Speicherzellenschicht MCL auf einem Substrat 101 enthalten.
  • Eine Zwischenschicht-Isolierschicht 105 kann auf das Substrat 101 aufgebracht werden. Die Zwischenschicht-Isolierschicht 105 kann Oxid wie Siliziumoxid oder Nitrid wie Siliziumnitrid enthalten und kann dazu dienen, die erste Elektrodenleitungsschicht 110L vom Substrat 101 elektrisch zu trennen. In der Speicherzellenanordnung 210a einiger Ausführungsformen ist die Zwischenschicht-Isolierschicht 105 auf dem Substrat 101 angeordnet, aber dies ist nur ein Beispiel. Im Speicherzellenarray 210a einiger Ausführungsformen kann beispielsweise eine integrierte Schaltungsschicht auf dem Substrat 101 angeordnet sein, und die Speicherzellen können auf einer solchen integrierten Schaltungsschicht angeordnet sein. Die integrierte Schaltungsschicht kann z. B. eine periphere Schaltung für den Betrieb der Speicherzellen und/oder eine Kernschaltung für die Berechnung und ähnliches enthalten. Als Referenz kann eine Struktur, bei der die integrierte Schaltungsschicht einschließlich der peripheren Schaltung und/oder der Kernschaltung auf dem Substrat angeordnet ist und die Speicherzellen auf der integrierten Schaltungsschicht angeordnet sind, als Cell-on-Peri (COP)-Struktur bezeichnet werden.
  • Die erste Elektrodenleitungsschicht 110L kann eine Vielzahl von ersten Elektrodenleitungen 110 enthalten, die sich parallel zueinander in der ersten Richtung (der X-Richtung) erstrecken. Die zweite Elektrodenleitungsschicht 120L kann eine Vielzahl von zweiten Elektrodenleitungen 120 enthalten, die sich parallel zueinander in der zweiten Richtung (der Y-Richtung) erstrecken und die erste Richtung schneiden. Die erste Richtung und die zweite Richtung können sich rechtwinklig schneiden.
  • Die ersten Elektrodenleitungen 110 (oder als untere Elektroden bezeichnet) können den Wortleitungen WL in 4A entsprechen, und die zweiten Elektrodenleitungen 120 (oder als obere Elektroden bezeichnet) können den Bitleitungen BL in 4A entsprechen. Darüber hinaus können die ersten Elektrodenleitungen 110 den Bitleitungen und die zweiten Elektrodenleitungen 120 den Wortleitungen entsprechen.
  • Die Speicherzellenschicht MCL kann die Vielzahl der Speicherzellen 140 MC in 4A enthalten, die in der ersten und zweiten Richtung voneinander beabstandet sind. Wie dargestellt, können sich die ersten Elektrodenlinien 110 und die zweiten Elektrodenlinien 120 schneiden. Die Speicherzellen 140 können an Abschnitten angeordnet werden, an denen sich die ersten Elektrodenleitungen 110 und die zweiten Elektrodenleitungen 120 zwischen der ersten Elektrodenleitungsschicht 110L und der zweiten Elektrodenleitungsschicht 120L schneiden.
  • Jede der Speicherzellen 140 kann eine untere Elektrodenschicht 141, eine Auswahlvorrichtungsschicht 143, eine Elektrodenzwischenschicht 145, eine Heizelektrodenschicht 147, eine Schicht mit variablem Widerstand 149 und/oder eine obere Elektrodenschicht 148 enthalten. Wenn man die Positionsbeziehung nicht berücksichtigt, kann die untere Elektrodenschicht 141 als erste Elektrodenschicht, die Elektrodenzwischenschicht 145 und die Heizelektrodenschicht 147 als zweite Elektrodenschicht und die obere Elektrodenschicht 148 als dritte Elektrodenschicht bezeichnet werden.
  • In einigen Ausführungsformen kann die Schicht 149 mit variablem Widerstand (die Vorrichtung R mit variablem Widerstand in 4A) ein Phasenänderungsmaterial enthalten, das je nach Erwärmungszeit reversibel zwischen dem amorphen und dem kristallinen Zustand geändert werden kann. Die Schicht 149 mit variablem Widerstand kann zum Beispiel ein Material enthalten, das durch Joulesche Wärme, die durch die an beide Enden der Schicht 149 mit variablem Widerstand angelegte Spannung erzeugt wird, reversibel in der Phase verändert werden kann und dessen Widerstand entsprechend der Phasenänderung variiert werden kann. Das Phasenänderungsmaterial kann sich zum Beispiel in der amorphen Phase in einem hochohmigen Zustand und in der kristallinen Phase in einem niederohmigen Zustand befinden. Durch die Definition des Zustands mit hohem Widerstand als ‚0‘ und des Zustands mit niedrigem Widerstand als ‚1‘ können Daten in der Schicht mit variablem Widerstand 149 gespeichert werden.
  • In einigen Ausführungsformen kann die Schicht 149 mit variablem Widerstand ein Chalkogenidmaterial als Phasenänderungsmaterial enthalten. Die Schicht 149 mit variablem Widerstand kann zum Beispiel Ge-Sb-Te (GST) enthalten. Ge-Sb-Te kann z. B. ein Material wie Ge2Sb2Te5, Ge2Sb2Te7, Ge1Sb2Te4 oder Ge1Sb4Te7 enthalten. Die Schicht 149 mit variablem Widerstand kann verschiedene Phasenänderungsmaterialien enthalten. Die erfinderischen Konzepte sind jedoch nicht darauf beschränkt, und die Schicht 149 mit variablem Widerstand kann verschiedene Materialien mit Widerstands-änderungseigenschaften enthalten.
  • Die Auswahlvorrichtungsschicht 143 (SW in 3A) kann eine Stromeinstellebene sein, die in der Lage ist, den Stromfluss zu steuern. Die Auswahlvorrichtungsschicht 143 kann eine Materialschicht enthalten, deren Widerstand je nach der Größe der an beiden Enden der Auswahlvorrichtungsschicht 143 angelegten Spannung variieren kann. Die Auswahlvorrichtungsschicht 143 kann zum Beispiel ein OTS-Material (OTS = Ovonic Threshold Switching) enthalten. Wenn eine Spannung kleiner als eine Schwellenspannung Vt an die Auswahlvorrichtungsschicht 143 angelegt wird, kann die Auswahlvorrichtungsschicht 143 den hochohmigen Zustand, in dem fast kein Strom fließt, beibehalten und wenn eine Spannung größer als die Schwellenspannung Vt an die Auswahlvorrichtungsschicht 143 angelegt wird, kann die Auswahlvorrichtungsschicht 143 in den niederohmigen Zustand, in dem Strom zu fließen beginnt, übergehen. Wenn der durch die Auswahlvorrichtungsschicht 143 gefloatede Strom kleiner als ein Haltestrom wird, kann die Auswahlvorrichtungsschicht 143 außerdem in den hochohmigen Zustand übergehen. In einigen Ausführungsformen kann die Auswahlvorrichtungsschicht 143 ein Chalkogenid-Schaltmaterial als OTS-Material enthalten.
  • Die Heizelektrodenschicht 147 kann angeordnet werden, um zwischen der Zwischenelektrodenschicht 145 und der Schicht 149 mit variablem Widerstand in Kontakt mit der Schicht 149 mit variablem Widerstand zu gelangen/sein. Die Heizelektrodenschicht 147 kann die Funktion aufweisen, die Schicht 149 mit variablem Widerstand in der Setz- oder Rücksetz-Operation zu erwärmen. Die Heizelektrodenschicht 147 kann ein leitendes Material enthalten, das in der Lage ist, ausreichend Wärme zu erzeugen, um die Schicht 149 mit variablem Widerstand in der Phase zu verändern, ohne mit der Schicht 149 mit variablem Widerstand zu reagieren. Die Heizelektrodenschicht 147 kann zum Beispiel ein leitfähiges Material auf Kohlenstoffbasis enthalten.
  • Die untere Elektrodenschicht 141, die Zwischenelektrodenschicht 145 und die obere Elektrodenschicht 148 können das leitende Material enthalten, das als Strompfad fungiert. Die untere Elektrodenschicht 141, die Zwischenelektrodenschicht 145 und die obere Elektrodenschicht 148 können zum Beispiel jeweils Metall, leitfähiges Metallnitrid, leitfähiges Metalloxid oder Kombinationen davon enthalten. In einigen Ausführungsformen können die untere Elektrodenschicht 141 und die obere Elektrodenschicht 148 selektiv gebildet werden. Mit anderen Worten, die untere Elektrodenschicht 141 und die obere Elektrodenschicht 148 können weggelassen werden.
  • Eine erste Isolierschicht 160a kann zwischen den ersten Elektrodenleitungen 110 und eine zweite Isolierschicht 160b kann zwischen den Speicherzellen 140 der Speicherzellenschicht MCL liegen. Zusätzlich kann sich eine dritte Isolierschicht 160c zwischen den zweiten Elektrodenleitungen 120 befinden. Die erste bis dritte Isolierschicht 160a bis 160c kann eine Isolierschicht aus dem gleichen Material enthalten oder mindestens eine von der ersten bis dritten Isolierschichte 160a bis 160c kann eine Isolierschicht aus dem unterschiedlichen Material enthalten. Die erste bis dritte Isolierschicht 160a bis 160c können z. B. ein dielektrisches Material aus Oxid oder Nitrid enthalten und können zur elektrischen Trennung von Vorrichtungen jeder Schicht dienen. Anstelle der zweiten Isolierschicht 160b kann ein (nicht gezeigter) Luftspalt gebildet werden. Wenn der Luftspalt gebildet wird, kann zwischen dem Luftspalt und den Speicherzellen 140 eine (nicht gezeigte) isolierende Auskleidung mit einer vorbestimmten oder alternativen Soll-Dicke gebildet werden.
  • 5A ist ein Schaltdiagramm, das eine Beispielausführungsform des Speicherzellenarrays von 2 zeigt, und 5B ist eine perspektivische Ansicht des Speicherzellenarrays von 5A.
  • Unter Bezugnahme auf 5A kann ein Speicherzellen-Array 210b eine erste Schicht und eine zweite Schicht enthalten, die vertikal gestapelt sind, und die erste Schicht und die zweite Schicht können Signalleitungen gemeinsam nutzen, z. B. die gemeinsamen Bitleitungen BL1, BL2, BL3 und BL4 aus 5A.
  • Das Speicherzellenarray 210b kann untere Wortleitungen WL11 und WL12 enthalten, die sich in der ersten Richtung (der X-Richtung) erstrecken und in der zweiten Richtung (der Y-Richtung) senkrecht zur ersten Richtung voneinander beabstandet sind, sowie obere Wortleitungen WL21 und WL22, die sich in der ersten Richtung (der X-Richtung) erstrecken und in der dritten Richtung (der Z-Richtung) senkrecht zur ersten Richtung über die Wortleitungen WL11 und WL12 voneinander beabstandet sind. Darüber hinaus kann das Speicherzellenarray 210b gemeinsame Bitleitungen BL1, BL2, BL3 und BL4 enthalten, die von jeder der oberen Wortleitungen WL21 und WL22 und den unteren Wortleitungen WL11 und WL12 in der dritten Richtung beabstandet sind und sich in die zweite Richtung erstrecken.
  • Die ersten und zweiten Speicherzellen MC1 und MC2 können sich zwischen den gemeinsamen Bitleitungen BL1, BL2, BL3 und BL4 und den unteren Wortleitungen WL11 und WL12 bzw. zwischen den gemeinsamen Bitleitungen BL1, BL2, BL3 und BL4 und den oberen Wortleitungen WL21 und WL22 befinden. Die erste Speicherzelle MC1 kann beispielsweise am Schnittpunkt der gemeinsamen Bitleitungen BL1, BL2, BL3 und BL4 und den unteren Wortleitungen WL11 und WL12 und die zweite Speicherzelle MC2 am Schnittpunkt der gemeinsamen Bitleitungen BL1, BL2, BL3 und BL4 und den oberen Wortleitungen WL21 und WL22 angeordnet sein. Die unteren Wortleitungen WL11 und WL12, die Vielzahl der ersten Speicherzellen MC1 und die gemeinsamen Bitleitungen BL1, BL2, BL3 und BL4 können die erste Schicht bilden, und die oberen Wortleitungen WL21 und WL22 und die Vielzahl der zweiten Speicherzellen MC2 und die gemeinsamen Bitleitungen BL1, BL2, BL3 und BL4 können die zweite Schicht bilden. Durch Auswahl der Wortleitungen WL11, WL12, WL21 und WL22 und der gemeinsamen Bitleitungen BL1, BL2, BL3 und BL4 können beliebige Speicherzellen MC1 und MC2 adressiert werden.
  • In 5A wird das Speicherzellen-Array 210b mit einer ersten und einer zweiten Schicht dargestellt, ist aber nicht darauf beschränkt. Das Speicherzellenarray 210b kann drei oder mehr vertikal gestapelte Schichten enthalten.
  • Unter Bezugnahme auf 5B kann das Speicherzellenarray 210b die erste Elektrodenleitungsschicht 110L, eine erste Speicherzellenschicht MCL1, die zweite Elektrodenleitungsschicht 120L, eine zweite Speicherzellenschicht MC2 und/oder eine dritte Elektrodenleitungsschicht 130L auf dem Substrat 101 enthalten. Die Zwischenschicht-Isolierschicht 105 kann auf dem Substrat 101 angeordnet werden.
  • Die erste Speicherzellenschicht MCL1 kann eine Vielzahl von ersten Speicherzellen 140-1 (MC1 in 5A) enthalten, die in der ersten und zweiten Richtung voneinander beabstandet sind. Die zweite Speicherzellenschicht MCL2 kann eine Vielzahl von zweiten Speicherzellen 140-2 (MC2 in 5A) enthalten, die in der ersten und zweiten Richtung voneinander beabstandet sind. Wie dargestellt, können die ersten Elektrodenleitungen 110 und die zweiten Elektrodenleitungen 120 einander kreuzen, und die zweiten Elektrodenleitungen 120 und die dritten Elektrodenleitungen 130 können einander kreuzen. Die ersten Elektrodenleitungen 110 können den Wortleitungen WL11 und WL12 in 5A entsprechen, und die zweiten Elektrodenleitungen 120 können den Bitleitungen BL1 bis BL4 in 5B entsprechen, die zwischen der ersten und der zweiten Schicht geteilt werden. Darüber hinaus können die dritten Elektrodenleitungen 130 den Wortleitungen WL21 und WL22 in 5A entsprechen.
  • Die ersten Speicherzellen 140-1 können an Abschnitten angeordnet werden, wo sich die ersten Elektrodenleitungen 110 und die zweiten Elektrodenleitungen 120 zwischen der ersten Elektrodenleitungsschicht 110L und der zweiten Elektrodenleitungsschicht 120L schneiden. Die zweiten Speicherzellen 140-2 können an Abschnitten angeordnet werden, wo sich die zweiten Elektrodenleitungen 120 und die dritten Elektrodenleitungen 130 zwischen der zweiten Elektrodenleitungsschicht 120L und der dritten Elektrodenleitungsschicht 130L kreuzen.
  • Die ersten Speicherzellen 140-1 und die zweiten Speicherzellen 140-2 können jeweils die unteren Elektrodenschichten 141-1 und 141-2, die Auswahlvorrichtungsschichten 143-1 und 143-2, die Elektrodenzwischenschicht 145-1 und 145-2, die Heizelektrodenschichten 147-1 und 147-2 und die Schichten 149-1 und 149-2 mit variablem Widerstand enthalten. Die in 4B unter Bezugnahme auf 4B beschriebenen Speicherzellen 140 können auf die ersten Speicherzellen 140-1 und/oder die zweiten Speicherzellen 140-2 angewandt werden. In einigen Ausführungsformen kann eine Struktur der ersten Speicherzellen 140-1 die gleiche oder im Wesentlichen die gleiche wie die der zweiten Speicherzellen 140-2 sein.
  • 6A ist ein Graph, der das Setzen und Zurücksetzen von Schreiboperationen in Bezug auf den variablen Widerstand der Speicherzelle von 3A veranschaulicht, und 6B ist ein Graph, der die Verteilung von Speicherzellen entsprechend dem Widerstand veranschaulicht, wenn die Speicherzelle eine Zelle mit einem einzigen Pegel ist.
  • Wenn, unter Bezugnahme auf 6A, das Phasenänderungsmaterial, das die Vorrichtung R mit variablem Widerstand von 3A bildet, für eine bestimmte Zeit auf eine Temperatur zwischen einer Kristallisationstemperatur (Tx) und einem Schmelzpunkt (Tm) erhitzt und allmählich abgekühlt wird, kann sich das Phasenänderungsmaterial im kristallinen Zustand befinden. Dieser kristalline Zustand kann als „Setz-Zustand“ bezeichnet werden und kann ein Zustand sein, in dem Daten ‚0‘ gespeichert werden können. Wenn andererseits das Phasenänderungsmaterial nach dem Erwärmen auf eine Temperatur über dem Schmelzpunkt (Tm) abgeschreckt wird, kann sich das Phasenänderungsmaterial im amorphen Zustand befinden. Dieser amorphe Zustand kann als „Rücksetz-Zustand“ bezeichnet werden und kann ein Zustand sein, in dem Daten ‚1‘ gespeichert werden können. Daher können Daten gespeichert werden, indem der Strom der Vorrichtung R mit variablem Widerstand zugeführt wird, und Daten können gelesen werden, indem der Widerstandswert der Vorrichtung R mit variablem Widerstand gemessen wird.
  • Unter Bezugnahme auf 6B stellt die horizontale Achse den Widerstand und die vertikale Achse die Anzahl der Speicherzellen MC dar. Wenn es sich bei der Speicherzelle MC um eine Einstufenzelle handelt, kann es sich bei der Speicherzelle MC um den Zustand mit niedrigem Widerstand, d. h. den Setz-Zustand SETZEN, und den Zustand mit hohem Widerstand, d. h. den Zustand RÜCKSETZEN, handeln.
  • Dementsprechend kann die Operation des Umschaltens der Speicherzelle MC vom niederohmigen in den hochohmigen Zustand als Rücksetz-Operation oder Rücksetz-Schreiboperation bezeichnet werden. In einigen Ausführungsformen können durch die Rücksetz-Schreiboperation Daten ‚1‘ in die Speicherzelle MC geschrieben werden. Darüber hinaus kann der Vorgang des Umschaltens der Speicherzelle MC vom hochohmigen Zustand in den niederohmigen Zustand als Setz-Operation oder Setzschreiboperation bezeichnet werden. In einigen Ausführungsformen können Daten ‚0‘ durch die Setz-Schreiboperation in die Speicherzelle MC geschrieben werden.
  • 7 ist ein Ablaufdiagramm, das ein Leseverfahren einer Speichervorrichtung nach einer Beispielausführungsform der erfinderischen Konzepte veranschaulicht.
  • Unter Bezugnahme auf 7 kann eine Speichervorrichtung eine Datenleseoperation entsprechend einer Anforderung von einem externen Host durchführen. Ein in einem Speichersystem enthaltener Speicher-Controller kann zum Beispiel entsprechend der Anforderung vom Host einen Lesebefehl der Speichervorrichtung zuführen. Die Speichervorrichtung kann den Lesebefehl (S10) empfangen und eine mit dem Lesebefehl bereitgestellte Adresse dekodieren, um die ausgewählte Speicherzelle zu bestimmen.
  • Die Speichervorrichtung kann die erste Signalleitung vorladen, die mit einem Ende der ausgewählten Speicherzelle verbunden ist (S20). Die erste Signalleitung kann zum Beispiel die Wortleitung sein, und die erste Vorladespannung kann an die Wortleitung angelegt werden. Die erfinderischen Konzepte sind jedoch nicht darauf beschränkt, und die erste Signalleitung kann die Bitleitung sein.
  • In der Operation S20 kann ein mit der ersten Signalleitung verbundener erster Auswahlschalter, z. B. ein erster Auswahltransistor, eingeschaltet werden, um die erste Signalleitung mit der Datenleitung zu verbinden, und die erste Signalleitung und die Datenleitung können über einen mit der Datenleitung verbundenen Vorladepfad vorgeladen werden.
  • Die Speichervorrichtung kann eine zweite Signalleitung vorladen, die mit einem anderen Ende der ausgewählten Speicherzelle verbunden ist (S30). Die zweite Signalleitung kann beispielsweise die Bitleitung sein, und die zweite Vorladespannung kann an die Bitleitung angelegt werden. Die erfinderischen Konzepte sind jedoch nicht darauf beschränkt, und wenn die erste Signalleitung die Bitleitung ist, kann die zweite Signalleitung die Wortleitung sein.
  • Die zweite Vorladespannung kann höher als die erste Vorladespannung sein, und die Spannungsdifferenz zwischen der ersten Vorladespannung und der zweiten Vorladespannung kann größer als eine Schwellenspannung der Speicherzelle, z. B. die Schwellenspannung der Schaltvorrichtung sein. Dementsprechend kann ein Strom (im Folgenden als Zellenstrom bezeichnet) durch die Speicherzelle fließen und der Zellenstrom kann die erste Signalleitung laden, wodurch der Spannungspegel der ersten Signalleitung erhöht werden kann. Da die Höhe des Zellenstroms je nach dem Zustand der Speicherzelle, z. B. dem Setz-Zustand oder dem Rücksetz-Zustand, unterschiedlich sein kann, kann in einigen Ausführungen der Spannungspegel der ersten Signalleitung je nach dem Zustand der Speicherzelle geändert werden. Wenn sich die Speicherzelle z. B. im Setz-Zustand befindet, da der Widerstandswert der Speicherzelle klein und die Strommenge des Zellenstroms groß ist, kann der Spannungspegel der ersten Signalleitung relativ erhöht werden. Befindet sich die Speicherzelle dagegen im Rücksetz-Zustand, da der Widerstandswert der Speicherzelle groß und die Strommenge des Zellenstroms klein ist, kann der Spannungspegel der ersten Signalleitung relativ wenig oder gar nicht ansteigen.
  • Die Speichervorrichtung kann eine Signalleitung von der ersten Signalleitung und der zweiten Signalleitung mit der Datenleitung (S40) verbinden. Die Speichervorrichtung kann beispielsweise die erste Signalleitung mit der Datenleitung verbinden. Durch Verbinden der ersten Signalleitung mit der Datenleitung kann eine Ladungsteilung zwischen der ersten Signalleitung und der Datenleitung durchgeführt werden, und die Spannungspegel der ersten Signalleitung und der Datenleitung können dieselben sein. Daher kann der Spannungspegel der Datenleitung hoch sein, wenn sich die Speicherzelle im Setz-Zustand befindet, und wenn sich die Speicherzelle im Rücksetz-Zustand befindet, kann der Spannungspegel der Datenleitung niedrig sein.
  • Die Speichervorrichtung kann Daten, d. h. in der Speichervorrichtung gespeicherte Daten, basierend auf dem Spannungspegel der Datenleitung abtasten (S50). Die Speichervorrichtung kann den Spannungspegel der Datenleitung mit der Referenzspannung vergleichen und kann das Ergebnis des Vergleichs als Daten ausgeben. In einigen Ausführungsformen kann die Referenzspannung auf einen Zwischenpegel zwischen dem Spannungspegel der Datenleitung, wenn sich die Speicherzelle im Setz-Zustand befindet, und dem Spannungspegel der Datenleitung, wenn sich die Speicherzelle im Rücksetz-Zustand befindet, einstellen. Wenn man also den Spannungspegel der Datenleitung mit der Referenzspannung vergleicht, kann das Ergebnis des Vergleichs als 1-Bit-Daten, zum Beispiel 0 oder 1, ausgegeben werden. Die erfinderischen Konzepte sind jedoch nicht darauf beschränkt, und wenn die Speicherzelle eine mehrstufige Zelle ist, kann die Speicherzelle eine Vielzahl von Zuständen aufweisen. In der Operation S50 kann der Spannungspegel der Datenleitung entsprechend der Vielzahl der Zustände der Speicherzelle bestimmt werden. Die Speichervorrichtung kann Daten von mehreren Bits lesen, indem sie den Spannungspegel der Datenleitung mit einer Vielzahl von Referenzspannungen vergleicht.
  • In einigen Ausführungsformen kann in der Operation S30 der erste mit der ersten Signalleitung verbundene Wahlschalter zumindest in einem Teil der Periode, in der die zweite Signalleitung vorgeladen wird, schwach eingeschaltet sein. Die erste Signalleitung ist beispielsweise die Wortleitung, die zweite Signalleitung die Bitleitung, und der mit der Wortleitung verbundene Wortleitungs-Auswahltransistor kann in der Bitleitungs-Vorladeperiode schwach eingeschaltet werden, so dass Leckstrom fließt. Die Wortleitung kann pseudo gefloated werden. Dementsprechend kann der durch die Speicherzelle gefloatede Strom die Datenleitung laden und dadurch den Spannungspegel der Datenleitung erhöhen. Dementsprechend kann in der Operation S40, wenn die erste Signalleitung und die Datenleitung verbunden sind, der Änderungsbetrag des Spannungspegels der ersten Signalleitung verringert werden, wodurch sich die Abtastspanne erhöht. Dies wird unter Bezugnahme auf 8 bis 14 ausführlich beschrieben.
  • In einigen Ausführungsformen kann in der Operation S30 zumindest ein Teil der ersten Signalleitung, d. h. die nicht ausgewählten ersten Signalleitungen neben der ausgewählten ersten Signalleitung, in der Periode, in der die zweite Signalleitung vorgeladen ist, gefloated werden. Dementsprechend kann die parasitäre Kondensatorkomponente der ersten Signalleitung verringert werden, so dass die Strommenge des Zellenstroms reduziert werden kann, wodurch die Lesestörung verringert wird.
  • In einigen Ausführungsformen kann in der Speicherzellenanordnung der dreidimensionalen Kreuzpunktstruktur, wenn der Wert des parasitären Kondensators der ersten Signalleitung der zweiten Schicht größer als der Wert des parasitären Kondensators der ersten Signalleitung der ersten Schicht ist, die Anzahl der nicht ausgewählten ersten Signalleitungen, die in der Operation S30 gefloated werden können, wenn die Leseoperation in Bezug auf die Speicherzelle der zweiten Schicht durchgeführt wird, größer als die Anzahl der nicht ausgewählten ersten Signalleitungen sein, die in der Operation S30 gefloated werden können, wenn die Leseoperation in Bezug auf die Speicherzelle der ersten Schicht durchgeführt wird. Dementsprechend kann der Unterschied in den parasitären Kondensatorwerten der ersten Signalleitungen der ersten Schicht und der zweiten Schicht kompensiert werden, wodurch der Einfluss auf die Lesestöreigenschaften verringert wird. Dies wird später unter Bezugnahme auf 16 bis 18 ausführlich beschrieben.
  • 8 ist ein Schaltdiagramm, das Komponenten zur Durchführung einer Leseoperation einer Speichervorrichtung nach einer Beispielausführungsform der erfinderischen Konzepte veranschaulicht.
  • Unter Bezugnahme auf 8 kann die Wortleitung WL mit einem Ende der Speicherzelle MC und die Bitleitung BL mit dem anderen Ende der Speicherzelle MC verbunden werden. Der Zeilendecoder 240 kann mit der Wortleitung WL verbunden werden. Der Zeilendecoder 240 kann z. B. eine Vielzahl von Zeilenschaltern enthalten, z. B. den Wortleitungs-Auswahltransistor TRx und einen Entladetransistor TRwd. Der Einfachheit halber ist in 8 dargestellt, dass der Zeilendecoder 240 einen Wortleitungs-Auswahltransistor TRx und einen Entladetransistor TRwd enthält, der Zeilendecoder 240 kann jedoch eine Vielzahl von Wortleitungs-Auswahltransistoren TRx und eine Vielzahl von Entladetransistoren TRwd enthalten, die jeweils mit der Vielzahl von Wortleitungen verbunden sind. Darüber hinaus kann der Zeilendecoder 240 weitere Schalter und/oder Steuervorrichtungen enthalten.
  • Der Wortleitungs-Auswahltransistor TRx kann als Reaktion auf das Wortleitungs-Auswahlsignal LX ein- oder ausgeschaltet werden. Wenn der Wortleitungs-Auswahltransistor TRx eingeschaltet ist, kann die Wortleitung WL über die Datenleitung DL (oder eine globale Wortleitung) an eine Abtastverstärkereinheit 222 verbunden werden. Wenn der Wortleitungs-Auswahltransistor TRx als NMOS-Transistor implementiert wird, kann der Wortleitungs-Auswahltransistor TRx eingeschaltet werden, wenn das Wortleitungs-Auswahlsignal LX auf einem hohen Pegel liegt, und ausgeschaltet werden, wenn das Wortleitungs-Auswahlsignal LX auf einem niedrigen Pegel liegt.
  • Der Entladetransistor TRwd kann als Reaktion auf ein Entladungsfreigabesignal WDE ein- oder ausgeschaltet werden. Wenn der Entladetransistor TRwd eingeschaltet wird, kann eine Entladespannung Vdc (oder als erste Sperrspannung bezeichnet) an die Wortleitung WL angelegt werden. Die Entladespannung Vdc kann z. B. 0V (Volt) betragen. Wenn der Entladetransistor TRwd als PMOS-Transistor implementiert ist, kann der Entladetransistor TRwd eingeschaltet werden, wenn das Entladefreigabesignal WDE auf dem niedrigen Pegel liegt, und ausgeschaltet werden, wenn das Entladefreigabesignal WDE auf dem hohen Pegel liegt.
  • Wenn z. B. bei der Leseoperation der an die ausgewählte Wortleitung verbundene Wortleitungs-Auswahltransistor TRx eingeschaltet wird, kann der an die ausgewählte Wortleitung verbundene Entladetransistor TRwd ausgeschaltet werden. Die Entladetransistoren TRwd, die an die nicht ausgewählten Wortleitungen verbunden sind, können eingeschaltet und die Auswahltransistoren TRx, die an die nicht ausgewählten Wortleitungen verbunden sind, können ausgeschaltet werden.
  • Der Spaltendecoder 250 kann mit der Bitleitung BL verbunden werden. Der Spaltendecoder 250 kann z. B. eine Vielzahl von Spaltenschaltern enthalten, z. B. Bitleitungs-Auswahltransistoren TRy. Der Einfachheit halber ist in 8 dargestellt, dass der Spaltendecoder 250 einen Bitleitungs-Auswahltransistor TRy enthält, aber der Spaltendecoder 250 kann eine Vielzahl von Bitleitungs-Auswahltransistoren TRy enthalten, die jeweils mit der Vielzahl von Bitleitungen BL verbunden sind. Darüber hinaus kann der Spaltendecoder 250 weiterhin eine Vielzahl von Entladetransistoren enthalten, die jeweils mit der Vielzahl von Bitleitungen BL verbunden sind.
  • Der Bitleitungs-Auswahltransistor TRy kann an Steuerschalter verbunden werden, z. B. an einen Klemmtransistor TRCMP und einen Bitleitungs-Vorladetransistor TRb. Der Bitleitungs-Vorladetransistor TRb und der Klemmtransistor TRCMP können als Komponenten der Abtastverstärkereinheit 222 verstanden werden.
  • Der Bitleitungs-Auswahltransistor TRy kann als Reaktion auf das Bitleitungs-Auswahlsignal LY ein- oder ausgeschaltet werden. Wenn beispielsweise, wie gezeigt, der Bitleitungs-Auswahltransistor TRy als PMOS-Transistor implementiert ist, kann der Bitleitungs-Auswahltransistor TRy eingeschaltet werden, wenn das Bitleitungs-Auswahlsignal LY auf dem niedrigen Pegel liegt, und kann ausgeschaltet werden, wenn das Bitleitungs-Auswahlsignal LY auf dem hohen Pegel liegt.
  • Der Bitleitungs-Vorladetransistor TRb kann als Reaktion auf das Bitleitungs-Vorladefreigabesignal BPE ein- oder ausgeschaltet werden, und wenn beispielsweise der Bitleitungs-Vorladetransistor TRb als PMOS implementiert ist, kann der Bitleitungs-Vorladetransistor TRb eingeschaltet werden, wenn das Bitleitungs-Vorladefreigabesignal BPE auf dem niedrigen Pegel liegt, und der Bitleitungs-Vorladetransistor TRb kann ausgeschaltet werden, wenn das Bitleitungs-Vorladefreigabesignal BPE auf dem hohen Pegel liegt. Der Bitleitungs-Vorladetransistor TRb kann eingeschaltet werden, um die zweite Vorladespannung Vp2 an die Bitleitung anzulegen. In einigen Ausführungsformen kann der Klemmtransistor TRCMP gesteuert werden, um auf der Basis der Klemmspannung VCMP eine vorgegebene oder alternativ gewünschte Spannung an die Bitleitung BL anzulegen.
  • Die Abtastverstärkereinheit 222 kann einen Wortleitungs-Vorladetransistor TRWP und einen Abtastverstärker SA enthalten. Die Abtastverstärkereinheit 222 kann ferner den Bitleitungs-Vorladetransistor TRb und den Klemmtransistor TRCMP enthalten.
  • Der Wortleitungs-Vorladetransistor TRWP kann als Reaktion auf das Wortleitungs-Vorladefreigabesignal WPE ein- oder ausgeschaltet werden. Wenn der Wortleitungs-Vorladetransistor TRWP als NMOS implementiert ist, kann der Wortleitungs-Vorladetransistor TRWP eingeschaltet werden, wenn das Wortleitungs-Vorladefreigabesignal WPE auf dem hohen Pegel liegt, und der Wortleitungs-Vorladetransistor TRWP kann ausgeschaltet werden, wenn das Wortleitungs-Vorladefreigabesignal WPE auf dem niedrigen Pegel liegt. Der Wortleitungs-Auswahltransistor TRx und der Wortleitungs-Vorladetransistor TRWP können eingeschaltet werden, um die erste Vorladespannung Vp1 an die Wortleitung WL anzulegen.
  • Die Wortleitung WL und die Bitleitung BL können jeweils die parasitäre Kondensatorkomponente enthalten, und die parasitäre Kondensatorkomponente der Wortleitung WL, z. B. die Wortleitungskondensatorkomponente CA, kann kleiner als die (nicht gezeigte) parasitäre Kondensatorkomponente der Bitleitungen BL sein. Dementsprechend kann der Abtastverstärker SA mit der Wortleitung verbunden werden, in der der Einfluss der parasitären Kondensatorkomponente relativ gering ist, und kann den Spannungspegel der Wortleitung erfassen und dadurch Daten der ausgewählten Speicherzelle lesen.
  • Der Abtastverstärker SA kann eine Abtastspannung Vsen des Abtastknotens SN, z. B. einen Spannungspegel der Datenleitung DL (zu diesem Zeitpunkt ist der Spannungspegel der Datenleitung DL derselbe wie der Spannungspegel der Wortleitung WL), mit der Referenzspannung Vref vergleichen und dann das Vergleichsergebnis als Daten DATA ausgeben. Mit anderen Worten, der Abtastverstärker SA kann als Komparator fungieren.
  • Wenn sich beispielsweise die Speicherzelle MC im Setz-Zustand befindet, kann die Lesespannung Vsen höher als die Referenzspannung Vref sein, und der Abtastverstärker SA kann dann ‚1‘ als Daten DATA ausgeben. Wenn sich die Speicherzelle MC z. B. im Rücksetz-Zustand befindet, kann die Lesespannung Vsen niedriger als die Referenzspannung Vref sein, und der Abtastverstärker SA kann ‚0‘ als Daten DATA ausgeben.
  • Wie vorstehend mit Bezug auf 5A und 5B beschrieben, kann in einem Speicherzellen-Array, das eine dreidimensionale Kreuzpunktstruktur aufweist, wenn sich die erste und die zweite vertikal gestapelte Schicht die Bitleitung teilen, der Wortleitungskondensator CA der ersten Schicht kleiner als der Wortleitungskondensator CA der zweiten Schicht sein. Mit anderen Worten, die Wortleitungskapazität der ersten Schicht kann kleiner als die Wortleitungskapazität der zweiten Schicht sein. Wenn der Wortleitungskondensator CA klein ist, kann die Abtastspanne des Abtastverstärkers SA verringert werden. Ist dagegen der Wortleitungskondensator CA groß, können sich die Lesestöreigenschaften verschlechtern. Wie vorstehend beschrieben, kann der Wortleitungskondensator CA die Abtastspanne und die Lesestöreigenschaften beeinflussen. Da sich die Wortleitungskondensatoren CA der ersten und der zweiten Schicht voneinander unterscheiden können, können die Abtastspannen zwischen der ersten und der zweiten Schicht und die Lesestöreigenschaften unterschiedlich sein.
  • Entsprechend dem Leseverfahren nach den Beispielausführungsformen der unter 7 beschriebenen erfinderischen Konzepte kann jedoch durch schwaches Einschalten des Wortleitungsselektionstransistors TRx in der Periode, in der die Bitleitung BL vorgeladen ist, die Verringerung der Abtastspanne kompensiert werden, ohne die Kapazität der Kondensatorwortleitung CA zu erhöhen, und zusätzlich kann die Kapazitätsdifferenz zwischen der ersten Schicht und der zweiten Schicht kompensiert werden. Darüber hinaus kann, wenn die Komponente des Wortleitungskondensators CA der zweiten Schicht größer als die Komponente des Wortleitungskondensators CA der ersten Schicht ist, mindestens ein Teil der nicht ausgewählten Wortleitung WL neben der Wortleitung WL in einer Periode gefloated werden, in der die Bitleitung BL vorgeladen werden kann, wenn der Leseoperation auf der Speicherzelle der zweiten Schicht durchgeführt wird, und die an die Wortleitung WL angrenzende nicht ausgewählte Wortleitung WL kann mit der Entladespannung Vdc in einer Periode vorgespannt werden, in der die Bitleitung BL vorgeladen werden kann, wenn die Leseoperation auf der Speicherzelle der ersten Schicht durchgeführt wird, oder es können weniger nicht ausgewählte Wortleitungen WL als die in der zweiten Schicht gefloated werden, und daher kann die Differenz der Kapazitäten der ersten Schicht und der zweiten Schicht kompensiert werden.
  • 9 ist ein Diagramm, das ein Leseverfahren einer Speichervorrichtung nach einer Beispielausführungsform der erfinderischen Konzepte veranschaulicht, und 10 ist ein Ablaufdiagramm, das ein Leseverfahren einer Speichervorrichtung nach einer Beispielausführungsform der erfinderischen Konzepte veranschaulicht. Das Leseverfahren der Speichervorrichtung von 9 und 10 kann entsprechend den Operationen von Komponenten der Speichervorrichtung von 8 durchgeführt werden. Daher wird es unter Bezugnahme auf 8 zusammen beschrieben.
  • Unter Bezugnahme auf 9 stellt die horizontale Achse die Zeit und die vertikale Achse die Spannungspegel der Bitleitung und der Wortleitung dar. Die Wortleitung WL kann mit einer ersten Vorladespannung in einer ersten Vorladeperiode T_P1 vorgeladen werden, zum Beispiel in einer Wortleitungs-Vorladeperiode (S11). Der Wortleitungs-Auswahltransistor TRx und der Wortleitungs-Vorladetransistor TRWP können eingeschaltet werden, um die Wortleitung WL und die Datenleitung DL mit der ersten Vorladespannung Vp1 vorzuladen. In einigen Ausführungsformen kann die erste Vorladespannung Vp1 eine negative Spannung sein, und der Spannungspegel der Wortleitung WL kann auf die erste Vorladespannung Vp1 abfallen.
  • Zu diesem Zeitpunkt kann der Bitleitungs-Auswahltransistor TRy ausgeschaltet sein, so dass sich die Bitleitung BL in einem gefloateden Zustand befinden kann. Wenn die Speicherzelle MC die ausgewählte Speicherzelle ist, kann der Entladetransistor TRwd während der Leseoperation einen Ausschaltzustand beibehalten.
  • Die Bitleitung BL kann mit der zweiten Vorladespannung vorgeladen werden, während der mit der Wortleitung WL verbundene Wortleitungsauswahltransistor TRx in der zweiten Vorladeperiode T_P2, z. B. der Bitleitungsvorladeperiode, schwach eingeschaltet wird (S12). Der Bitleitungs-Auswahltransistor TRy und der Bitleitungs-Vorladetransistor TRb können in der zweiten Vorladeperiode T_P2 eingeschaltet werden, um die zweite Vorladespannung Vp2 an die Bitleitung BL anzulegen. In einigen Ausführungsformen kann eine Versorgungsspannung über den Bitleitungs-Vorladetransistor TRb angelegt werden, und der Klemmtransistor TRCMP kann den Spannungspegel VBL der Bitleitung BL als zweite Vorladespannung Vp2 beibehalten.
  • Die Spannung VBL der Bitleitung BL kann auf die zweite Vorladespannung Vp2 erhöht werden. Wenn zu diesem Zeitpunkt die Differenz zwischen dem Spannungspegel VBL der Bitleitung BL und dem Spannungspegel VWL der Wortleitung WL gleich oder größer als die Schwellenspannung Vth der Speicherzelle MC ist, kann der Zellenstrom in der Speicherzelle MC fließen. Wenn sich die Speicherzelle MC im Setz-Zustand befindet, kann sich der Spannungspegel VWL_SET der Wortleitung WL erhöhen. Die Differenz zwischen dem Spannungspegel VWL_SET der Wortleitung WL und dem Spannungspegel VBL der Bitleitung VL kann jedoch gleich oder größer als eine Sperrspannung Vs sein, d. h. der Spannungspegel, bei dem der Zellenstrom der Speicherzelle abgeschaltet werden kann. Wenn sich die Speicherzelle MC im Setz-Zustand befindet, kann daher der Spannungspegel VWL SET der Wortleitung WL maximal auf einen Spannungspegel erhöht werden, bei dem eine Sperrspannung Vs gegenüber dem Spannungspegel VBL der Bitleitung BL reduziert wird. Wenn sich andererseits die Speicherzelle MC im Rücksetz-Zustand befindet, darf der Spannungspegel VWL_RST der Wortleitung WL nicht oder nur sehr gering ansteigen.
  • Da der Wortleitungs-Auswahltransistor TRx in der zweiten Vorladeperiode T_P2 schwach eingeschaltet wird, kann die Wortleitung WL pseudo-gefloated werden. Wie vorstehend beschrieben, kann der Wortleitungs-Auswahltransistor TRx eingeschaltet werden, wenn sich das Wortleitungs-Auswahlsignal LX auf dem hohen Pegel befindet, und der Wortleitungs-Auswahltransistor TRx kann ausgeschaltet werden, wenn sich das Wortleitungs-Auswahlsignal LX auf dem niedrigen Pegel befindet. In der zweiten Vorladeperiode T_P2 kann ein Schwach-Ein-Signal (eine Schwach-Ein-Spannung), das niedriger als der hohe Pegel und höher als der niedrige Pegel ist, dem Wortleitungs-Auswahltransistor TRx als das Wortleitungs-Auswahlsignal LX zugeführt werden. In einer Beispielausführungsform kann das Schwach-Ein-Signal eine Spannung sein, deren Pegel um die Schwellenspannung des Wortleitungs-Auswahltransistors TRx gegenüber dem hohen Pegel abgesenkt ist.
  • In der Abtastperiode T_S kann der Wortleitungs-Auswahltransistor TRx eingeschaltet werden, so dass die Wortleitung WL und die Datenleitung DL verbunden sind, um die Ladungsteilung durchzuführen (S13). Aufgrund der Ladungsteilung können die Spannungspegel der Wortleitung WL und der Datenleitung DL gleich sein, und wie in 9 dargestellt, können die Spannungspegel VWL_SET und VWL_RST der Wortleitung WL variieren. Wenn die Ladungsteilung abgeschlossen ist, können Daten auf der Grundlage des Spannungspegels der Datenleitung DL abgetastet werden, z. B. die Erfassungsspannung Vsen (S14). Der Abtastverstärker SA kann Daten erfassen, indem er die Referenzspannung Vref mit der Erfassungsspannung Vsen vergleicht.
  • Bei dem Ladungsteilungsprozess, insbesondere wenn sich die Speicherzelle MC im Setz-Zustand befindet, kann der Spannungspegel VWL_SET der Wortleitung WL durch die Ladungsteilung reduziert werden. Wenn zu diesem Zeitpunkt die Abnahme hoch ist, kann die Abtastspanne der SA reduziert werden. Die Abtastspanne SM kann durch Gleichung 1 dargestellt werden. SM = Vsen_set − Vsen − reset = C A / ( C A + C DL ) × ( V WL_SET − V WL_RST )
    Figure DE102020121113A1_0001
    wobei CDL den Kondensator der Datenleitung darstellt, Vsen_set die Lesespannung darstellt, wenn sich die Speicherzelle im Setz-Zustand befindet, d. h. den Spannungspegel der Datenleitung, Vsen reset den Spannungspegel der Abtastspannung darstellt, wenn sich die Speicherzelle im Rücksetz-Zustand befindet, VWL_SET den Spannungspegel der Wortleitung darstellt, wenn sich die Speicherzelle im Setz-Zustand befindet, wobei bei VWL_SET der Spannungspegel um die Sperrspannung Vs von der Schwellenspannung Vth reduziert sein kann. VWL_RST stellt den Spannungspegel der Wortleitung dar, wenn sich die Speicherzelle im Rücksetz-Zustand befindet. Unter Berücksichtigung des Leckstroms (z. B. des Stroms, der in die Wortleitung durch nicht ausgewählte Speicherzellen fließt, die mit derselben Wortleitung verbunden sind), der in der Wortleitung WL während der Bitleitungs-Vorladeperiode fließt, kann VWL_RST den Spannungspegel aufweisen, der der während der Bitleitungs-Vorladeperiode in der Wortleitung WL geladenen Ladungsmenge geteilt durch die Kapazität des Wortleitungskondensators CA entspricht. Unter Bezugnahme auf Gleichung 1 kann festgestellt werden, dass die Abtastspanne SM proportional zum Wortleitungskondensator CA sein kann.
  • Entsprechend einem Leseverfahren einer Speichervorrichtung nach einer Beispielausführungsform der erfinderischen Konzepte kann der Wortleitungs-Auswahltransistor TRx in der zweiten Vorladeperiode T_P2 schwach eingeschaltet werden, und damit kann die Datenleitung DL durch den Leckstrom des Wortleitungs-Auswahltransistors TRx aufgeladen werden, was die gleiche Wirkung wie die Erhöhung des Wortleitungskondensators CA aufweist.
  • Dementsprechend kann der Änderungsbetrag des Spannungspegels VWL_SET der Wortleitung WL, d. h. der Abfallbetrag des Spannungspegels, wenn sich die Speicherzelle im Setz-Zustand befindet, kleiner als der Änderungsbetrag des Spannungspegels VWL_SET der Wortleitung WL sein, wenn der Auswahltransistor TRx in der zweiten Vorladeperiode T_P2 entsprechend einem Leseverfahren entsprechend einem Vergleichsbeispiel ausgeschaltet wird. Daher kann die Abtastspanne SM als eine Abtastspanne SM' entsprechend dem Vergleichsbeispiel erhöht werden.
  • 11 veranschaulicht ein Leseverfahren einer Speichervorrichtung nach einer Beispielausführungsform der erfinderischen Konzepte. 11 zeigt die Pegel des Wortleitungs-Auswahlsignals LX und des Bitleitungs-Auswahlsignals LY in jeder Stufe, wenn die Leseoperation durchgeführt wird, und zeigt auch die Spannung der Wortleitung WL, wenn sich die Speicherzelle im Setz-Zustand befindet.
  • Unter Bezugnahme auf 11 kann in einem Bereitschaftsbetrieb von Zeitpunkt t0 bis Zeitpunkt t1 das Wortleitungs-Auswahlsignal LX auf dem niedrigen Pegel und das Bitleitungs-Auswahlsignal LY auf dem hohen Pegel liegen. Dementsprechend können der Wortleitungs-Auswahltransistor TRx und der Bitleitungs-Auswahltransistor TRy abgeschaltet sein. Die Wortleitung WL kann potentialfrei sein oder einen Spannungspegel von 0 V aufweisen.
  • Danach kann das Wortleitungs-Auswahlsignal LX zum Zeitpunkt t1 auf den hohen Pegel wechseln, und die Wortleitung WL kann auf der Grundlage der ersten Vorladespannung Vp1 vorgeladen werden. Die erste Vorladespannung Vp1 kann eine negative Spannung sein. Dementsprechend kann der Spannungspegel VWL der Wortleitung WL abfallen.
  • Das Bitleitungs-Auswahlsignal LY kann zum Zeitpunkt t2 auf den niedrigen Pegel wechseln, und die Bitleitung BL kann auf der Grundlage der zweiten Vorladespannung Vp2 vorgeladen werden. Die zweite Vorladespannung Vp2 kann höher als die erste Vorladespannung Vp1 sein und kann eine positive Spannung sein. Zu diesem Zeitpunkt kann eine schwache Spannung Vwo als das Wortleitungs-Auswahlsignal LX bereitgestellt werden. Mit anderen Worten, das Wortleitungs-Auswahlsignal LX kann einen Schwach-Ein-Pegel aufweisen. Der Schwach-Ein-Pegel Vwo kann höher als ein Aus-Pegel Voff des Wortleitungs-Auswahltransistors TRx (d. h. der niedrige Pegel des Wortleitungs-Auswahlsignals LX) und niedriger als ein Ein-Pegel Von des Wortleitungs-Auswahltransistors TRx (d. h. der hohe Pegel des Wortleitungs-Auswahlsignals LX) sein. Die Schwach-Ein-Spannung Vwo kann zum Beispiel 50-75% des Ein-Pegels Von betragen. Der Wortleitungs-Auswahltransistor TRx kann auf der Grundlage des Wortleitungs-Auswahlsignals LX des Schwach-Ein-Pegels schwach eingeschaltet werden. Die Wortleitung WL kann pseudo-gefloated werden.
  • Wie mit Bezug auf 9 beschrieben, kann, wenn die Differenz zwischen dem Spannungspegel der Bitleitung BL und dem Spannungspegel der Wortleitung WL größer oder gleich der Schwellenspannung der Speicherzelle ist, z. B. zum Zeitpunkt t3, der Zellenstrom durch die Speicherzelle fließen. Da sich die Speicherzelle im Setz-Zustand befindet, kann eine größere Menge an Zellenstrom als im Rücksetz-Zustand fließen, und da der Zellenstrom den Kondensator CA in 8 der Wortleitung WL aufladen kann, kann der Spannungspegel VWL der Wortleitung WL ansteigen. Da der Wortleitungs-Auswahltransistor TRx schwach eingeschaltet ist, kann der Leckstrom des Wortleitungs-Auswahltransistors TRx den Kondensator CDL der Datenleitung DL in 8 aufladen, und somit kann der Spannungspegel der Datenleitung DL ansteigen. Mit anderen Worten, da der Wortleitungs-Auswahltransistor TRx schwach eingeschaltet sein kann, kann der Kondensator CA der Wortleitung WL anscheinend erhöht sein.
  • Da das Wortleitungs-Auswahlsignal LX zum Zeitpunkt t4 auf den High-Pegel geändert werden kann und der Wortleitungs-Auswahltransistor TRx eingeschaltet werden kann, kann die Wortleitung WL mit der Datenleitung DL verbunden werden. Es kann eine Ladungsteilung zwischen der Wortleitung WL und der Datenleitung DL vorgenommen werden. Da der Spannungspegel der Datenleitung DL niedriger als der Spannungspegel VWL der Wortleitung WL sein kann, kann der Spannungspegel VWL der Wortleitung WL gesenkt und der Spannungspegel der Datenleitung DL erhöht werden, so dass der Spannungspegel der Wortleitung WL und der Datenleitung DL gleich groß sein können.
  • Danach kann vom Zeitpunkt t5 bis zum Zeitpunkt t6, d. h. einer Datenabtastungsperiode, die Datenabtastung durchgeführt werden. Wie vorstehend beschrieben, kann der Wortleitungs-Auswahltransistor TRx in der Bitleitungs-Vorladeperiode, z. B. in der Zeit von t2 bis t4, schwach eingeschaltet sein, so dass der Abfallbetrag des Spannungspegels VWL der Wortleitung WL in der Vorladeperiode geringer als der Abfallbetrag des Spannungspegels VWL' der Wortleitung WL sein kann, wenn der Wortleitungs-Auswahltransistor TRx ausgeschaltet ist. Dadurch kann sich die Abtastspanne vergrößern.
  • 12A und 12B veranschaulichen ein Leseverfahren einer Speichervorrichtung nach einer Beispielausführungsform der erfinderischen Konzepte. Das Leseverfahren von 12A und 12B kann dem Leseverfahren von 11 ähnlich sein. Da jedoch der Spannungspegel des Wortleitungs-Auswahlsignals LX in der Bitleitungs-Vorladeperiode im Vergleich zum Leseverfahren von 11 unterschiedlich sein kann, wird sich die folgende Diskussion auf ihre Unterschiede konzentrieren.
  • Das Wortleitungs-Auswahlsignal kann zumindest in einem Teil der Bitleitungs-Vorladeperiode, z. B. von dem Zeitpunkt t2 bis zum Zeitpunkt t5, den Schwach-Ein-Pegel Vwo und in der verbleibenden Zeit den Aus-Pegel Voff aufweisen, siehe 12A und 12B. Zum Beispiel wird die Schwach-Ein-Spannung Vwo während 50-90% der Bitleitungs-Vorladeperiode angelegt. Dementsprechend kann der Wortleitungs-Auswahltransistor TRx während eines Teils der Bitleitungs-Vorladeperiode schwach eingeschaltet sein und während der verbleibenden Zeit ausgeschaltet sein. Die Länge des Zeitraums, in dem der Wortleitungs-Auswahltransistor TRx schwach eingeschaltet sein kann, kann auf der Grundlage der Kapazität des Wortleitungskondensators CA eingestellt werden. Wenn beispielsweise die Kapazität des Wortleitungskondensators CA zunimmt, kann sich die Länge einer Periode, in der der Wortleitungs-Auswahltransistor TRx während der Bitleitungs-Vorladeperiode schwach eingeschaltet ist, verringern. Wie in 12A dargestellt, kann der Wortleitungs-Auswahltransistor TRx zum Zeitpunkt t4 ausgeschaltet werden, nachdem eine Schaltvorrichtung der Speicherzelle zum Zeitpunkt t3 eingeschaltet und dann der Spannungspegel der Wortleitung WL erhöht wurde. Die erfinderischen Konzepte sind jedoch nicht darauf beschränkt, und wie in 12B dargestellt, kann der Wortleitungs-Auswahltransistor TRx z. B. zum Zeitpunkt t3 in 12B vor einem Zeitpunkt, z. B. zum Zeitpunkt t4 in 12B, ausgeschaltet werden, an dem der Spannungspegel der Wortleitung WL durch Einschalten der Schaltvorrichtung der Speicherzelle erhöht wird. 13 veranschaulicht ein Leseverfahren einer Speichervorrichtung nach einer Beispielausführungsform der erfinderischen Konzepte. 13 veranschaulicht die Spannungspegel der Wortleitungs-Auswahlsignale LX_L1 und LX_L2, der Bitleitungs-Auswahlsignale LY_L1 und LY_L2 und der Wortleitungen WL_L1 und WL_2 bei einer Datenleseoperation der ersten Schicht L1 und der Datenleseoperation der zweiten Schicht L2. In einigen Ausführungsformen wird davon ausgegangen, dass sich die ausgewählte Speicherzelle der ersten Schicht L1 und die ausgewählte Speicherzelle der zweiten Schicht L2 im Setz-Zustand befinden.
  • Unter Bezugnahme auf 13 können die Pegel der Wortleitungs-Auswahlsignale LX_L1 und LX_L2 bei der Datenleseoperation der ersten Schicht L1 und bei der Datenleseoperation der zweiten Schicht L2 unterschiedlich angewandt werden. Nachfolgend wird zur Vereinfachung der Beschreibung die Wortleitung WL L1 der ersten Schicht L1 als erste Wortleitung und die Wortleitung WL L2 der zweiten Schicht L2 als zweite Wortleitung WL_L2 bezeichnet. Darüber hinaus wird ein Wortleitungskondensator der ersten Wortleitung WL_L1 als erster Wortleitungskondensator CA1 und ein Wortleitungskondensator der zweiten Wortleitung WL_L2 als zweiter Wortleitungskondensator CA2 bezeichnet.
  • Bei der Datenleseoperation der ersten Schicht L1 kann das Wortleitungs-Auswahlsignal LX_L1, das an den mit der ersten Wortleitung WL L1 verbundenen Wortleitungs-Auswahltransistor angelegt wird, in der Bitleitungs-Vorladeperiode den Schwach-Ein-Pegel Vwo aufweisen. Bei der Datenleseoperation der zweiten Schicht L2 kann das Wortleitungs-Auswahlsignal LX L2, das an den mit der zweiten Wortleitung WL L2 verbundenen Wortleitungs-Auswahltransistor angelegt wird, in der Bitleitungs-Vorladeperiode den Aus-Pegel Voff aufweisen. In einigen Ausführungsformen kann der zweite Wortleitungskondensator CA2 größer als der erste Wortleitungskondensator CA1 sein.
  • Wie vorstehend beschrieben, kann sich der Wortleitungskondensator CA auf die Abtastspanne auswirken, und daher gilt: je größer der Wortleitungskondensator CA, desto höher die Abtastspanne. Wenn die Datenleseoperation in Bezug auf die erste Schicht L1 mit einem relativ kleinen Wortleitungskondensator CA durchgeführt wird, kann das Wortleitungs-Auswahlsignal LX_L1 des Schwach-Ein-Pegels Vwo in der Bitleitungs-Vorladeperiode an den Wortleitungs-Auswahltransistor angelegt werden, um den Wortleitungs-Auswahltransistor schwach einzuschalten und somit den ersten Wortleitungskondensator CA1 zu erhöhen. Daher kann der Effekt auftreten, dass der erste Wortleitungskondensator CA1 und der zweite Wortleitungskondensator CA2 der zweiten Schicht L2 gleich oder ähnlich sind. Dementsprechend können der Spannungspegel der ersten Wortleitung WL L1 und der Spannungspegel der zweiten Wortleitung WL_L2 in einer Abtastperiode der Datenleseoperation der ersten Schicht L1 bzw. der Datenleseoperation der zweiten Schicht L2 gleich oder ähnlich sein, und somit können die Abtastspannen der ersten Schicht L1 und der zweiten Schicht L2 gleich oder ähnlich sein. 14A, 14B und 14C veranschaulichen ein Leseverfahren einer Speichervorrichtung anhand einer Beispielausführungsform der erfinderischen Konzepte. 14A, 14B und 14C veranschaulichen Beispiele, in denen Wortleitungs-Auswahlsignale LX_L1 und LX_L2 mit unterschiedlichen Pegeln oder Wellenformen während der Leseoperation der Speichervorrichtung der ersten Schicht L1 und der zweiten Schicht L2 zugeführt werden.
  • Unter Bezugnahme auf 14A können die Pegel der Wortleitungs-Auswahlsignale LX_L1 und LX_L2 bei der Datenleseoperation der ersten Schicht L1 und bei der Datenleseoperation der zweiten Schicht L2 unterschiedlich angewandt werden.
  • Bei der Datenleseoperation der ersten Schicht L1 kann das Wortleitungs-Auswahlsignal LX_L1, das an den mit der ersten Wortleitung verbundenen Wortleitungs-Auswahltransistor angelegt wird, d. h. das Wortleitungs-Auswahlsignal LX_L1, das an die erste Schicht L1 angelegt wird, in der Bitleitungs-Vorladeperiode einen ersten Schwach-Ein-Pegel Vwo1 aufweisen, und bei der Datenleseoperation der zweiten Schicht L2 kann das Wortleitungs-Auswahlsignal LX_L2, das an den mit der zweiten Wortleitung verbundenen Wortleitungs-Auswahltransistor angelegt wird, d. h. das Wortleitungs-Auswahlsignal LX_L2, das an die zweite Schicht L2 angelegt wird, in der Bitleitungs-Vorladeperiode einen zweiten Schwach-Ein-Pegel Vwo2 aufweisen. Der zweite Schwach-Ein-Pegel Vwo2 kann niedriger als der erste Schwach-Ein-Pegel Vwo1 sein. Dementsprechend können der Wortleitungs-Auswahltransistor TRx der ersten Schicht L1 und der Wortleitungs - Auswahltransistor TRy der zweiten Schicht L2 in der Bitleitungs-Vorladeperiode schwach eingeschaltet sein. Die Höhe des Leckstroms, der durch den Wortleitungs-Auswahltransistor TRx der ersten Schicht L1 fließt, kann jedoch relativ größer als die Höhe des Leckstroms, der durch den Wortleitungs-Auswahltransistor TRx der zweiten Schicht L2 fließt, sein. Dementsprechend kann es den Anschein haben, dass der erste Wortleitungskondensator CA1 relativ stärker erhöht ist als der zweite Wortleitungskondensator CA2, und daher kann der Effekt auftreten, dass der erste Wortleitungskondensator CA1 und der zweite Wortleitungskondensator CA2 gleich oder ähnlich sind. Mit anderen Worten, der Spannungspegel der ersten Wortleitung WL L1 und der Spannungspegel der zweiten Wortleitung WL_L2 in der Abtastperiode der Datenleseoperation der ersten Schicht L1 bzw. der Datenleseoperation der zweiten Schicht L2 können gleich oder ähnlich sein, und somit können die Abtastspannen der ersten Schicht L1 und der zweiten Schicht L2 gleich oder ähnlich sein.
  • Unter Bezugnahme auf 14B kann bei der Datenleseoperation der ersten Schicht L1 und der Datenleseoperation der zweiten Schicht L2 jedes der Wortleitungs-Auswahlsignale LX_L1 und LX_L2 in einem Teil der Bitleitungs-Vorladeperiode den Schwach-Ein-Pegel Vwo und im restlichen Teil den Aus-Pegel Voff aufweisen. In einigen Ausführungsformen kann sich eine Periode, in der das an die erste Schicht L1 angelegte Wortleitungs-Auswahlsignal LX_L1 den Schwach-Ein-Pegel Vwo aufweist, z. B. die erste Schwach-Ein-Periode Two1, von der Periode unterscheiden, in der das an die zweite Schicht L2 angelegte Wortleitungs-Auswahlsignal LX_L2 den Schwach-Ein-Pegel Vwo2 aufweist, z. B. die zweite Schwach-Ein-Periode Two2. Die zweite Schwach-Ein-Periode Two2 kann zum Beispiel kürzer als die erste Schwach-Ein-Periode Two1 sein.
  • Unter Bezugnahme auf 14C kann bei der Datenleseoperation der ersten Schicht L1 und der Datenleseoperation der zweiten Schicht L2 jedes der Wortleitungs-Auswahlsignale LX_L1 und LX_L2 in einem Teil der Bitleitungs-Vorladeperiode den Schwach-Ein-Pegel Vwo und im restlichen Teil den Aus-Pegel Voff aufweisen.
  • Zu diesem Zeitpunkt kann bei der Datenleseoperation der ersten Schicht L1 das an die erste Schicht L1 angelegte Wortleitungs-Auswahlsignal LX_L1 in der Bitleitungs-Vorladeperiode den ersten Schwach-Ein-Pegel Vwo1 aufweisen, und bei der Datenleseoperation der zweiten Schicht L2 kann das an die zweite Schicht L2 angelegte Wortleitungs-Auswahlsignal LX_L2 in der Bitleitungs-Vorladeperiode einen zweiten Schwach-Ein-Pegel Vwo2 aufweisen. Der erste Schwach-Ein-Pegel Vwo1 und der zweite Schwach-Ein-Pegel Vwo2 können unterschiedlich sein.
  • Wenn in einer Beispielausführungsform eine Periode, in der das an die erste Schicht L1 angelegte Wortleitungs-Auswahlsignal LX_L1 den ersten Schwach-Pegel Vwo1 beibehält und eine Periode, in der das an die zweite Schicht L1 angelegte Wortleitungs-Auswahlsignal LX L2 den zweiten Schwach-Ein-Pegel Vwo2 beibehält, gleich sind, kann der zweite Schwach-Ein-Pegel Vwo2 niedriger als der erste Schwach-Ein-Pegel Vwo1 sein. Die erfinderischen Konzepte sind jedoch nicht darauf beschränkt, und eine Periode, in der das an die erste Schicht L1 angelegte Wortleitungs-Auswahlsignal LX_L1 den ersten Schwach-Ein-Pegel Vwo1 beibehält, kann sich von einer Periode unterscheiden, in der das an die zweite Schicht L1 angelegte Wortleitungs-Auswahlsignal LX_L2 den zweiten Schwach-Ein-Pegel Vwo2 beibehält, und somit können der erste Schwach-Ein-Pegel Vwo1 und der zweite Schwach-Ein-Pegel Vwo2 je nach Länge der Perioden variieren. 15 ist ein Schaltdiagramm, das ein Verfahren zum Lesen einer Speichervorrichtung nach einer Beispielausführungsform der erfinderischen Konzepte veranschaulicht, und 16A, 16B und 16C veranschaulichen ein Verfahren zum Lesen einer Speichervorrichtung nach einer Beispielausführungsform der erfinderischen Konzepte. Ein Leseverfahren entsprechend der Position der ausgewählten Speicherzelle wird unter Bezugnahme auf 15 und 16A bis 16C beschrieben.
  • Unter Bezugnahme auf 15 kann der Abtastverstärker SA mit der Wortleitung verbunden werden, die mit der ausgewählten Speicherzelle unter den Wortleitungen WL1 bis WLn verbunden ist, und kann den Spannungspegel der Wortleitung mit der Referenzspannung Vref vergleichen und kann dann Daten der ausgewählten Speicherzelle lesen.
  • Wie mit Bezug auf 7 bis 14 beschrieben, kann nach dem Vorladen der Wortleitung das Vorladen der Bitleitung durchgeführt werden, und in der Bitleitungs-Vorladeperiode kann der mit der ausgewählten Wortleitung verbundene Zeilenschalter, z. B. die Wortleitungs-Auswahltransistoren TRx1 bis TRxn, als Reaktion auf die Wortleitungs-Auswahlsignale LX1 bis LXn des entsprechenden Schwach-Ein-Pegels schwach eingeschaltet werden. Dementsprechend kann die Abtastspanne des Abtastverstärkers SA erhöht werden.
  • Die Vorladespannung kann über einen an jede Bitleitung verbundenen Treiber DRV (oder den an die Bitleitungen verbundenen Spaltendecoder) an die Bitleitungen angelegt werden. Der Treiber DRV kann zum Beispiel den Bitleitungs-Vorladetransistor TRb und den Klemmtransistor TRCMP aus 8 enthalten. In einigen Ausführungsformen kann das Wortleitungs-Auswahlsignal LX je nach dem Abstand zwischen dem Treiber zum Anlegen der Vorladespannung an die Bitleitungen und den zu lesenden Speicherzellen, d. h. den ausgewählten Speicherzellen, unterschiedlich angelegt werden. Der Schwach-Ein-Pegel und/oder die Ausschaltzeit des Wortleitungs-Auswahlsignals LX können beispielsweise unterschiedlich angelegt werden. Dies wird unter Bezugnahme auf 16A bis 16C beschrieben.
  • Unter Bezugnahme auf 16A kann der Schwach-Ein-Pegel des Wortleitungs-Auswahlsignals LX, wenn das Auslesen in Bezug auf eine vom Treiber weit entfernte Speicherzelle durchgeführt wird, höher als der Schwach-Ein-Pegel des Wortleitungs-Auswahlsignals LX sein, wenn das Auslesen in Bezug auf eine in der Nähe des Treibers befindliche Speicherzelle durchgeführt wird.
  • In 15 kann beispielsweise der Abstand zwischen der ersten Speicherzelle MC1 und dem Treiber geringer als der Abstand zwischen der zweiten Speicherzelle MC2 und dem Treiber sein. Unter Bezugnahme auf 16A kann bei der Datenleseoperation der ersten Speicherzelle MC1 das erste Wortleitungs-Auswahlsignal LX1 in der Bitleitungs-Vorladeperiode einen dritten Schwach-Ein-Pegel aufweisen, und bei der Datenleseoperation der zweiten Speicherzelle MC2 kann ein n-tes Wortleitungs-Auswahlsignal LXn in der Bitleitungs-Vorladeperiode einen vierten Schwach-Ein-Pegel aufweisen. In einigen Ausführungsformen kann der vierte Schwach-Ein-Pegel höher als der dritte Schwach-Ein-Pegel sein. Mit anderen Worten, der Wortleitungs-Auswahltransistor TRx1 oder TRn kann in der Bitleitungs-Vorladeperiode schwach eingeschaltet sein, und zu diesem Zeitpunkt kann der n-te Wortleitungs-Auswahltransistor TRxn, der mit der zweiten Speicherzelle MC2 verbunden ist, die weiter vom Treiber entfernt liegt, stärker eingeschaltet sein als der erste Wortleitungs-Auswahltransistor TRx1, der mit der ersten Speicherzelle MC1 verbunden ist, die sich in der Nähe des Treibers befindet.
  • Die Lesestöreigenschaften können berücksichtigt werden, wenn die Wortleitungs-Auswahltransistoren TRx1 bis TRxn in der Bitleitungs-Vorladeperiode schwach eingeschaltet werden, um die Abtastspanne zu erhöhen. Mit zunehmendem Einschaltgrad des Auswahltransistors können sich die Lesestöreigenschaften verschlechtern. Andererseits kann mit zunehmendem Abstand zwischen dem Treiber und der Speicherzelle die Widerstandskomponente des Strompfades zunehmen und der Zellenstrom abnehmen, so dass die Lesestöreigenschaften gut sein können. Daher kann, wie vorstehend beschrieben, durch Einstellen des Einschaltgrads des mit der Speicherzelle verbundenen Wortleitungs-Auswahltransistors unter Berücksichtigung des Abstands der Speicherzelle vom Treiber die Abtastspanne erhöht werden, während die Lesestöreigenschaften der Speicherzellen auf einem konstanten Niveau gehalten werden.
  • Unter Bezugnahme auf 16B können bei der Datenleseoperation der ersten Speicherzelle MC1 und bei der Datenleseoperation der zweiten Speicherzelle MC2 sowohl das erste Wortleitungs-Auswahlsignal LX1 als auch das n-te Wortleitungs-Auswahlsignal LXn in einem Teil der Bitleitungs-Vorladeperiode einen Schwach- Ein-Pegel Vwo und in ihrer verbleibenden Zeit den Aus-Pegel Voff aufweisen. Dementsprechend können der erste Wortleitungs-Auswahltransistor TRx1 und der n-te Wortleitungs-Auswahltransistor TRxn schwach eingeschaltet werden und können dann in der Bitleitungs-Vorladeperiode ausgeschaltet werden.
  • In einigen Ausführungsformen kann sich eine Periode, in der das erste Wortleitungsauswahlsignal LX1 den Schwach-Ein-Pegel Vwo aufweist, z. B. eine dritte Schwach-Ein-Periode Two3, von einer Periode unterscheiden, in der das zweite Wortleitungsauswahlsignal LX2 den Schwach-Ein-Pegel Vwo aufweist, z. B. einer vierten Schwach-Ein-Periode Two4. Die vierte Schwach-Ein-Periode Two4 kann zum Beispiel länger als die dritte Schwach-Ein-Periode Two3 sein.
  • Unter Bezugnahme auf 16C kann bei der Datenleseoperation der ersten Speicherzelle MC1 und bei der Datenleseoperation der zweiten Speicherzelle MC2 sowohl das erste Wortleitungs-Auswahlsignal LX1 als auch das n-te Wortleitungs-Auswahlsignal LXn in einem Teil der Bitleitungs-Vorladeperiode den Schwach-Ein-Pegel und in der verbleibenden Zeit den Aus-Pegel Voff aufweisen.
  • In einigen Ausführungsformen kann bei der Datenleseoperation der ersten Speicherzelle MC1 das erste Wortleitungs-Auswahlsignal LX1 den dritten Schwach-Ein-Pegel Vwo3 in der Bitleitungs-Vorladeperiode aufweisen, und bei der Datenleseoperation von MC2 kann das n-te Wortleitungs-Auswahlsignal LXn den vierten Schwach-Ein-Pegel Vwo4 in der Bitleitungs-Vorladeperiode aufweisen. Der dritte Schwach-Ein-Pegel Vwo1 und der vierte Schwach-Ein-Pegel Vwo4 können unterschiedlich sein.
  • In einigen Ausführungsformen, wenn die Periode, in der das erste Wortleitungs-Auswahlsignal LX1 die dritte Schwach-Ein-Stufe Vwo3 beibehält und die Periode, in der das n-te Wortleitungs-Auswahlsignal LXn die vierte Schwach-Ein-Stufe Vwo4 beibehält, gleich sind, kann der vierte Schwach-Ein-Pegel Vwo4 höher als der dritte Schwach-Ein-Pegel Vwo3 sein. Die erfinderischen Konzepte sind jedoch nicht darauf beschränkt, die Periode, in der das erste Wortleitungsauswahlsignal LX1 den dritten Schwach-Ein-Pegel Vwo3 beibehält, kann sich von der Periode unterscheiden, in der das vierte n-te Wortleitungs-auswahlsignal LXn, und auch der dritte Schwach-Ein-Pegel Vwo3 und der vierte Schwach-Ein-Pegel Vwo4 können je nach Länge der Perioden variieren.
  • 17 ist ein Schaltdiagramm, das ein Verfahren zum Auslesen einer Speichervorrichtung nach einer Beispielausführungsform der erfinderischen Konzepte veranschaulicht.
  • Wenn unter Bezugnahme auf 17 die Datenleseoperation an der ausgewählten Speicherzelle MC_sel durchgeführt wird, kann der Spannungspegel der ausgewählten Wortleitung, die mit der ausgewählten Speicherzelle MC sel verbunden ist, z. B. die dritte Wortleitung WL3, je nach Operation, z. B. der Wortleitungs-Vorladeoperation, der Bitleitungs-Vorladeoperation und der Ladungsteilungsoperation, variieren. In einigen Ausführungsformen kann eine nicht ausgewählte Wortleitung neben der ausgewählten Wortleitung, z. B. mindestens eine Wortleitung neben der ausgewählten Wortleitung unter der ersten, zweiten, vierten bis n-ten Wortleitung WL1, WL2 und WL4 bis WLn gefloated werden. In einigen Ausführungsformen kann die mindestens eine Wortleitung in der Bitleitungs-Vorladeperiode gefloated werden und in den übrigen Perioden mit der Entladespannung, z. B. 0V, vorgespannt sein.
  • Wenn unter Bezugnahme auf 8 die Leseoperation durchgeführt wird, kann der mit der nicht ausgewählten Wortleitung verbundene Wortleitungs-Auswahltransistor TRx ausgeschaltet, der Entladetransistor TRWP eingeschaltet und somit die Entladespannung Vdc, d. h. die Sperrspannung Vinhx, an die nicht ausgewählten Wortleitungen angelegt werden, wodurch die nicht ausgewählte Wortleitung auf einen vorbestimmten oder alternativ Soll-Sperrpegel vorgespannt sein kann. Zu diesem Zeitpunkt kann nach einer Ausführungsform der erfinderischen Konzepte der Entladetransistor TRWP, der mit mindestens einer nicht ausgewählten Wortleitung neben der ausgewählten Wortleitung verbunden ist, in der Bitleitungs-Vorladeperiode abgeschaltet werden, wodurch die mindestens eine nicht ausgewählte Wortleitung gefloated werden kann.
  • Da bei der Leseoperation mindestens eine nicht ausgewählte Wortleitung neben der ausgewählten Wortleitung gefloated wird, können parasitäre Kondensatorkomponenten, die aufgrund benachbarter Wortleitungen unter den parasitären Kondensatorkomponenten der Wortleitung entstehen, reduziert werden.
  • In einigen Ausführungsformen können in einem Speicherzellenarray, das eine dreidimensionale Kreuzpunktstruktur aufweist, wenn die Wortleitungskondensator-Komponenten der ersten und zweiten Schicht unterschiedlich sind und die Wortleitungskondensator-Komponenten der zweiten Schicht größer als die Wortleitungskondensator-Komponenten der ersten Schicht sind, alle nicht ausgewählten Wortleitungen bei der Leseoperation in Bezug auf die erste Schicht auf den Sperrpegel vorgespannt werden, und mindestens eine nicht ausgewählte Wortleitung neben der ausgewählten Wortleitung unter den nicht ausgewählten Wortleitungen kann in der Bitleitungs-Vorladeperiode bei der Leseoperation in Bezug auf die zweite Schicht gefloated werden.
  • In einer Beispielausführungsform können bei der Leseoperation in Bezug auf die erste Schicht N nicht ausgewählte Wortleitungen (N ist eine positive ganze Zahl) neben der ausgewählten Wortleitung unter den nicht ausgewählten Wortleitungen in der Bitleitungs-Vorladeperiode gefloated werden, und bei der Leseoperation in Bezug auf die zweite Schicht können M nicht ausgewählte Wortleitungen (M ist eine positive ganze Zahl größer als N) neben der ausgewählten Wortleitung unter den nicht ausgewählten Wortleitungen in der Bitleitungs-Vorladeperiode gefloated werden.
  • Dementsprechend können die parasitären Kondensatorkomponenten der ausgewählten Wortleitung der zweiten Schicht relativ stark reduziert werden und die Kondensatorkomponenten der ausgewählten Wortleitungen, die aus der ersten und der zweiten Schicht ausgewählt wurden, können als gleich angesehen werden, so dass die Lesestöreigenschaften gleich sein können.
  • In einigen Ausführungsformen, wie mit Bezug auf 7 bis 16C beschrieben, kann der Wortleitungs-Auswahltransistor, der mit der in der Bitleitungs-Vorladeperiode ausgewählten Wortleitung verbunden ist, als Reaktion auf das Steuersignal des Schwach-Ein-Pegels schwach eingeschaltet werden.
  • In einigen Ausführungsformen kann der erste Wortleitungs-Auswahltransistor, der mit der ausgewählten Wortleitung der ersten Schicht verbunden ist, in der Bitleitungs-Vorladeperiode schwach eingeschaltet sein und der zweite Wortleitungs-Auswahltransistor, der mit der ausgewählten Wortleitung der zweiten Schicht verbunden ist, kann in der Bitleitungs-Vorladeperiode ausgeschaltet sein. Alternativ dazu kann das an den ersten Wortleitungs-Auswahltransistor angelegte Steuersignal näher am Ein-Pegel liegen als das an den zweiten Wortleitungs-Auswahltransistor angelegte Steuersignal.
  • 18A und 18B sind Diagramme, die ein Leseverfahren einer Speichervorrichtung nach einer Beispielausführungsform der erfinderischen Konzepte veranschaulichen. Es wird unter der Annahme beschrieben, dass die Kapazität des Wortleitungskondensators der zweiten Schicht L2 größer als die Kapazität des Wortleitungskondensators der ersten Schicht L1 ist.
  • Unter Bezugnahme auf 18A kann die Sperrspannung Vinhx an nicht ausgewählte Wortleitungen Unsel WL angelegt werden, wenn die Leseoperation in Bezug auf die erste Schicht L1 durchgeführt wird. Die Sperrspannung Vinhx kann zum Beispiel 0V betragen. Die nicht ausgewählten Wortleitungen Unsel_WL können auf 0V vorgespannt werden. Wenn die Leseoperation in Bezug auf die zweite Schicht L2 durchgeführt wird, können die nicht ausgewählten Wortleitungen Unsel WL neben der ausgewählten Wortleitung Sel WL unter den nicht ausgewählten Wortleitungen Unsel WL gefloated werden, und die verbleibenden nicht ausgewählten Wortleitungen können auf 0V vorgespannt werden. Obwohl 18A veranschaulicht, dass jede einzelne nicht ausgewählte Wortleitung, die der ausgewählten Wortleitung in beiden Richtungen der ausgewählten Wortleitung am nächsten liegt, gefloated wird, sind die erfinderischen Konzepte nicht darauf beschränkt, wie in 18B gezeigt, können jeweils zwei oder mehr nicht ausgewählte Wortleitungen in beiden Richtungen der ausgewählten Wortleitung gefloated werden. Zusätzlich kann als weitere Beispielausführungsform die nicht ausgewählte Wortleitung, die an die ausgewählte Wortleitung in einer Richtung der ausgewählten Wortleitung angrenzt, gefloated werden.
  • 19 ist ein Diagramm, das ein Leseverfahren einer Speichervorrichtung nach einer Beispielausführungsform der erfinderischen Konzepte veranschaulicht.
  • Wenn die Leseoperation in Bezug auf die erste Schicht L1 und wenn die Leseoperation in Bezug auf die zweite Schicht L2 durchgeführt werden, können nicht ausgewählte Wortleitungen Unsel WL, die an die ausgewählte Wortleitung Sel WL angrenzen, unter den nicht ausgewählten Wortleitungen Unsel_WL gefloated werden, und die verbleibenden nicht ausgewählten Wortleitungen können auf 0 V vorgespannt werden. In einigen Ausführungsformen kann die Anzahl der nicht ausgewählten Wortleitungen Unsel_WL, die bei der Leseoperation auf der zweiten Schicht L2 gefloated werden sollen, größer als die Anzahl der nicht ausgewählten Wortleitungen Unsel_WL sein, die gefloated werden sollen, wenn die Leseoperation auf der ersten Schicht L1 durchgeführt wird.
  • 20 ist ein Schaltdiagramm, das ein Beispiel für die Kompensation des Leckstroms bei der Datenleseoperation veranschaulicht.
  • Nach den vorstehend beschriebenen Ausführungsformen kann die Wortleitung WL während des Datenleseprozesses gefloated werden und der Leckstrom in die gefloatete Wortleitung WL fließen, was auf verschiedene Faktoren zurückzuführen ist (z. B. die Vielzahl nicht ausgewählter Speicherzellen, die mit der Wortleitung verbunden sind), wodurch das Spannungsniveau der Wortleitung WL schwanken kann. Um den Einfluss des Leckstroms zu kompensieren, kann der Leckstrom unter Verwendung einer Stromquelle von einem Sensorknoten SN abgeleitet werden.
  • Bezug nehmend auf 20, können ein Kompensationsschalter SW1 und die Stromquelle mit dem Messknoten SN verbunden werden. Obwohl ein Beispiel veranschaulicht wird, in dem der Kompensationsschalter SW1 als NMOS-Transistor implementiert ist, sind die erfinderischen Konzepte nicht darauf beschränkt, und der Kompensationsschalter SW1 kann als PMOS-Transistor, als Transmissionsgate oder als eine andere Art von Schaltvorrichtung implementiert werden. Der Kompensationsschalter SW1 kann gesteuert werden, um durch ein Kompensationssteuersignal BC ein- und ausgeschaltet zu werden. Der Kompensationsschalter SW1 kann als Reaktion auf das Kompensationssteuersignal BC des hohen Pegels in der Bitleitungs-Vorladeperiode eingeschaltet werden, und die Stromquelle kann einen vorbestimmten oder alternativ Soll-Kompensationsstrom aufnehmen. In einigen Ausführungsformen kann der Kompensationsstrom so eingestellt werden, dass er gleich oder ähnlich dem Leckstrom ist, der in die Wortleitung WL fließt. Auf diese Weise kann der Leckstrom durch die Stromquelle kompensiert werden.
  • 21 ist ein Diagramm, das ein Beispiel veranschaulicht, in dem Ausführungsformen der erfinderischen Konzepte auf die 3D-Speichervorrichtung angewandt werden. In 21 ist ein Speicherzellenarray dargestellt, das die erste und die zweite Schicht umfasst, wobei jedoch eine größere Anzahl von Schichten im Speicherzellenarray vorgesehen sein kann.
  • Unter Bezugnahme auf 21 kann die Speichervorrichtung eine Peri- (periphere) Schicht 201a, in der ein Peri- (peripherer) Bereich einschließlich peripherer Schaltkreise angeordnet ist, und eine erste Schicht 202a und eine zweite Schicht 203a, in denen Speicherzellen angeordnet sind, enthalten. Sowohl die erste Schicht 202a als auch die zweite Schicht 203a kann die Vielzahl von Speicherzellen und damit verbundenen Wortleitungen/Bitleitungen enthalten. Obwohl ein Beispiel, bei dem die Peri-Schicht 201a einen Schreibtreiber/Tast-Verstärker und eine Steuerlogik enthält, in 21 dargestellt ist, können außerdem verschiedene Arten von peripheren Schaltungen, die mit Speicheroperationen zusammenhängen, in der Peri-Schicht vorgesehen sein. Darüber hinaus kann der Schreib-Treiber/Tast-Verstärker von der ersten Schicht 202a und der zweiten Schicht 203a gemeinsam genutzt werden.
  • Wie vorstehend mit Bezug auf 5A und 5B beschrieben, können sich die erste Schicht 202a und die zweite Schicht 203a mindestens eine Signalleitung in der 3D-Speichervorrichtung teilen. Die erste Schicht 202a und die zweite Schicht 203a können sich die Wortleitung oder die Bitleitung teilen. In der Vielzahl der Schichten der gestapelten Struktur können die Wortleitung und die Bitleitung der zweiten Schicht 202a eine größere Kapazitätskomponente (oder eine größere Belastung) als die Wortleitung und die Bitleitung der ersten Schicht 201a aufweisen, und nach Beispielausführungsformen der vorstehend beschriebenen erfinderischen Konzepte können bei der Datenleseoperation Wortleitungs-Auswahlsignale, die an den Wortleitungs-Auswahltransistor angelegt werden, in der ersten Schicht 201a und der zweiten Schicht 202a unterschiedlich gesteuert werden. Darüber hinaus können nach den Beispielausführungsformen der vorstehend beschriebenen erfinderischen Konzepte bei der Datenleseoperation nicht ausgewählte Wortleitungen, die an die ausgewählte Wortleitung angrenzen, in der ersten Schicht 201a und der zweiten Schicht 202a unterschiedlich gesteuert werden.
  • 22 ist ein Blockdiagramm, das ein Beispiel veranschaulicht, in dem eine Speichervorrichtung nach den Ausführungsformen der erfinderischen Konzepte auf ein SSD-System angewandt wird.
  • Unter Bezugnahme auf 22 kann das SSD-System 1000 einen Host 1100 und ein SSD 1200 umfassen. Das SSD 1200 kann über einen Signalanschluss Signale mit dem Host 1100 austauschen und über einen Stromanschluss mit Strom versorgt werden. Das SSD 1200 kann einen SSD-Controller 1210, eine Hilfsleistungsversorgung 1220 und eine Vielzahl von nichtflüchtigen Speichervorrichtungen 1230, 1240 und 1250 enthalten. Mindestens eine der Vielzahl nichtflüchtiger Speichervorrichtungen 1230, 1240 und 1250 kann eine resistive Speichervorrichtung sein, und die Speichervorrichtung nach Beispielausführungsformen der erfinderischen Konzepte kann als eine der Vielzahl nichtflüchtiger Speichervorrichtungen 1230, 1240 und 1250 angewandt werden.
  • Der SSD-Controller 1210 kann über eine Vielzahl von Kanälen Ch1 bis Chn mit der Vielzahl von Speichervorrichtungen 1230, 1240 und 1250 verbunden werden und kann somit Daten in der Vielzahl von Speichervorrichtungen 1230, 1240 und 1250 speichern oder Daten aus der Vielzahl von Speichervorrichtungen 1230, 1240 und 1250 lesen.
  • 23 ist ein Blockdiagramm, das eine Implementierung eines Speichersystems nach verschiedenen Ausführungsformen erfinderischer Konzepte veranschaulicht. In 23 ist ein Beispiel dargestellt, in dem ein Speichersystem 2000 ein Speichermodul 2200 enthält, und das Speichermodul 2200 kann der Speichervorrichtung in der vorstehend beschriebenen Ausführungsform entsprechen oder eine Vielzahl von Speichervorrichtungen in der vorstehend beschriebenen Ausführungsform enthalten.
  • Unter Bezugnahme auf 23 kann ein Speicher-Controller 2100 den gesamten Betrieb des Speichersystems 2000 steuern. Obwohl in 23 nicht dargestellt, kann der Speicher-Controller 2100 darüber hinaus verschiedene andere Komponenten, wie z. B. einen Befehls-/Adressgenerator, eine Host-Schnittstelle und eine Speicher-Schnittstelle, als Komponenten zur Steuerung von Speicheroperationen enthalten.
  • Das Speichermodul 2200 kann eine Vielzahl von Speicherchips enthalten, die auf einer Modulplatine montiert sind. Das Speichermodul 2200 kann zum Beispiel den ersten bis N-ten Speicherchip 2210_1 bis 2210_N enthalten. Darüber hinaus kann jeder von dem ersten bis N-ten Speicherchip 2210_1 bis 2210_N der Speichervorrichtung in den vorstehend beschriebenen Ausführungsformen entsprechen, und dementsprechend kann jeder von dem ersten bis N-ten Speicherchip 2210_1 bis 2210_N eine Steuerlogik zur Durchführung verschiedener Steueroperationen im Zusammenhang mit dem Lesen von Daten in den vorstehend beschriebenen Ausführungsformen enthalten. Bei der Datenleseoperation des ersten bis N-ten Speicherchips 2210_1 bis 2210_N kann zum Beispiel der Wortleitungs-Auswahltransistor in der Bitleitungs-Vorladeperiode schwach eingeschaltet sein, und der Spannungspegel des Wortleitungs-Auswahlsignals, das angelegt wird, um den Wortleitungs-Auswahltransistor schwach einzuschalten, kann in der ersten Schicht und in der zweiten Schicht unterschiedlich sein. Außerdem können nicht ausgewählte Wortleitungen, die an die ausgewählte Wortleitung angrenzen, in der Bitleitungs-Vorladeperiode gefloated werden, und die Anzahl der gefloateten nicht ausgewählten Wortleitungen in der ersten Schicht und in der zweiten Schicht kann unterschiedlich sein.
  • Das Speichermodul 2200 kann in Form eines einreihigen Speichermoduls (SIMM; SIMM = Single In-line Memory Module) oder eines zweireihigen Speichermoduls (DIMM; DIMM = Dual In-line Memory Module) implementiert werden. Darüber hinaus kann das Speichermodul 2200 verschiedenen Arten von DIMMs entsprechen, und verschiedene Arten von DIMMs wie FB-DIMMs und LR-DIMMs können auf die Speichermodule 2200 angewandt werden. Alternativ kann das Speichermodul 2200 einem nichtflüchtigen DIMM (NVDIMM) entsprechen, in dem der nichtflüchtige Speicher 2220 montiert ist, um das Problem des flüchtigen Speichers zu kompensieren, bei dem Daten verloren gehen, wenn die Stromversorgung unterbrochen wird.
  • Als verschiedene Modultypen, kann das Speichermodul 2200, wenn das Speichermodul 2200 ein PRAM als resistiven Speicher enthält, außerdem als P_DIMM bezeichnet werden. Ausführungsformen der erfinderischen Konzepte können neben den vorstehenden Ausführungen auf verschiedene Arten von Modulen angewandt werden. Da das Speichermodul 2200 zum Beispiel Kreuzpunktspeicherchips, die resistive Speicherzellen vom 3D-Typ aufweisen, enthalten kann, kann das Speichermodul 2200 als Kreuzpunkt-DIMM oder 3D-Kreuzpunkt-DIMM bezeichnet werden.
  • Wenn das Speichermodul 2200 dem NVDIMM entspricht, kann das Speichermodul 2200 auf der Grundlage verschiedener Arten von Spezifikationen wie NVDIMM-N und NVDIMM-P arbeiten. Dementsprechend kann der nichtflüchtige Speicher 2220 zur Datenspeicherung oder als Puffer verwendet werden. Darüber hinaus kann jeder von dem ersten bis N-ten Speicherchip 2210_1 bis 2210_N auf der Grundlage einer doppelten Datenrate (DDR) zum Senden und Empfangen von Daten bei der steigenden und fallenden Flanke des Taktgebers arbeiten. Das Speichermodul 2200 kann in einem DDR-Steckplatz montiert werden. Das Speichermodul 2200 kann zum Beispiel in einem DDR-Steckplatz wie DDR4 oder DDR5 montiert werden, um auf der Grundlage einer entsprechenden Spezifikation zu arbeiten. Zusätzlich kann die Speichervorrichtung 200 aus 1 nach den vorstehend beschriebenen Ausführungsformen für die Implementierung des nichtflüchtigen Speichers 2220 des Speichermoduls 2200 verwendet werden.
  • 24 ist ein Blockdiagramm, das ein Beispiel veranschaulicht, in dem eine Speichervorrichtung nach Ausführungsformen der erfinderischen Konzepte als Puffer eines Controllers verwendet wird.
  • Unter Bezugnahme auf 24 kann ein Speichersystem 3000 einen Controller 3100 und eine Flash-Speichervorrichtung 3200 enthalten, und die Flash-Speichervorrichtung 3200 kann eine Flash-Speicherzelle 3210 und eine Steuerlogik 3220 enthalten. Darüber hinaus kann der Speicher-Controller 3100 eine Flash-Translation-Layer (FTL) 3110 und einen Puffer 3120 zur temporären Speicherung von Daten DATA und Metadaten enthalten, die der Flash-Speichervorrichtung 3200 zugeführt werden. Der Controller 3100 kann die Flash-Speichervorrichtung 3200 steuern, um als Antwort auf eine Schreib-/Leseanforderung vom Host in der Flash-Speicherzelle 3210 gespeicherte Daten oder Programmdaten in die Flash-Speicherzelle 3210 einzulesen. Im Einzelnen kann der Controller 3100 die Programm-, Lese- und Löschoperationen in Bezug auf die Flash-Speichereinheit 3200 steuern, indem er der Flash-Speichereinheit 3200 eine Adresse ADDR, einen Befehl CMD und ein Steuersignal CTRL zur Verfügung stellt.
  • Der Puffer 3120 kann eine Speichervorrichtung nach den vorstehend beschriebenen Ausführungsformen enthalten, und somit kann der Puffer 3120 eine resistive Speichervorrichtung enthalten. Darüber hinaus kann nach den vorstehend beschriebenen Ausführungsformen die Datenabtastoperation auf der Grundlage der Pseudo-Floating-Operation der Wortleitung und/oder der Bitleitung beim temporären Speichern und Lesen von Daten DATA und Metadaten in der resistiven Speichervorrichtung durchgeführt werden.
  • Der Speicher-Controller 130 sowie jedes andere vorstehend beschriebene Element (z. B. der Speicher-Controller 100, die Lese-/Schreibschaltung 220, die Steuerlogik 230 usw.) kann Verarbeitungsschaltungen, wie z. B. Hardware, die Logikschaltungen enthält; eine Hardware/Software-Kombination, wie z. B. einen Prozessor, der Software ausführt; oder eine Kombination davon enthalten. Die Verarbeitungsschaltung kann zum Beispiel insbesondere eine zentrale Verarbeitungseinheit (CPU), eine arithmetische Logikeinheit (ALU), einen digitalen Signalprozessor, einen Mikrocomputer, ein Field Programmable Gate Array (FPGA), ein System-on-Chip (SoC), eine programmierbare Logikeinheit, einen Mikroprozessor, eine anwendungsspezifische integrierte Schaltung (ASIC) usw. umfassen, ist aber nicht darauf beschränkt.
  • In den vorstehend beschriebenen Ausführungsformen wird die Speichervorrichtung so beschrieben, dass sie ein resistives Gedächtnis enthält, aber Ausführungsformen der erfinderischen Konzepte müssen nicht darauf beschränkt werden. Ausführungsformen der erfinderischen Konzepte können beispielsweise auf verschiedene Arten von Speichervorrichtungen angewandt werden, die Datenabtastung auf der Grundlage von Vorladeoperationen auf Wortleitungen und/oder Bitleitungen durchführen. Beispielsweise können Ausführungsformen der erfinderischen Konzepte auf verschiedene Arten von flüchtigen und nichtflüchtigen Speichern, wie z. B. ein DRAM, ein mobiles DRAM, ein SRAM oder Flash-Speichervorrichtungen angewandt werden.
  • Während die erfinderischen Konzepte insbesondere unter Bezugnahme auf ihre Ausführungsformen gezeigt und beschrieben worden sind, wird davon ausgegangen, dass darin verschiedene Änderungen in Form und Einzelheiten vorgenommen werden können, ohne vom Geist und Umfang der folgenden Ansprüche abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 1020190118378 [0001]

Claims (20)

  1. Speichervorrichtung, umfassend: ein Speicherzellenarray, das eine Vielzahl von Speicherzellen in einem Bereich umfasst, in dem sich eine Vielzahl von Wortleitungen und eine Vielzahl von Bitleitungen kreuzen; einen Zeilendecoder, der eine Vielzahl von Zeilenschaltern entsprechend der Vielzahl von Wortleitungen umfasst und eingerichtet ist, um eine Auswahloperation auf der Vielzahl von Wortleitungen durchzuführen; einen Spaltendecoder, der eine Vielzahl von Spaltenschaltern umfasst, die den Bitleitungen entsprechen und eingerichtet sind, um eine Auswahloperation auf der Vielzahl von Bitleitungen durchzuführen; und eine Steuerlogik, die eingerichtet ist, um eine Vorladeoperation zu steuern, die auf einer ausgewählten Wortleitung, die mit einer ausgewählten Speicherzelle verbunden ist, in einer Wortleitungs-Vorladeperiode in einer Datenleseoperation durchzuführen ist, und um eine Vorladeoperation zu steuern, die auf einer ausgewählten Bitleitung, die mit der ausgewählten Speicherzelle verbunden ist, in einer Bitleitungs-Vorladeperiode nach der Wortleitungs-Vorladeperiode durchzuführen ist; wobei der Zeilenschalter, der mit der ausgewählten Wortleitung verbunden ist, in der Bitleitungs-Vorladeperiode schwach eingeschaltet wird.
  2. Speichervorrichtung nach Anspruch 1, die ferner einen Abtastverstärker umfasst, der mit der ausgewählten Wortleitung verbunden ist, um Daten der ausgewählten Speicherzelle durch Vergleich einer Spannung der ausgewählten Wortleitung mit einer Referenzspannung zu erfassen.
  3. Speichervorrichtung nach Anspruch 1, wobei der Zeilenschalter eingeschaltet wird, um die ausgewählte Wortleitung in der Wortleitungs-Vorladeperiode vorzuladen, und der Zeilenschalter in der Bitleitungs-Vorladeperiode schwach eingeschaltet wird, so dass die ausgewählte Wortleitung pseudo-gefloated wird.
  4. Speichervorrichtung nach Anspruch 1, wobei ein Steuersignal eines Schwach-Ein-Pegels an den Zeilenschalter in der Bitleitungs-Vorladeperiode angelegt wird, in der der Schwach-Ein-Pegel ein Pegel zwischen einem Ein-Pegel zum Einschalten des Zeilenschalters und einem Aus-Pegel zum Ausschalten des Zeilenschalters ist.
  5. Speichervorrichtung nach Anspruch 4, wobei der Zeilenschalter einen Transistor enthält, der einen mit der ausgewählten Wortleitung verbundenen Drain-Anschluss, einen Gate-Anschluss, an den das Steuersignal angelegt wird, und einen mit einer Datenleitung verbundenen Source-Anschluss umfasst, und der Schwach-Ein-Pegel des Steuersignals niedriger als der Ein-Pegel und höher als der Aus-Pegel ist.
  6. Speichervorrichtung nach Anspruch 4, wobei das Speicherzellenarray jeweils eine Vielzahl von Speicherzellen umfasst und jede eine erste Schicht und eine zweite Schicht umfasst, die vertikal gestapelt sind, und wobei, wenn eine Leseoperation an einer ersten Speicherzelle der ersten Schicht durchgeführt wird, ein Steuersignal eines ersten Pegels an einen ersten Zeilenschalter angelegt wird, der mit der ersten Speicherzelle in der Bitleitungs-Vorladeperiode verbunden ist, und wenn die Leseoperation an einer zweiten Speicherzelle der zweiten Schicht durchgeführt wird, wird in der Bitleitungs-Vorladeperiode ein Steuersignal eines zweiten Pegels an einen mit der zweiten Speicherzelle verbundenen Schalter der zweiten Zeile angelegt, und der erste Pegel und der zweite Pegel sind unterschiedlich.
  7. Speichervorrichtung nach Anspruch 6, wobei der erste Pegel ein Pegel zwischen dem Ein-Pegel und dem Aus-Pegel ist, und der zweite Pegel der Aus-Pegel ist.
  8. Speichervorrichtung nach Anspruch 6, wobei der erste Pegel und der zweite Pegel Pegeln zwischen dem Ein-Pegel und dem Aus-Pegel sind.
  9. Speichervorrichtung nach Anspruch 6, wobei sich die erste Schicht und die zweite Schicht die Vielzahl der Bitleitungen teilen.
  10. Speichervorrichtung nach Anspruch 6, wobei jede von der ersten Speicherzelle der ersten Schicht und der zweiten Speicherzelle der zweiten Schicht eine Auswahlvorrichtungsschicht und eine auf der Auswahlvorrichtungsschicht gestapelte Schicht mit variablem Widerstand umfasst.
  11. Speichervorrichtung nach Anspruch 6, wobei die erste Speicherzelle der ersten Schicht eine erste Auswahlvorrichtungsschicht, die auf eine erste Wortleitung gestapelt ist, eine erste Schicht mit variablem Widerstand, die auf die erste Auswahlvorrichtungsschicht gestapelt ist, und die Bitleitung, die auf die erste Schicht mit variablem Widerstand gestapelt ist, umfasst, und die zweite Speicherzelle der zweiten Schicht eine zweite Auswahlvorrichtungsschicht, die auf eine zweite Wortleitung gestapelt ist, eine zweite Schicht mit variablem Widerstand, die auf die zweite Auswahlvorrichtungsschicht gestapelt ist, und eine zweite Wortleitung, die auf die zweite Schicht mit variablem Widerstand gestapelt ist, umfasst.
  12. Speichervorrichtung nach Anspruch 4, wobei die Vielzahl von Speicherzellen eine erste Speicherzelle und eine zweite Speicherzelle enthält, die weiter von dem Spaltendecoder entfernt als die erste Speicherzelle positioniert ist, und wobei, wenn eine Leseoperation an der ersten Speicherzelle durchgeführt wird, in der Bitleitungs-Vorladeperiode ein Steuersignal eines dritten Pegels an einen ersten Zeilenschalter angelegt wird, der mit der ersten Speicherzelle verbunden ist, und wenn die Leseoperation an einer zweiten Speicherzelle durchgeführt wird, wird in der Bitleitungs-Vorladeperiode ein Steuersignal eines vierten Pegels an einen mit der zweiten Speicherzelle verbundenen Schalter der zweiten Zeile angelegt, und der dritte Pegel und der vierte Pegel sind unterschiedlich.
  13. Speichervorrichtung nach Anspruch 12, wobei der dritte Pegel und der vierte Pegel Pegeln zwischen dem Ein-Pegel und dem Aus-Pegel sind, wobei der vierte Pegel höher als der dritte Pegel ist.
  14. Speichervorrichtung nach Anspruch 1, die ferner einen Kompensationsschalter und eine mit der ausgewählten Wortleitung verbundene Stromquelle umfasst, wobei, wenn der Kompensationsschalter in der Bitleitungs-Vorladeperiode eingeschaltet wird und die Stromquelle elektrisch mit der Wortleitung verbunden ist, der in der Wortleitung zu erzeugende Leckstrom kompensiert wird.
  15. Speichervorrichtung nach Anspruch 1, wobei jede der Vielzahl von Speicherzellen eine Vorrichtung mit variablem Widerstand umfasst, die ein Phasenänderungsmaterial umfasst.
  16. Speichervorrichtung, umfassend: ein Speicherzellenarray, das eine erste Schicht und eine zweite Schicht umfasst, die sich eine Vielzahl von Bitleitungen teilen und gestapelt sind, wobei sowohl die erste Schicht als auch die zweite Schicht eine Vielzahl von Speicherzellen in einem Bereich umfasst, in dem eine Vielzahl von Wortleitungen und die Vielzahl von Bitleitungen einander kreuzen; einen Zeilendecoder, der eine Vielzahl von Zeilenschaltern entsprechend der Vielzahl von Wortleitungen umfasst und eingerichtet ist, um eine Auswahloperation auf der Vielzahl von Wortleitungen durchzuführen; einen Spaltendecoder, der eine Vielzahl von Spaltenschaltern umfasst, die der Vielzahl von Bitleitungen entsprechen und eingerichtet sind, um eine Auswahloperation auf der Vielzahl von Bitleitungen durchzuführen; eine Wortleitungs-Vorladevorrichtung, die eingerichtet ist, um eine Wortleitungs-Vorladespannung an eine vom Zeilendecoder ausgewählte Wortleitung in einer Wortleitungs-Vorladeperiode anzulegen; eine Bitleitungs-Vorladevorrichtung, die eingerichtet ist, um eine Bitleitungs-Vorladespannung an eine vom Spaltendecoder ausgewählte Bitleitung in einer Bitleitungs-Vorladeperiode anzulegen; und einen Komparator, der eine Spannung der ausgewählten Wortleitung mit einer Referenzspannung vergleicht und ein Vergleichsergebnis ausgibt, wobei, wenn eine Datenleseoperation an einer ersten Speicherzelle der ersten Schicht durchgeführt wird, ein erstes Wortleitungs-Auswahlsignal eines ersten Pegels an einen ersten Zeilenschalter angelegt wird, der mit der ersten Speicherzelle verbunden ist, um den ersten Zeilenschalter in der Wortleitungs-Vorladeperiode einzuschalten, und das erste Wortleitungs-Auswahlsignal eines dritten Pegels zwischen einem zweiten Pegel und dem ersten Pegel an den ersten Zeilenschalter angelegt wird, um den ersten Zeilenschalter in der Bitleitungs-Vorladeperiode auszuschalten.
  17. Speichervorrichtung nach Anspruch 16, wobei, wenn eine Datenleseoperation an einer zweiten Speicherzelle der zweiten Schicht durchgeführt wird, wird ein zweites Weltleitungs-Auswahlsignal eines ersten Pegels an einen mit der zweiten Speicherzelle verbundenen Schalter der zweiten Zeile in der Wortleitungs-Vorladeperiode angelegt, und das zweite Wortleitungs-Auswahlsignal des zweiten Pegels wird an den Schalter der zweiten Zeile in der Bitleitungs-Vorladeperiode angelegt.
  18. Speichervorrichtung nach Anspruch 17, wobei, wenn die Daten-Leseoperation an der ersten Speicherzelle durchgeführt wird, wird eine erste Wortleitung, die zwischen der ersten Speicherzelle und dem ersten Zeilenschalter verbunden ist, in der Bitleitungs-Vorladeperiode pseudo-gefloated, und wenn die Datenleseoperation an der zweiten Speicherzelle durchgeführt wird, wird eine zweite Wortleitung, die zwischen der zweiten Speicherzelle und dem Schalter der zweiten Zeile verbunden ist, in der Bitleitungs-Vorladeperiode gefloated.
  19. Speichervorrichtung nach Anspruch 18, wobei eine Kapazität der ersten Wortleitung der ersten Schicht kleiner als eine Kapazität der zweiten Wortleitung der zweiten Schicht ist.
  20. Speichervorrichtung nach Anspruch 18, wobei, wenn die Datenleseoperation an der ersten Speicherzelle durchgeführt wird, wird in der Bitleitungs-Vorladeperiode eine Sperrspannung an nicht ausgewählte Wortleitungen der ersten Schicht angelegt, und wenn die Datenleseoperation an der zweiten Speicherzelle durchgeführt wird, wird in der Bitleitungs-Vorladeperiode mindestens eine nicht ausgewählte Wortleitung unter den nicht ausgewählten Wortleitungen der zweiten Schicht gefloated.
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