JP5529352B2 - リング発振器を用いた記憶素子の読み出し - Google Patents

Description

種々のタイプの電子メモリが知られている。一般的に、電気信号を用いて、データ値が、それらの電子メモリに記憶され、及び、それらの電子メモリから取り出される。そのようなメモリ（または記憶装置）内の記憶素子すなわち「セル」を個別にアドレス指定することによって、それらの記憶素子の各々に対する書き込み及び読み出し動作を実行できるようになっている。

しかしながら、近年開発された記憶素子のタイプには、既知の信号技術によって、それらの記憶素子に格納されているデータ値が不適切に変更されたり悪影響を被ったりする可能性があるものがある。本教示は、これらの問題及びその他の問題に対処する。

米国特許出願公開公報第２０１０／０１１０７５１号明細書

１例にしたがうデータ記憶装置のブロック図である。 別の例にしたがうデータ記憶システムのブロック図である。 １例にしたがう方法の一部を示す流れ図である。 図３Ａの方法の別の部分を示す流れ図である。 別の例にしたがう方法を示す流れ図である。

以下、添付の図面を参照して本発明の例示的な実施形態を説明する。

データ記憶素子と共に使用するための方法及び装置が提供される。リング発振器が、フィードバックループが画定乃至形成されるように、アレイ内の選択された記憶素子に結合される。リング発振器の振動（または発振）の周期が測定されて基準値と比較される。該比較にしたがって、該選択された記憶素子に記憶されているデータ値が決定される。該記憶されているデータ値は、リング発振器を介して（またはリング発振器によって）アクセスされ及び読み出されるときに本質的に変化しない。本教示にしたがって、メモリスタ（memristor）または他の記憶素子を有するメモリアレイを使用することができる。

１実施形態では、装置は、それぞれの行アドレスライン及び列アドレスラインによって個別にアドレス指定可能な複数の記憶素子を備える。該装置はまた、フィードバック経路を確立乃至形成するために、行アドレスライン及び列アドレスラインを介して記憶素子に選択的に結合されるように構成されたリング発振器を備える。該リング発振器は、該リング発振器に結合されている記憶素子のうちの１つに記憶されているデータ値に対応する振動周期によって特徴付けられる。

別の実施形態では、データ値を記憶するためのシステムは、複数の記憶素子からなるアレイ（メモリアレイ）を備える。該システムはまた、入力ノード及び出力ノードによって特徴付けられるリング発振器を備える。該リング発振器は、該入力ノード及び出力ノードを介して該リング発振器に結合されている記憶素子のうちから選択された１つの記憶素子に記憶されているデータ値に対応する固有の周期で（または、該データ値にしたがって固有の周期で）動作する。該システムはさらに、該固有の周期と複数の記憶素子からなる該アレイについて既に決定されている基準値を比較するように構成された制御回路を備える。該制御回路はさらに、該比較にしたがって、データ値を示すデジタル信号を提供するように構成されている。

さらに別の実施形態では、方法は、メモリアレイの全ての記憶素子を第１の値にプログラムする（すなわち、該記憶素子に該第１の値を書き込む）ことを含む。該方法はまた、該メモリアレイの選択された記憶素子を第１の値とは異なる第２の値にプログラムすることを含む。該方法はさらに、該選択された記憶素子に結合されているリング発振器の第１の振動周期「P1」を測定することを含む。さらに、該方法は、全ての記憶素子を第２の値にプログラムし、該選択された記憶素子を第１の値にプログラムすることを含む。該方法また、該選択された記憶素子に結合されているリング発振器の第２の振動周期「P2」を測定することを含む。該方法はさらに、第１の振動周期P1及び第２の振動周期P2を用いて該アレイの基準値「Ｖ」を計算することを含む。

別の実施形態では、データ記憶アレイにアクセスする方法は、フィードバックループが画定乃至形成されるように、リング発振器の入力ノード及び出力ノードを介して、該データ記憶アレイ中の選択された記憶素子にリング発振器を結合することを含む。該方法はまた、該リング発振器の振動周期を測定することを含む。該方法はさらに、測定された該振動周期と、該データ記憶アレイについて既に決定されている基準値とを比較することを含む。該方法はさらに、該比較にしたがって、該選択された記憶素子に記憶されているデータ値を決定することを含む。

第１の例示的な装置
図１は装置１００のブロック図である。装置１００は、例示であって、本教示を限定するものではない。したがって、他の装置、機器、またはシステムを、本教示にしたがって構成し及び／または動作させることができる。

装置１００は、データ記憶素子１０４のメモリアレイ（単にアレイともいう）１０２を備えている。データ記憶素子１０４（本明細書では、データ記憶素子１０４を記憶素子１０４ともいう）の各々は、少なくとも１つの電気的特性の対応する値によって（または、該電気的特性に対応付けて）少なくとも２つの異なるデータ値を記憶するように構成されている。そのような電気的特性には、抵抗、キャパシタンス（静電容量）、インダクタンス、または、これらの２以上の組み合わせが含まれる。１例では、それぞれの記憶素子１０４は、電気抵抗の不揮発性調整を利用して、２進（すなわち２を基数とする）データ、すなわち、値「０」または「１」の１ビットを記憶することができる。１例では、記憶素子１０４の一部または全てが、記憶抵抗（memory resistor）すなわち「メモリスタ」１０６によって画定（または実施）される。他の記憶素子のタイプ及び／または（３、８、１６などを基数とする）他のデータ記憶スキーマ（または他のデータ記憶方式）を使用することもできる。

アレイ１０２は、明瞭化のために、全部で１２個の記憶素子１０４を含む４×３の配列として示されている。しかしながら、本教示では、１０００×１０００（１Ｋ×１Ｋ）までの及びそれより大きな任意の実用的なサイズ及び構成のアレイが考慮されている。記憶素子１０４の各々は、対応する行アドレスライン１０８及び列アドレスライン１１０を介して個別にアドレス指定可能である。任意の特定の記憶素子１０４にアクセスすることができ、特定の行アドレスライン１０８及び特定の列アドレスライン１１０を介してデータ値の書き込み及び読み出しが可能である。

装置１００はまた、行アドレスライン１０８を介して装置１００の種々の部分または他の構成を記憶素子１０４中の選択された記憶素子に結合するように構成された行スイッチネットワーク（行スイッチ回路網ともいう）１１２を備えている。行スイッチネットワーク１１２は、電界効果トランジスタ（FET）、パスFET（pass FET）、パスゲート（pass gate）、ダイオード、バイポーラトランジスタ、電気機械スイッチ、または、他の装置や構成（ただし、それらには限定されない）を含むことができる。電気及び関連する技術分野の当業者には、行スイッチネットワーク１１２を画定（または実施）するために種々の適切なスイッチ及び素子を使用できること、及び、本教示を理解するためにさらなる詳細は必要ではないことが理解されよう。

装置１００はまた、列アドレスライン１１０を介して装置１００のいくつかの部分または他の構成を記憶素子１０４中の選択された記憶素子に結合するように構成された列スイッチネットワーク（列スイッチ回路網ともいう）１１４を備えている。列スイッチネットワーク１１４は、たとえば、電界効果トランジスタ（FET）、パスFET（pass FET）、パスゲート（pass gate）、ダイオード、バイポーラトランジスタ、電気機械スイッチなどを含むことができる。電気及び関連する技術分野の当業者には、列スイッチネットワーク１１４をさまざまに構成することができること、及び、本教示を理解するためにさらなる詳細は必要ではないことが理解されよう。

装置１００はさらにリング発振器１１６を備えている。リング発振器１１６は、直列回路構成をなすように結合された奇数個の論理反転ゲートを備えており、すなわち、該論理反転ゲートによって画定乃至実施されることができるものである。リング発振器１１６はさらに、入力ノード１１８及び出力ノード１２０によって画定される。リング発振器１１６は、行スイッチネットワーク１１２及び列スイッチネットワーク１１４を介して記憶素子１０４中の選択された記憶素子に結合するように構成されている。選択された記憶素子１０４は、入力ノード１１８、出力ノード１２０、行スイッチネットワーク１１２及び列スイッチネットワーク１１４を介してリング発振器１１６に結合されると、フィードバック経路すなわちループの一部を画定乃至形成する。

具体的には、ある選択された記憶素子１０４は、リング発振器１１６に関するフィードバックループ中の直列回路要素である。選択された記憶素子１０４が行スイッチネットワーク１１２及び列スイッチネットワーク１１４を介してリング発振器１１６に結合されるまではフィードバックループは存在しない。より詳細に後述するように、かかるフィードバック経路の電気的特性は、リング発振器１１６の動作周波数及び対応する周期に影響を及ぼす。

装置１００はまた、メモリアレイコントローラ（単にコントローラともいう）１２２を備えている。コントローラ１２２をさまざまに構成することができ、コントローラ１２２は、マイクロコントローラ、マイクロプロセッサ、状態機械（ステートマシン）、特定用途向け集積回路（ASIC）、または、他の適切な構成要素を備えることができる。コントローラ１２２は、装置１００のさまざまな通常の動作を制御するように構成されている。

コントローラ１２２の動作の例には、アレイ１０２にデータ値を記憶すること、アレイ１０２からデータ値を読み出すこと、リング発振器１１６の動作をモニタ（監視）しまたは可能にすること、行スイッチネットワーク１１２及び列スイッチネットワーク１１４の動作を制御すること、装置１００の他のリソース１２４からデータ値を受け取り、及び、該他のリソースにデータ値を提供することなど（ただし、それらには限定されない）が含まれる。他の通常の動作もコントローラ１２２によって制御することができる。

具体的には、コントローラ１２２は、適切な電気信号乃至電気信号通信によって記憶素子１０４にデータ値を記憶する（書き込むまたはプログラムする）ように構成されている。１例では、そのようなデータ書き込み信号は、選択された記憶素子１０４の不揮発性の電気抵抗（たとえば、電力が供給されなくなっても抵抗値が保持される電気抵抗）の値を増減するようにフォーマットされた（もしくは構成された）直流（DC）パルスによって画定（または実施）される。コントローラ１２２はまた、リング発振器１１６を介して記憶素子１０４に記憶されているデータ値を取り出す（読み出す）ように構成されている。リング発振器１１６を使用するアレイ１０２の動作についてはさらに詳しく後述する。

第１の例示的なシステム
図２は、データ記憶システム２００のブロック図である。システム２００は、例示であって、本教示を限定するものではない。したがって、他の装置、機器、またはシステムを、本教示にしたがって構成し及び／または動作させることができる。

システム２００は複数のメモリサブアレイ２０２を備えている。それぞれのメモリサブアレイ２０２を、たとえば、装置１００によって画定乃至実施することができる。他のサブアレイアーキテクチャを使用することもできる。具体的には、それぞれのサブアレイ２０２は、リング発振器（たとえば１１６）を介して読み出すことができる複数の記憶素子（たとえば１０４）を備えている。したがって、それぞれのサブアレイ２０２は、データ値の記憶及び取り出しができるように構成されている。

システム２００はまた、マスターコントローラ（主制御装置）２０４を備えている。マスターコントローラ２０４は、サブアレイ２０２を用いてデータの記憶及び取り出しを制御するように構成されている。マスターコントローラ２０４は、特定のメモリサブアレイ２０２を選択的にアドレス指定し、及び、該サブアレイ２０２と他のリソース２０６の間でデータ値を双方向に伝達するように構成されている。他のリソース２０６の例には、システム２００の外部の構成や、マイクロプロセッサや、ネットワークもしくはインターネットに接続された通信回路や、他のデータ記憶システムなど（ただし、それらには限定されない）が含まれる。

明瞭化のために、データ記憶システム２００は、全部で１０個のメモリサブアレイ２０２を備えている。しかしながら、本教示では、各サブアレイが、リング発振器を介して読み出される個別にアドレス指定可能な記憶素子を有するところの任意の実用的な数のサブアレイを有する種々のデータ記憶システムが想定されている。

第１の例示的な方法
図３Ａは、本教示の１例にしたがう方法の一部の流れ図である。図３Ａの方法は、特定の処理と実行の順序を含んでいる。しかしながら、他の処理を含み、及び／または、図示している処理の１以上が省かれている、及び／または、他の実行順で進行する他の方法を、本教示にしたがって使用することもできる。したがって、図３Ａの方法は、例示であって、限定するものではない。図３Ａの方法を理解するために図１も参照する。

ステップ３００において、メモリアレイ内の全ての素子が「ゼロ（０）」の値にプログラムされる（すなわち書き込まれる）。ここでは、たとえば、アレイ１０２内の全ての記憶素子１０４が、第１のデータ値「ゼロ」を記憶するようにプログラムされる（すなわち、「ゼロ」を書き込まれる）。このプログラミングは、メモリアレイコントローラ１２２によって提供乃至出力される電気信号によって実行される。１例では、それぞれの記憶素子１０４は、全ての記憶素子１０４がプログラムされるまで順にアドレス指定される。別の例では、２つ以上の記憶素子１０４または全ての記憶素子１０４が同時にプログラムされる。

ステップ３０２において、メモリアレイ内の素子「Ｅ」が、選択されて、「１」の値にプログラムされる。今の例では、「Ｅ」としても指定されている記憶素子１０４は、対応する行アドレスライン１０８及び対応する列アドレスライン１１０を介して個別にアドレス指定される。次に、コントローラ１２２は、該特定の記憶素子「Ｅ」に第２のデータ値である「１」を書き込むために適切な電気信号を提供乃至出力する。この特定の記憶素子「Ｅ」は、任意に選択された記憶素子であり、説明のためのものである。本教示とは密接な関係にはない多くの選択方式を使用することができる。

ステップ３０４において、選択された素子「Ｅ」が、メモリアレイのリング発振器の出力ノードに結合される。今の例では、たとえば、記憶素子「Ｅ」がリング発振器１１６の出力ノード１２０に結合されるように、コントローラ１２２によって行スイッチネットワーク１１２に信号が送られる。

ステップ３０６において、選択された素子「Ｅ」が、メモリアレイのリング発振器の入力ノードに結合される。今の例では、たとえば、記憶素子「Ｅ」がリング発振器１１６の入力ノード１１８に結合されるように、コントローラ１２２によって列スイッチネットワーク１１４に信号が送られる。記憶素子「Ｅ」は今や、リング発振器１１６に結合されたフィードバックループの一部である。

ステップ３０８において、リング発振器の振動周期「P1」が測定される。今の例では、コントローラ１２２が、リング発振器１１６の振動周期（すなわち、周波数の逆数）「P1」を検出して測定する。次に、コントローラ１２２は、値「P1」をレジスタ値として、キャッシュメモリや他の記憶領域に内部的に記憶する。コントローラ１２２内部の特定の記憶形態は本教示とは密接な関係はない。値「P1」が測定されて記憶されると、リング発振器１１６が記憶素子「Ｅ」から切り離される。

ステップ３１０において、メモリアレイ内の全ての素子が「１」の値にプログラムされる。今の例では、たとえば、アレイ１０２内の全ての記憶素子１０４が、第２のデータ値である「１」にプログラムされる。このプログラミングは、メモリアレイコントローラ１２２によって提供乃至出力される電気信号によって実行される。１例では、それぞれの記憶素子１０４は、全ての記憶素子１０４がプログラムされるまで順にアドレス指定される。別の例では、２つ以上の記憶素子１０４または全ての記憶素子１０４が同時にプログラムされる。

ステップ３１２において、メモリアレイ内の素子「Ｅ」が、選択されて、「ゼロ」の値にプログラムされる。今の例では、記憶素子「Ｅ」が個別にアドレス指定されて、コントローラ１２２が該記憶素子「Ｅ」に第１のデータ値である「ゼロ」を書き込む。図３Ｂは、図３Ａの方法の別の部分を含む流れ図である。

ステップ３１４において、選択された素子「Ｅ」が、メモリアレイのリング発振器の出力ノードに結合される。今の例では、たとえば、記憶素子「Ｅ」がリング発振器１１６の出力ノード１２０に結合されるように、コントローラ１２２によって行スイッチネットワーク１１２に信号が送られる。

ステップ３１６において、選択された素子「Ｅ」が、メモリアレイのリング発振器の入力ノードに結合される。今の例では、記憶素子「Ｅ」がリング発振器１１６の入力ノード１１８に結合されるように、コントローラ１２２によって列スイッチネットワーク１１４に信号が送られる。

ステップ３１８において、リング発振器の振動周期「P0」が測定される。今の例では、コントローラ１２２が、リング発振器１１６の振動周期「P0」を検出して測定する。次に、コントローラ１２２は、値「P0」をレジスタ値として、キャッシュメモリに（またはこれと類似のやり方で）内部的に記憶する。値「P0」が測定されて記憶されると、リング発振器１１６が記憶素子「Ｅ」から切り離される。

ステップ３２０において、振動周期の値「P1」及び「P0」を用いて、メモリアレイについて基準値「Ｖ」が計算される。今の例では、コントローラ１２２が、Ｖ＝（P1＋P0）／２という式にしたがって基準値「Ｖ」を計算する。したがって、振動周期「P1」と「P0」の平均が決定される。後述するように、他の使用のために、得られた値「Ｖ」はコントローラ１２２に内部的に記憶される。

第２の例示的な方法
図４は、本教示にしたがう、別の実施形態による方法の流れ図である。図４の方法は、特定の処理と実行の順序を含んでいる。しかしながら、他の処理を含み、及び／または、図示している処理の１以上が省かれている、及び／または、他の実行順で進行する他の方法を、本教示にしたがって使用することもできる。したがって、図４の方法は、例示であって、限定するものではない。図４の方法を理解するために図１も参照する。

ステップ４００において、メモリアレイのコントローラは、読み出し対象の記憶素子のアドレスを受け取る。たとえば、メモリアレイコントローラ１２２が、他のリソース１２４から、「Ｇ」として指定されている記憶素子１０４に記憶されているデータ値を読み出すための要求を受け取る。この受け取られた要求には、該特定の記憶素子「Ｇ」のアドレスもしくは他の適切な識別情報が含まれている。今の例では、たとえば、アレイ１０２は、２進（すなわち２を基数とする）データ値を記憶するように構成されている。しかしながら、本教示では、（たとえば、３や８などを基数とする）他の数体系のデータ値を記憶するように構成された記憶アレイも考慮されている。

ステップ４０２において、コントローラは、受け取ったアドレスから記憶素子「G」の行及び列を決定する。今の例では、コントローラ１２２が、ステップ４００で受け取ったアドレス（または他の識別情報）を用いて、該特定の記憶素子「G」についての行と列の「交差部」を決定する。

ステップ４０４において、記憶素子「G」の行が該アレイのリング発振器の出力に結合される。今の例では、行スイッチネットワーク１１２に、記憶素子「G」をリング発振器１１６の出力ノード１２０に結合させるために、コントローラ１２２が行スイッチネットワーク１１２に信号を送る。

ステップ４０６において、記憶素子「G」の列がリング発振器の入力に結合される。今の例では、列スイッチネットワーク１１４に、記憶素子「G」をリング発振器１１６の入力ノード１１８に結合させるために、コントローラ１２２が列スイッチネットワーク１１４に信号を送る。

ステップ４０８において、リング発振器の振動周期「PM」が測定される。今の例では、コントローラ１２２がリング発振器１１６の振動周期（すなわち、周波数の逆数）である「PM」を測定する。次に、コントローラ１２２は、値「PM」を内部的に（たとえば該コントローラの内部に）記憶する。値「PM」が測定されて記憶されると、リング発振器１１６は記憶素子「G」から切り離される。

ステップ４１０において、測定された値「PM」を、該アレイについて既に測定されている基準値「Ｖ」と比較する。今の例では、たとえば、コントローラ１２２が、内部の記憶部（内部メモリなど）から、該アレイ１０２について既に決定されている基準値「Ｖ」を取り出す。次に、コントローラ１２２は、該値「Ｖ」と今しがた測定した値「PM」とを比較する。値「PM」が値「Ｖ」以上であれば、該方法はステップ４１２に進む。値「PM」が値「Ｖ」より小さければ、該方法はステップ４１４に進む。

ステップ４１２において、コントローラは値「ゼロ」を返す。今の例では、たとえば、コントローラ１２２が値「０」または別の第１の値を他のリソース１２４に返す。この時点で、図４の方法は一つの動作例を完了している。

ステップ４１４において、コントローラは値「１」を返す。今の例では、たとえば、コントローラ１２２が値「１」または別の第２の値を他のリソース１２４に返す。この時点で、図４の方法は一つの動作例を完了している。

上記の方法及び装置は、本教示によって想定されている任意の数の実施形態を例示的に説明するためのものである。一般的には、データ記憶アレイ、装置、及びシステム（ただしこれらには限定されない）が考慮されている。そのようなアレイは複数の個別にアドレス指定可能な記憶素子を含んでおり、該記憶素子の各々は、プログラム可能（または書き込み可能）で、不揮発性の電気的特性（たとえば、電力が供給されなくなっても維持される電気的特性）によって（もしくは該電気的特性を用いて）データ値（２進値、３進値、８進値など）を記憶するように構成されている。かかる電気的特性には、抵抗、キャパシタンス、インダクタンス、または、これらの２つ以上の組み合わせが含まれる。１つまたは複数の例では、記憶素子はメモリスタによって画定乃至実施される。他の記憶素子を使用することもできる。

リング発振器は、フィードバックループが画定乃至確立されて、その結果該リング発振器が発振するように、該アレイの記憶素子に選択的に結合される。振動周期は、該選択された記憶素子の現在の（１以上の）電気的特性、したがって、該記憶素子に記憶されているデータ値に対応する。該振動周期がコントローラまたは他の適切なリソースによって測定されて、該アレイの基準値と比較される。この比較結果を用いて、それぞれの記憶素子に記憶されている特定のデータ値をある許容誤差内で決定する。その後、このデータ値は他のリソースに送られて、内部の計算や処理などで使用される。

選択された記憶素子の抵抗−容量時定数（RC時定数）は、データ記憶アレイの他の記憶素子の寄生時定数（parasitic time constant）よりも大幅に小さい。その結果、リング発振器の振動周期は、選択された記憶素子の現在の状態によって最も影響を受け、一方で、寄生特性の影響は無視できる。したがって、本教示によれば、信頼性のあるデータ読み出し処理が実行される。

本教示はまた、純粋なオーム性測定（すなわち、電圧対電流測定）を使用する既知の技術とは明確に異なる。具体的には、選択された記憶素子の電気抵抗（値）は、既知の技術における記憶素子からなるアレイの総抵抗（値）と区別するのが難しい。この問題は、本教示のリング発振器の動作によって実質的に解消される。

リング発振器を介して読み出されたデータ値（記憶されているデータ値）は、振動電気信号（振動している電気信号）の性質により本質的に変化しない。これは、直流信号によってプログラムされるメモリスタを有する実施形態では特に有用であるが、不揮発性の電気抵抗は、低レベルの交流信号が印加されたときに本質的に変化しない。

一般に、上記の説明は、例示のためのものであって限定を意図したものではない。上記の説明を読んだ当業者には、提示した例以外の多くの実施形態及び応用形態が明らかになろう。本発明の範囲は、上記の説明ではなく、特許請求の範囲並びに特許請求の範囲と等価とみなされる全ての範囲に基づいて決定されるべきものである。本明細書で説明した技術分野において今後開発が行われること、及び、開示したシステム及び方法は、そのような今後開発される具体的構成に組み込まれるであろうことが想定及び意図されている。要するに、本発明は、修正及び変更が可能なものであって、特許請求の範囲によってのみ限定される。

Claims (13)

1. 装置であって、
   それぞれの行アドレスライン及び列アドレスラインを介して個別にアドレス指定可能な複数の記憶素子と、
   フィードバック経路を確立するために、前記行アドレスライン及び列アドレスラインを介して前記記憶素子に選択的に結合されるように構成されたリング発振器と、
   前記リング発振器の出力ノードと入力ノードの一方を、前記行アドレスラインを介して、前記記憶素子中の選択された記憶素子に結合するように構成された行スイッチネットワークと、
   前記リング発振器の前記出力ノードと前記入力ノードのうち、前記行スイッチネットワークに結合されない方の出力ノードまたは入力ノードを、前記列アドレスラインを介して、前記記憶素子中の選択された記憶素子に結合するように構成された列スイッチネットワーク
   を備え、
   前記リング発振器は、該リング発振器に結合している前記記憶素子のうちの１つに記憶されているデータ値に対応する振動周期によって特徴付けられることからなる、装置。
2. 前記振動周期に対応するデジタル信号を提供するように構成された制御回路をさらに備え、該制御回路は、前記複数の記憶素子について既に決定されている基準値にしたがって動作する、請求項１の装置。
3. 前記制御回路は、前記記憶素子にそれぞれのデータ値を記憶するようにさらに構成されている、請求項２の装置。
4. 前記記憶素子の１以上がそれぞれのメモリスタによって画定される、請求項１〜３のいずれかの装置。
5. 前記リング発振器に結合している前記記憶素子に記憶されているデータ値は、前記リング発振器に結合している間変化しない、請求項１〜４のいずれかの装置。
6. ２またはそれより大きな数を基数とするデータスキーマにしたがってデータ値を記憶するように構成されたデータ記憶アレイを備える、請求項１〜５のいずれかの装置。
7. データ値を記憶するためのシステムであって、
   複数の記憶素子からなるアレイと、
   入力ノード及び出力ノードによって特徴付けられるリング発振器であって、該入力ノード及び出力ノードを介して該リング発振器に結合している前記記憶素子中の選択された１つの記憶素子に記憶されているデータ値に対応する固有の周期で動作するリング発振器と、
   前記固有の周期を、前記複数の記憶素子からなるアレイについて既に決定されている基準値と比較するように構成された制御回路
   を備え、
   前記選択された記憶素子は、前記リング発振器の直列回路フィードバックループの一部を画定し、
   前記制御回路は、前記比較にしたがって前記データ値を示すデジタル信号を提供するようにさらに構成されてなる、システム。
8. メモリアレイの全ての記憶素子を第１の値にプログラムすることと、
   前記メモリアレイ中の選択された記憶素子を、前記第１の値とは異なる第２の値にプログラムすることと、
   前記選択された記憶素子に結合されたリング発振器の第１の振動周期P1を測定することと、
   前記全ての記憶素子を前記第２の値にプログラムすることと、
   前記選択された記憶素子を前記第１の値にプログラムすることと、
   前記選択された記憶素子に結合された前記リング発振器の第２の振動周期P2を測定することと、
   前記第１の振動周期P1及び前記第２の振動周期P2を用いて前記アレイの基準値Ｖを計算すること
   を含む方法。
9. フィードバックループが画定されるように、前記リング発振器を前記選択された記憶素子に結合することをさらに含む、請求項８の方法。
10. 前記基準値の計算が、Ｖ＝（P1＋P2）／２にしたがって実行される、請求項８または９の方法。
11. 前記アレイの前記記憶素子の１つに記憶されているデータ値を決定する際に前記基準値Ｖを用いることをさらに含む、請求項８〜１０のいずれかの方法。
12. 前記メモリアレイの少なくとも１つの記憶素子がメモリスタである、請求項８〜１１のいずれかの方法。
13. データ記憶アレイにアクセスする方法であって、
    フィードバックループが画定されるように、リング発振器を、該リング発振器の入力ノード及び出力ノードを介して、前記データ記憶アレイ中の選択された記憶素子に結合することと、
    前記リング発振器の振動周期を測定することと、
    前記測定された振動周期を、前記データ記憶アレイについて既に決定されている基準値と比較することと、
    前記比較にしたがって、前記選択された記憶素子に記憶されているデータ値を決定すること
    を含み、
    前記リング発振器が、前記データ記憶アレイの記憶素子に結合されていないときにはフィードバックループが存在しないことからなる、方法。
    

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