CN118335149A - 一种基于忆阻器的动态调整读参考的写校验方法、电路及存储器 - Google Patents

Abstract

本公开提供一种基于忆阻器的动态调整读参考的写校验方法、电路及存储器，包括：读电路，用于对进行了写入操作的忆阻器单元进行校验操作，以校验写入操作是否成功；读写逻辑控制单元，用于控制读电路进行的校验操作；读参考比较输出电路，用于将忆阻器单元进行校验操作时输出的校验信号与读参考信号进行比较，根据比较结果输出表示写入操作是否成功的信号；读参考信号产生电路，用于产生读参考信号，在写入操作校验失败的情况下，读写逻辑控制单元控制读参考信号产生电路调整读参考信号的大小，并控制读参考比较输出电路将校验信号与调整后的读参考信号进行比较，直至读参考比较输出电路输出表示写入操作成功的信号为止。

Description

一种基于忆阻器的动态调整读参考的写校验方法、电路及存 储器

技术领域

本发明涉及存储领域，特别涉及一种基于忆阻器的动态调整读参考的写校验方法、电路及存储器。

背景技术

忆阻器(memristor)是一种具有记忆效应的阻变开关，其电阻能够在撤电之后稳定地保持，因此具备天然的非易失特性。由于忆阻器具有体积小、集成度高、功耗低、非易失性等特点，所以更易在一个芯片上封装更多的忆阻器，忆阻器有可能能够取代晶体管从而续写摩尔定律，所以忆阻器将成为理想的新型存储材料。而以忆阻器为核心器件的电阻式随机存储器(以下简称RRAM)除了非易失特性之外，还具有结构简单、与互补金属氧化物半导体工艺(以下简称CMOS工艺)兼容、阻变速度快、尺寸小、集成密度高等特点，使其在适用于实现存内计算的同时相较其他新兴非易失存储器有着不可比拟的优势。

忆阻器按照阻值分布划分，可以分为二值忆阻器和多值忆阻器。对于二值忆阻器而言，可以通过施加适当的电压，使其在高阻态和低阻态之间进行转换，其中低阻态是导电通路形成的状态，具有低阻值，相反高阻态则是导电通路断开的状态，具有高阻值，因此可以通过高低阻来储存数据。而对于多值忆阻器，存在多个阻态，从而能够存储多个值。

忆阻器的读写操作中最基本的操作为Set(写“1”)、Reset(写“0”)和read(读)操作。例如对于二值忆阻器，通过在其两端施加正向偏置电压或电流，将忆阻器置于低阻状态，即Set(写“1”)操作，通过在其两端施加反向偏置电压或电流，将忆阻器置于高阻状态，即Reset(写“0”)操作。Read(读)操作则是通过在忆阻器两端施加一定幅度的电压或电流，检测其输出电压或电流的幅度来确定忆阻器的状态，即读取该忆阻器中存储的数据是数据“0”(Set)还是数据“1”(Reset)等对应的状态。用于区分忆阻器的状态的阈值幅度通常被称为读参考电压或电流(以下统称为读参考信号)。

在对忆阻器阵列进行编程时，一般是某个地址的数据统一进行编程，以图1所示的位宽为8的忆阻器阵列为例，即作为该地址的存储单元的忆阻器单元有8个，对选中的这8个忆阻器单元进行编程的过程一般为：

Set/Reset操作：通过施加正向/反向偏置电压或电流，使该地址的忆阻器单元置于低阻状态或高阻状态，相当于写入数据“1”或数据“0”；

verify(校验)操作：通过施加校验电压或电流，来判断上述操作是否写入成功。该校验操作类似于读操作，通过检测忆阻器单元输出的电压或电流并与读参考信号进行比较，来确定该单元当前的阻值状态，即确认其中存储的数据是“0”还是“1”，从而验证之前的写入是否成功。

若写入失败，则需要再次进行上述Set/Reset操作+verify操作的过程，直至写入成功。由于写入时间的要求，有时候不可能执行很多次的Set/Reset操作+verify操作的过程，甚至只能进行一次的Set/Reset操作+verify操作的过程，这样极大可能性导致写入失败。

导致写入失败的原因之一是忆阻器的可靠性问题。由于各个忆阻器单元的阻变参数分布存在离散性，且每个单元在耐久性和保持性能方面存在不一致性，这种不稳定性导致由多个忆阻器单元组成的忆阻器阵列的可靠性受到阵列中性能最差的单元限制，阵列的拖尾效应严重制约着阵列的性能和大小，也是忆阻器阵列误码率的主要来源。

图1所示为忆阻器阵列中的忆阻器单元的阻值分布图。以位宽为8的忆阻器阵列为例。通常，忆阻器阵列中的所有忆阻器单元的读参考信号具有恒定的或相同的幅度，图1中的Ref1表示用于判定高阻值状态的读参考信号，即忆阻器单元输出的电压或电流高于Ref1时，表示该单元处于高阻值状态，Ref2表示用于判定低阻值状态的读参考信号，即忆阻器单元输出的电压或电流低于Ref1时，表示该单元处于低阻值状态。根据图1所示的忆阻器阻值分布情况，存在某些次读写过程中，读参考信号无法正确区分数据“0”与数据“1”的情况。如针对读参考信号Ref1，该地址的第6个忆阻器单元(图中左起第6个)可能在某次读写过程中被误判为低阻，同样针对读参考信号Ref2，该地址的第3个忆阻器单元(图中左起第3个)可能在某次读写过程中被误判为高阻。

另外，在对忆阻器频繁进行读写数据的过程中，可能存在某个单元因某次过操作，导致下次进行写相反的数据时写入不充分，从而基于当前的读参考信号会判定为写入失败，这将影响忆阻器单元的特性均一性，从而不利于忆阻器的推广使用。

因此，如何在有限次的Set/Reset+verify过程中使得忆阻器写入成功，是忆阻器及其存储设备当前面临解决的问题。

发明内容

为了解决上述问题，本发明提出一种基于忆阻器的动态调整读参考信号的写校验方法，通过动态调整校验操作过程中的读参考信号，将离散分布的阻变参数聚集在某个可调整范围内，同时将动态调整的读参考信号经过映射后进行位存储，来解决写入失败的问题，并提高了电阻式存储器的可靠性。

根据本公开的一些示例性实施例，提供了一种基于忆阻器的动态调整读参考的写校验电路，对由多个忆阻器单元构成的忆阻器阵列进行写校验操作，其特征在于，包括：读电路，用于对进行了写入操作的所述忆阻器单元进行校验操作，以校验所述写入操作是否成功；读写逻辑控制单元，用于控制所述读电路进行的所述校验操作；读参考比较输出电路，用于将所述忆阻器单元进行所述校验操作时输出的校验信号与读参考信号进行比较，根据比较结果输出表示所述写入操作是否成功的信号；以及读参考信号产生电路，用于产生所述读参考信号，在所述写入操作校验失败的情况下，所述读写逻辑控制单元控制所述读参考信号产生电路调整所述读参考信号的大小，并控制所述读参考比较输出电路将所述校验信号与调整后的所述读参考信号进行比较，直至所述读参考比较输出电路输出表示所述写入操作成功的信号为止。

一些实施例中，在所述写入操作校验成功的情况下，所述读写逻辑控制单元对使得所述写入操作校验成功的所述读参考信号进行存储。

一些实施例中，将所述读参考信号以与所述忆阻器单元对应的校验位存储值的形式存储在所述忆阻器阵列内部的校验位存储区域。

一些实施例中，将所述读参考信号以与所述忆阻器单元对应的校验位存储值的形式存储在外部存储介质的校验位存储区域。

一些实施例中，将所述读参考信号映射到所述校验位存储值而生成校验位存储映射关系表。

一些实施例中，所述读写逻辑控制单元通过从所述校验位存储映射关系表中读取不同校验位存储值所对应的所述读参考信号，来调整所述读参考信号的大小。

一些实施例中，所述读电路在对所述忆阻器单元进行读操作时，从所述校验位存储区域读取与该忆阻器单元相对应的所述校验位存储值，并参照所述校验位存储映射关系表，由所述参考信号产生电路产生与所述校验位存储值对应的所述读参考信号，所述读写逻辑控制单元利用该读参考信号，来读取所述忆阻器单元中存储的数据。

根据本公开的一些示例性实施例，还提供一种基于忆阻器的动态调整读参考的写校验方法，对由多个忆阻器单元构成的忆阻器阵列进行写校验操作，包括：对进行了写入操作的所述忆阻器单元进行校验操作，以校验所述写入操作是否成功；将所述忆阻器单元进行所述校验操作时输出的校验信号与读参考信号进行比较，根据比较结果输出表示所述写入操作是否成功的信号；在所述写入操作校验失败的情况下，调整所述读参考信号的大小，并将所述校验信号与调整后的所述读参考信号进行比较，直至输出表示所述写入操作成功的信号为止。

根据本公开的一些示例性实施例，还提供一种存储器，包括由多个忆阻器单元构成的忆阻器阵列，具备以上所述的基于忆阻器的动态调整读参考的写校验电路。

本公开的特征在于通过动态调整读参考信号来进行写校验操作，在进行了一次写入操作(set/reset操作)后，通过多次校验，且每次校验的过程中都会调整(增大或减小)读参考信号，直至写入成功。因此，相比于以往的校验失败后重新写入再校验的过程，能够高效地在有限时间内保证写入校验成功，并且能够缩短校验时间。此外，通过动态调整读参考信号，能够将各个忆阻器单元的离散分布的阻变参数聚集在某个可调整范围内，一定程度上可以解决阻变参数分布离散的问题，提高了电阻式存储器的可靠性。

附图说明

附图用来提供对本公开的进一步理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开，并不构成对本公开的限制。在附图中：

图1示出了忆阻器阵列中的忆阻器单元的阻值分布图；

图2示出了具备本实施例的写校验电路110的存储器100的示例方框图；

图3示出了图2所示的忆阻器阵列101中包括的忆阻器单元MC1的示意图；

图4示出了本实施例的基于忆阻器的动态调整读参考的写校验电路110的结构框图；

图5示出了利用本实施例的写校验电路110进行写操作的流程图；

图6示出了利用本实施例的写校验电路110进行读操作的流程图。

具体实施方式

以下将描述本公开的具体实施方式，需要指出的是，在这些实施方式的具体描述过程中，为了进行简明扼要的描述，本说明书不可能对实际的实施方式的所有特征均作详尽的描述。应当可以理解的是，在任意一种实施方式的实际实施过程中，正如在任意一个工程项目或者设计项目的过程中，为了实现开发者的具体目标，为了满足系统相关的或者商业相关的限制，常常会做出各种各样的具体决策，而这也会从一种实施方式到另一种实施方式之间发生改变。此外，还可以理解的是，虽然这种开发过程中所作出的努力可能是复杂并且冗长的，然而对于与本公开公开的内容相关的本领域的普通技术人员而言，在本公开揭露的技术内容的基础上进行的一些设计，制造或者生产等变更只是常规的技术手段，不应当理解为本公开的内容不充分。

除非另作定义，权利要求书和说明书中使用的技术术语或者科学术语应当为本公开所属技术领域内具有一般技能的人士所理解的通常意义。本公开专利申请说明书以及权利要求书中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“一个”或者“一”等类似词语并不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同元件，并不排除其他元件或者物件。“连接”、“耦接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，也不限于是直接的还是间接的连接。

在本公开中，如果没有特别的说明，本文所提到的所有实施方式以及优选实施方式可以相互组合形成新的技术方案。在本公开中，如果没有特别的说明，本文所提到的所有技术特征以及优选特征可以相互组合形成新的技术方案。

在本公开实施例的描述中，术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

下面结合附图详细描述根据本公开的实施例提供的基于忆阻器的动态调整读参考的写校验电路及方法。

图2是具备本实施例的写校验电路110的存储器100的示例方框图。参考图2，存储器100包括忆阻器阵列101、地址译码器102、数据输入/输出(I/O)电路103和控制逻辑104。根据本发明构思的实施例，控制逻辑104可以包括本发明提供的基于忆阻器的动态调整读参考的写校验电路110。

忆阻器阵列101可以具有多个忆阻器单元(Memristor Cell)MC 1。本实施例中，以位宽为8的忆阻器阵列101为例，即每一行对应的忆阻器单元MC1有8个。当然，忆阻器阵列101的位宽并不限于8，也可以是16、32等其它的情况。每个忆阻器单元MC1存储一个或多个数据位。存储器单元MC1可以连接到多条字线WL(word line)、多条源极线SL(source line)和多条位线BL(bit line)。

地址译码器102可以经由字线WL和源极线SL连接到忆阻器阵列101。地址译码器102可以响应于控制逻辑104的控制而操作。地址译码器102可以解码输入地址以便选择字线WL和源极线SL，并且可以从控制逻辑104接收电压或电流将其提供给被选中或未被选中的字线WL。

数据输入/输出电路103可以经由位线BL连接到忆阻器阵列101。数据输入/输出电路103可以响应于控制逻辑104的控制而操作。数据输入/输出电路103可以响应于来自地址译码器102的选择信号(未示出)来选择位线BL，并且可以从控制逻辑104接收电压或电流其提供给被选中的位线BL。

控制逻辑104可被配置成控制存储器100的整体操作。控制逻辑104可被提供外部电源和/或控制信号，可以使用该外部电源而生成内部操作所需的电压或电流，并且可以响应于该控制信号而控制读、写、校验和/或擦除操作。根据本发明构思的实施例，控制逻辑104可以包括基于忆阻器的动态调整读参考的写校验电路110。

图3是图2所示的忆阻器阵列101中包括的忆阻器单元MC1的示意图。忆阻器单元MC1包括忆阻器元件10和晶体管20。忆阻器元件10是形成电阻式存储器例如RRAM的基础元件，由上电极11和下电极13、以及设置在两个电极11、13之间的具有忆阻特性的功能层12构成。例如对于二值忆阻器的情况，忆阻器元件10具有高阻值状态和低阻值状态两种阻态，其阻态根据两端施加电压或电流的极性或大小而变化。在下面的描述中，将忆阻器元件10的两端被施加正向偏置电压，即忆阻器元件10中的电流方向是从上电极11流向下电极13(即向下方向)，忆阻器元件10呈现低阻值状态，忆阻器单元MC1被定义为处于逻辑“1”状态，相当于Set(写“1”)。相反，当忆阻器元件10的两端被施加反向偏置电压，即忆阻器元件10中的电流方向是从下电极13流向上电极11(即向上方向)，忆阻器元件10呈现高阻值状态，忆阻器单元MC1被定义为处于逻辑“0”状态，相当于Reset(写“0”)。应当理解，在其他实施例中可以反向地定义上述方向，即Set与Reset所对应的电压或电流的方向可以彼此反向。

晶体管20通常采用MOS晶体管。晶体管20的栅极连接至字线WL，漏极连接至忆阻器元件10的下电极13，源极连接至源极线SL。忆阻器元件10的上电极11连接至位线BL。经由图2中的地址译码器102及控制逻辑104，选择字线WL、源极线SL及位线BT，进而选中相应的忆阻器单元1。

下面，对忆阻器单元1进行的Set操作(写“1”操作)、Reset操作(写“0”操作)、Read操作(读操作)及verify操作(校验操作)进行说明。

Set操作(写“1”操作)：通过位线BL在选中的忆阻器单元MC1的上电极11施加V_Set电压，通过字线WL施加Vw_Set电压，将源极线接地，从而在忆阻器单元MC1的两端施加正向偏置电压ΔV_Set。

Reset操作(写“0”操作)：将选中的忆阻器单元MC1的上电极11接地，即通过位线BL施加例如0V电压，字线WL施加Vw_Reset电压，源极线施加V_Reset电压，从而在忆阻器单元MC1的两端施加反向偏置电压ΔV_Reset。

Read操作(读操作)：在选中的忆阻器单元MC1的上电极11施加V_Read电压，字线WL施加Vw_Read电压，将源极线接地，从而在忆阻器单元MC1的两端施加正向偏置电压ΔV_Read。通过检测该忆阻器单元MC1的电流即读操作电流I_Read并与预设的读参考电流I_Ref进行比较来输出该忆阻器单元MC1中存储的是“0”还是“1”。

Verify操作(校验操作)：对Set、Reset的写入操作是否成功进行校验。具体操作类似于Read操作，通过在忆阻器单元MC1的两端施加正向偏置电压ΔV_Verify，检测该忆阻器单元MC1的电流即校验电流I_Verify并与预设的读参考信号例如电流I_Ref进行比较来确认该忆阻器单元MC1中写入的数据是否与之前进行的写操作一致。

如前所述，由于忆阻器阵列中的忆阻器单元的特性不一致性/不均匀性，从而可能无法在有限次的Set/Reset+verify循环过程或有限时间内使得忆阻器写入成功。导致忆阻器的可靠性降低。本实施例的基于忆阻器的动态调整读参考的写校验方法及其电路能够解决这一问题。

图4是本实施例的基于忆阻器的动态调整读参考的写校验电路110的结构框图。

写校验电路110是对忆阻器阵列101中被选中的地址上的忆阻器单元MC1是否写入成功进行校验的电路。图4中，以单个忆阻器单元MC1的结构为代表来示出忆阻器阵列101中被选中的地址上的多个忆阻器单元，例如在本实施例中，选中的地址对应于位宽为8的忆阻器阵列，即图1、图2所示的共8个忆阻器单元MC1构成的一行地址。当然，忆阻器单元MC1的个数并不限于8个，也可以是16个、32个等等。

写校验电路110包括写电路2、读电路3、读写逻辑控制单元4、读参考比较输出电路5、读参考信号产生电路6、校验位存储映射关系表7及校验位存储值8。

如图4所示，在写入数据时，读写逻辑控制单元4控制写电路2，对忆阻器阵101中选中的地址上的忆阻器单元MC1进行Set操作(写“1”操作)/Reset操作(写“0”操作)，并通过读电路3进行Verify操作(校验操作)。例如，读电路3在忆阻器单元MC1的两端施加正向偏置电压ΔV_Verify，检测该忆阻器单元MC1输出的电流即校验电流I_Verify，将该校验电流I_Verify输入到读参考比较输出电路5的一个输入端，通过与预设的读参考信号Ref1进行比较来确认该忆阻器单元MC1中写入的数据是否与之前进行的写操作一致，若比较结果是两者一致，则读参考比较输出电路5输出表示校验成功即写入成功的信号至读电路3。若比较结果是两者不一致，则读参考比较输出电路5输出表示校验失败即写入失败的信号至读电路3。

当读电路3从读参考比较输出电路5接收到表示校验失败的信号时，经由读写逻辑控制单元4控制读参考信号产生电路6调整读参考信号的大小，例如，在本实施例中，将调整后的读参考信号记为Ref2。这里的读参考信号可以是读参考电流，也可以是读参考电压，并无特别限定。调整后的读参考信号Ref2被提供给读参考比较输出电路5的另一输入端，与忆阻器单元MC1输出的校验电流I_Verify再次进行比较，读参考比较输出电路5再次输出表示校验成功或失败的信号至读电路3。若校验仍然失败，则读参考信号产生电路6再次调整读参考信号的大小，例如生成再次调整后的读参考信号Ref3。如此循环，直至读参考信号产生电路6的判定结果为当前写入成功。

当读参考比较输出电路5输出表示校验成功即写入成功的信号时，将此时对应的读参考信号进行位存储映射，例如以校验位存储映射关系表7的形式，并将映射后的校验位存储值存储到忆阻器阵列101的内部或者外部的存储介质的校验位存储区域中。

表1为本实施例的读参考信号与校验位存储值之间的映射关系表的一个示例。

【表1】

位存储值	读参考信号
		00	Ref1
01	Ref2
		10	Ref3
11	Ref4
		...	...

表1所示为4个读参考信号Ref1、Ref2、Ref3、Ref4的情况。由于读参考信号可以是电流信号，也可以是电压信号，因此表1中不再以电压或电流来区分，而是统一记为读参考信号Ref。

如表1所示，4个读参考信号占用了2比特(bit)的校验位存储空间，例如，位存储值00对应于读参考信号Ref1，位存储值01对应于读参考信号Ref2，位存储值10对应于读参考信号Ref2，位存储值11对应于读参考信号Ref4。当然，本发明对于读参考信号的数量没有特别限定，可以为图1所示的2个，也可以是3个或4个以上。

当进行数据读取的操作时，读电路3通过读写逻辑控制单元4从校验位存储区域相应的地址读取校验位存储值8，通过校验位存储映射关系表7获取对应的读参考信号值Ref，读参考信号产生电路6根据该读参考信号值Ref产生对应的信号量，例如电流I_Ref，并输入到读参考比较输出电路5的输入端，与输入到读参考比较输出电路6的另一端的读操作检测电流(未图示)比较而产生对应的0/1数据，然后读写逻辑控制单元4控制读电路3读出该数据，从而完成数据的读操作。

下面，对利用本实施例的写校验电路110进行数据读写操作的具体流程进行说明。图5是利用本实施例的写校验电路110进行写操作的流程图。图6是利用本实施例的写校验电路110进行读操作的流程图。

在进行数据写入时，如图5所示，在步骤S11中，读写逻辑控制单元4选中忆阻器阵列101中的某个地址，对该地址上的忆阻器单元MC1进行Set操作或Reset操作，即写“1”或写“0”。

在步骤S12中，读写逻辑控制单元4对该地址上的忆阻器单元MC1进行校验操作，对忆阻器单元MC1输出的校验电流与预设的读参考信号进行比较，从而校验对应的忆阻器单元MC1中写入的数据是否成功。

在步骤S13中，由读参考比较输出电路5输出表示校验是否成功的信号。

若步骤S13中的结果是校验成功(“是”)，则将该地址的读参考信号Ref映射为校验位存储值(步骤S14)，并将该校验位存储值存储到忆阻器阵列101的内部或者外部存储介质的校验存储区域(步骤S15)。

若步骤S13中的结果是校验失败(“否”)，则进入步骤S16，经由读写逻辑控制单元4控制读参考信号产生电路6调整读参考信号的大小。然后回到步骤S12，利用调整后的读参考信号再次进行校验操作，直至校验成功，再进入步骤S14、S15。

至此，利用本实施例的写校验电路110进行数据写操作的流程结束。

在进行数据读取时，如图6所示，在步骤S21中，读写逻辑控制单元4选中忆阻器阵列101中的某个地址，对该地址上的忆阻器单元MC1进行读操作。

在步骤S22中，读写逻辑控制单元4读取该地址所对应的校验位存储值，例如表1中的位存储值00。

然后在步骤S23中，在表1的校验存储映射关系表中查找该校验位存储值00所对应的读参考信号值，例如在本实施例中为Ref1。

在步骤S24中，读参考信号产生电路6根据该读参考信号值Ref1，生成对应的参考电压或参考电流信号。

接着，在步骤S25中，读参考比较输出电路5将忆阻器单元MC1在读操作中输出的电压或电流与步骤S24中生成的参考电压或电流进行比较，从而输出表示该地址中存储的数据的信号。

至此，利用本实施例的写校验电路110进行数据读操作的流程结束。

根据本实施例的动态调整读参考信号的忆阻器写校验方法，在进行了一次写入操作(set/reset操作)后，通过多次校验，且每次校验的过程中都会调整(增大或减小)读参考信号，直至写入成功。因此，相比于以往的校验失败后重新写入再校验的过程，能够高效地在有限时间内保证写入校验成功，并且能够缩短校验时间。此外，通过动态调整读参考信号，能够将各个忆阻器单元的离散分布的阻变参数聚集在某个可调整范围内，一定程度上可以解决阻变参数分布离散的问题，提高了电阻式存储器的可靠性。

在一些实施例中，若在一次写入操作(set/reset操作)后多次校验均失败(达到一定次数)，也可以重新进行写入操作(set/reset操作)，再通过动态调整读参考电压来进行校验，直至写入成功。只要能够保证在允许时间内保证校验成功，校验次数以及重新写入操作的需要可以根据实际需要进行设置。

在一些实施例中，可以设置校验失败次数阈值，若针对一次写入操作的校验失败次数达到该阈值，表明所选中地址上的某个或某些忆阻器单元可能出现故障，无法进行正常的读写操作，因此退出写校验操作，可以进行例如故障检测等操作。

应当理解，上述说明是示意性的而非限制性的。例如，上述实施例(和/或其各方面)可以彼此结合起来使用。此外，在不脱离本公开的范围的情况下，可以进行许多修改，以使特定的状况或材料适应于本公开各个实施例的教导。虽然本文所述的材料的尺寸和类型用来限定本公开各个实施例的参数，但是各个实施例并不意味着是限制性的，而是示例性的实施例。在阅读上述说明的情况下，许多其它实施例对于本领域技术人员而言是明显的。因此，本公开的各个实施例的范围应当参考所附权利要求，以及这些权利要求所要求保护的等同形式的全部范围来确定。

Claims (15)

1.一种基于忆阻器的动态调整读参考的写校验电路，对由多个忆阻器单元构成的忆阻器阵列进行写校验操作，其特征在于，包括：

读电路，用于对进行了写入操作的所述忆阻器单元进行校验操作，以校验所述写入操作是否成功；

读写逻辑控制单元，用于控制所述读电路进行的所述校验操作；

读参考比较输出电路，用于将所述忆阻器单元进行所述校验操作时输出的校验信号与读参考信号进行比较，根据比较结果输出表示所述写入操作是否成功的信号；以及

读参考信号产生电路，用于产生所述读参考信号，

在所述写入操作校验失败的情况下，所述读写逻辑控制单元控制所述读参考信号产生电路调整所述读参考信号的大小，并控制所述读参考比较输出电路将所述校验信号与调整后的所述读参考信号进行比较，直至所述读参考比较输出电路输出表示所述写入操作成功的信号为止。

2.如权利要求1所述的写校验电路，其特征在于，

在所述写入操作校验成功的情况下，所述读写逻辑控制单元对使得所述写入操作校验成功的所述读参考信号进行存储。

3.如权利要求2所述的写校验电路，其特征在于，

将所述读参考信号以与所述忆阻器单元对应的校验位存储值的形式存储在所述忆阻器阵列内部的校验位存储区域。

4.如权利要求2所述的写校验电路，其特征在于，

将所述读参考信号以与所述忆阻器单元对应的校验位存储值的形式存储在外部存储介质的校验位存储区域。

5.如权利要求3或4所述的写校验电路，其特征在于，

将所述读参考信号映射到所述校验位存储值而生成校验位存储映射关系表。

6.如权利要求5所述的写校验电路，其特征在于，

所述读写逻辑控制单元通过从所述校验位存储映射关系表中读取不同校验位存储值所对应的所述读参考信号，来调整所述读参考信号的大小。

7.如权利要求5所述的写校验电路，其特征在于，

所述读电路在对所述忆阻器单元进行读操作时，从所述校验位存储区域读取与该忆阻器单元相对应的所述校验位存储值，并参照所述校验位存储映射关系表，由所述参考信号产生电路产生与所述校验位存储值对应的所述读参考信号，所述读写逻辑控制单元利用该读参考信号，来读取所述忆阻器单元中存储的数据。

8.一种基于忆阻器的动态调整读参考的写校验方法，对由多个忆阻器单元构成的忆阻器阵列进行写校验操作，其特征在于，包括：

对进行了写入操作的所述忆阻器单元进行校验操作，以校验所述写入操作是否成功；

将所述忆阻器单元进行所述校验操作时输出的校验信号与读参考信号进行比较，根据比较结果输出表示所述写入操作是否成功的信号；

在所述写入操作校验失败的情况下，调整所述读参考信号的大小，并将所述校验信号与调整后的所述读参考信号进行比较，直至输出表示所述写入操作成功的信号为止。

9.如权利要求8所述的写校验方法，其特征在于，

在所述写入操作校验成功的情况下，对使得所述写入操作校验成功的所述读参考信号进行存储。

10.如权利要求9所述的写校验方法，其特征在于，

将所述读参考信号以与所述忆阻器单元对应的校验位存储值的形式存储在所述忆阻器阵列内部的校验位存储区域。

11.如权利要求9所述的写校验方法，其特征在于，

将所述读参考信号以与所述忆阻器单元对应的校验位存储值的形式存储在外部存储介质的校验位存储区域。

12.如权利要求10或11所述的写校验方法，其特征在于，

将所述读参考信号映射到所述校验位存储值而生成校验位存储映射关系表。

13.如权利要求12所述的写校验方法，其特征在于，

通过从所述校验位存储映射关系表中读取不同校验位存储值所对应的所述读参考信号，来调整所述读参考信号的大小。

14.如权利要求12所述的写校验方法，其特征在于，

在对所述忆阻器单元进行读操作时，从所述校验位存储区域读取与该忆阻器单元相对应的所述校验位存储值，并参照所述校验位存储映射关系表，产生与所述校验位存储值对应的所述读参考信号，利用该读参考信号，来读取所述忆阻器单元中存储的数据。

15.一种存储器，包括由多个忆阻器单元构成的忆阻器阵列，其特征在于，

具备如权利要求1至7的任一项所述的基于忆阻器的动态调整读参考的写校验电路。