JP7430278B2 - メモリでのプログラム動作中の寄生電流の防止 - Google Patents

メモリでのプログラム動作中の寄生電流の防止 Download PDF

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Description

本開示は、概して、半導体メモリ及び方法に関し、より詳細には、メモリのプログラム動作中の寄生電流の防止に関する。
メモリデバイスは典型的には、コンピュータまたは他の電子デバイスにおいて内部半導体、集積回路、及び／または外部リムーバブルデバイスとして提供される。揮発性メモリ及び不揮発性メモリを含む多くの様々なタイプのメモリが存在する。揮発性メモリはそのデータを保持するために電力が必要であり得、特に、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、及び同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）を含み得る。不揮発性メモリは、電力供給のないときも記憶したデータを保持することで永続的なデータをもたらすことができ、不揮発性メモリは、数ある中でも、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、読み取り専用メモリ（ＲＯＭ）、ならびに、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、抵抗ランダムアクセスメモリ（ＲＲＡＭ）、磁気ランダムアクセスメモリ（ＭＲＡＭ）、及びプログラム可能導体メモリなどの抵抗可変メモリを含み得る。
メモリデバイスは、高メモリ密度、高信頼性、及び低電力消費を必要とする広範囲な電子的用途の揮発性メモリ及び不揮発性メモリとして、利用することができる。不揮発性メモリは、電子デバイスの中でも特に、例えば、パーソナルコンピュータ、ポータブルメモリスティック、ソリッドステートドライブ（ＳＳＤ）、デジタルカメラ、携帯電話、ＭＰ３プレイヤなどの携帯型ミュージックプレイヤ、及びムービープレイヤにおいて使用され得る。
メモリデバイスは、異なる目標データの状態にプログラム可能な１つまたは複数のメモリセルを含み得る。例えば、メモリセル（例えば、シングルレベルセル（ＳＬＣ））は、２つの可能なデータの状態（例えば、論理状態０または論理状態１）のうちの１つにプログラムされ得る。
情報を格納するために、メモリデバイスの構成要素は、メモリデバイスのメモリセルをデータの状態にプログラムする（例えば、書き込む）ことができる。記憶された情報にアクセスするために、電子デバイスの構成要素は、メモリデバイスに記憶されたデータの状態を感知（例えば、読み取り）し得る。例えば、メモリセルで実行される読み取りまたは書き込み動作中に、メモリデバイスの構成要素は、様々な導電線に電圧を印加する（例えば、バイアスする）ことができる。これらの導電線は、アクセス（例えば、ワード）線、感知（例えば、デジット）線、及び／またはメモリセルと結合することができる他のタイプの導電線を含み得る。
本開示の実施形態によるメモリダイの例を示す。 Ａ～Ｃは、本開示の実施形態による例示的なメモリセルの断面図を示す。 本開示の実施形態による、メモリデバイスで実行される書き込み動作及び読み取り動作中の導電線バイアスの例を示す。 本開示の実施形態による、メモリデバイスで実行される書き込み動作及び読み取り動作中の導電線バイアスの例を示す。 本開示の実施形態による、電子メモリシステムなどの例示的な装置のブロック図の図示である。
本開示は、メモリでのプログラム動作中に寄生電流を防止するための装置、方法、及びシステムを含む。実施形態は、感知線、アクセス線、及びメモリセルを含む。メモリセルは、フローティングゲート（例えば、任意の電圧源または電圧レールから結合解除することができるゲート）及び制御ゲートを有する第１のトランジスタであって、第１のトランジスタの制御ゲートはアクセス線に結合される、第１のトランジスタと、制御ゲートを有する第２のトランジスタであって、第２のトランジスタの制御ゲートはアクセス線に結合され、第２のトランジスタの第１のノードは感知線に結合され、第２のトランジスタの第２のノードは第１のトランジスタのフローティングゲートに結合される、第２のトランジスタと、を含む。メモリセルはまた、感知線及び第１のトランジスタのノードに結合されたダイオードまたは他の整流素子を含む。
メモリセルは、２つのトランジスタを使用してデータ（例えば、論理）状態を記憶することができ、そのうちの１つはフローティングゲートに関連付けられる（例えば、含む）ことができる。フローティングゲートは、トランジスタの制御ゲートに近接しているが、誘電体材料によって制御ゲートから分離されている電気的ノードであり得る。フローティングゲートに保存された電圧または電荷は、フローティングゲートに関連付けられたトランジスタの閾値電圧に影響を与え得て、したがって、制御ゲートに電圧が印加されたときにトランジスタを流れる電流の量にも影響を与え得る。トランジスタを流れる電流の量を感知して、メモリセルによって記憶されたデータの状態を判定することができる。フローティングゲートメモリセルと呼ぶことができるこのタイプのメモリセルは、データの状態を記憶するためにコンデンサを使用しないことがある。代わりに、浮遊ゲートを有するメモリセルが、浮遊ゲートの電圧に基づいてデータの状態を記憶することができる。
フローティングゲートメモリセルは、データの状態を格納するための第１のトランジスタと、第１のトランジスタのフローティングゲートに選択的にアクセスするための第２のトランジスタとを含み得る。本明細書の説明では、フローティングゲートに関連する第１のトランジスタを読み取りトランジスタと呼ぶことがある。なぜなら、このトランジスタは、メモリセルの状態を読み取るための感知（例えば、読み取り）動作中に活性化され得るからである。メモリセルの第２のトランジスタは、第１のトランジスタのフローティングゲートに電圧を印加するためにプログラム（例えば、書き込み）動作中に活性化されるので、書き込みトランジスタと呼ばれる。
フローティングゲートメモリセルは、様々な導電線と結合され得る。これらの導電線は、他のタイプのメモリセルで使用されるアクセス（例えばワード）線及び感知（例えばデジット）線、例えばワード線及びデジット線を含むことができる。フローティングゲートメモリセルはまた、ソース線と呼ばれる導電線に結合され得る。
フローティングゲートメモリセルは、ワード線、デジット線、及びソース線などのメモリセルに関連する導電線に電圧を印加する（例えば、バイアスをかける）ことによって、読み書きすることができる。例えば、ワード線は、読み取りトランジスタ及び書き込みトランジスタの制御ゲートに結合され、読み取りまたは書き込み動作中にターゲットメモリセルを選択するようにバイアスをかけることができる。デジット線は、読み取りトランジスタ及び書き込みトランジスタのドレインに結合され、書き込み動作中に（書き込みトランジスタを介して）フローティングゲートに電圧を印加するために、または読み取り動作中に（読み取りトランジスタを介して）デジット線及びソース線の間に電流を流すためにバイアスをかけることができる。ソース線は、読み取り動作中に比較的低い電圧（例えば、接地電圧）にバイアスされ、電流がデジット線から読み取りトランジスタを介してソース線に流れることを可能にする。
場合によっては、書き込み動作中にソース線が低電圧（例えば０ボルト）にバイアスされる一方で、デジット線がより高い電圧（例えば２ボルト）にバイアスされて、選択されたメモリセルのデータの状態を書き込む場合、デジット線とソース線の間の電圧の差により、漏れ電流とも呼ばれる寄生電流が、同じデジット線とソース線に接続された、非選択メモリセルに、流れることがある。書き込みディスターブと呼ばれ得る、書き込み動作中に発生する可能性がある累積的な寄生電流は、デバイスのメモリセルの信頼性及び／または寿命の低下などの、メモリデバイスに望ましくない影響を、その他の望ましくない影響がある中でも、引き起こす可能性がある。
しかし、本開示の実施形態は、この寄生電流が非選択メモリセルを流れるのを防ぐことができ、したがって、メモリデバイスのメモリセルに対して実行される書き込み動作中に、書き込みディスターブが発生するのを防ぐことができる。例えば、本開示によるメモリセル（例えば、フローティングゲートメモリセル）は、セルの読み取りトランジスタに（例えば、直列に）結合されたダイオードと、セルに関連付けられた（例えば、結合された）デジット線とを含み得る。書き込み動作中、非選択メモリセルのダイオードは、寄生電流が非選択セルを通って流れるのを防ぐことができる。したがって、本開示によるメモリセルは、以前のメモリセルと比較して、信頼性を向上させること及び／または長い寿命を有することができる。
本明細書で使用されるように、「ａ」、「ａｎ」、または「いくつかの（ａ ｎｕｍｂｅｒ ｏｆ）」は、１つ以上のあるものを指すことができ、「複数の（ａ ｐｌｕｒａｌｉｔｙ ｏｆ）」は、２つ以上のそのようなものを指すことができる。例えば、メモリデバイスは、１つ以上のメモリデバイスを指すことができ、複数のメモリデバイスは、２つ以上のメモリデバイスを指すことができる。加えて、指示子「Ｎ」及び「Ｍ」は、特に図面における参照符号に関して本明細書で使用されるように、そのように指定されたいくつかの特定の特徴が、本開示のいくつかの実施形態に含まれてもよいことを示す。
本明細書の図は、最初の一桁または複数桁の数字が図面の図番号に対応し、残りの桁の数字が図面の要素または構成要素を識別する、番号付け規則に従う。異なる図面において類似する要素または構成要素は、類似の数字を使用することによって識別され得る。例えば、１０５は、図１における要素「０５」を指し得、類似の要素が図２Ａ～２Ｃでは２０５と称され得る。
図１は、本開示の実施形態によるメモリダイ１００の例を示す。場合によっては、メモリダイ１００は、メモリチップ、メモリデバイス、または電子メモリ装置と呼ばれることがある。
図１Ａに示したように、メモリダイ１００は、異なるデータの状態を格納するようにプログラム可能な１つまたは複数のメモリセル１０５を含み得る。例えば、各メモリセル１０５は、２つ以上のデータの状態のうちの１つを記憶するようにプログラム可能であり得る。例えば、メモリセル１０５は、一度に１ビットのデジタル論理（例えば、論理０または論理１）を格納するように構成され得る。場合によっては、単一のメモリセル１０５（例えば、マルチレベルメモリセル）は、一度に複数のビットのデジタル論理（例えば、論理００、論理０１、論理１０、または論理１１）を格納するように構成され得る。図１に示すフローティングゲートメモリアーキテクチャでは、メモリセル１０５は２つのトランジスタ（例えば、１３５及び１４５）を含むことができ、そのうちの１つは、本明細書でさらに説明されるように、フローティングゲートに関連付けられる。フローティングゲートは、プログラム可能なデータの状態を表す電荷を格納するように構成することができる。
アクセス線、例えばアクセス（例えば、ワード）線１１０、感知（例えば、デジット）線１１５、及び／またはソース線１２０を活性化、選択、またはバイアスすることによって、フローティングゲートメモリセル１０５において、感知（例えば、読み取り）及びプログラミング（例えば、書き出し）などの動作を実行することができる。場合によっては、デジット線１１５はビット線とも称され得る。本明細書でさらに説明されるように、ワード線１１０、デジット線１１５、またはソース線１２０を活性化する、選択する、または、バイアスすることは、それぞれの線に電圧を印加することを含み得る。
図１に示されるように、メモリダイ１００は、格子状パターンに配置された導電線（例えば、ワード線１１０、デジット線１１５、及びソース線１２０）を含み得る。メモリセル１０５は、ワード線１１０、デジット線１１５、及び／またはソース線１２０の交点に配置することができる。ワード線１１０、デジット線１１５、及び／またはソース線１２０に電圧を印加する（例えば、バイアスする）ことで、単一のメモリセル１０５は、それらの交点でアクセスされ得る。特定のワード線１１０に関連付けられた（例えば、結合された）メモリセル１０５は、メモリセルの行と呼ばれ得て、特定のデジット線１１５に関連付けられた（例えば、結合された）メモリセルは、メモリセルの列と呼ばれ得る。
メモリセル１０５へのアクセスは、行デコーダ１２５及び列デコーダ１３０を介して制御されることができる。例えば、行デコーダ１２５は、メモリコントローラ１６５から行アドレスを受信し、受信した行アドレスに基づいてワード線１１０を活性化し得る。列デコーダ１３０は、ローカルメモリコントローラ１６５から列アドレスを受け取り、受け取った列アドレスに基づいてデジット線１１５を活性化する。
例えば、メモリダイ１００は、ＷＬ＿１からＷＬ＿Ｍとラベル付けされる複数のワード線１１０、ＤＬ＿１からＤＬ＿Ｎとラベル付けされる複数のデジット線１１５、及びＳＬ＿１からＳＬ＿Ｎまでのラベル付けされる複数のソース線を含むことができ、この場合Ｍ及びＮはメモリアレイのサイズによる。場合によっては、ソース線の数量Ｎは、デジット線の数量Ｎに対応し、各デジット線１１５が、デジット線１１５と同じメモリセル１０５に関連付けられた対応するソース線１２０を有するようにする。したがって、ワード線１１０及びデジット線１１５、及びソース線１２０（例えば、ＷＬ＿１、ＤＬ＿２、及びＳＬ＿２）を活性化またはバイアスすることによって、それらの交点にあるメモリセル１０５にアクセスし得る。ワード線１１０とデジット線１１５との交点は、二次元構成または三次元構成のいずれかであり、メモリセル１０５のアドレスと呼ぶことができる。場合によっては、ワード線１１０、デジット線１１５、及びソース線１２０の交点は、メモリセル１０５のアドレスと呼ばれることがある。
図１に示すように、メモリセル１０５は、フローティングゲート１４０に関連付けられた（例えば、含む）読み取りトランジスタ１３５と、書き込みトランジスタ１４５とを含み得る。読み取りトランジスタ１３５及び書き込みトランジスタ１４５は、メモリセル１０５に対してデータの状態を読み書きするために、一緒に使用され得る。
例えば、フローティングゲート１４０は、メモリセル１０５の論理状態を表す電荷または電圧を格納するために使用され得る。フローティングゲート１４０は、フローティングゲート１４０の電荷または電圧が読み取りトランジスタ１３５に関連する閾値電圧に影響を及ぼし得るように、読み取りトランジスタ１３５の制御ゲート１７５の近くに位置する電気的ノードであり得る。制御ゲート１７５は、例えば、トランジスタを活性化または停止するために使用されるトランジスタのゲートであってもよい。読み取りトランジスタ１３５は、少なくとも、読み取りトランジスタ１３５の閾値電圧がフローティングゲート１４０の電荷または電圧によって影響を受ける可能性があるため、フローティングゲート１４０に関連付けることができる。閾値電圧は、トランジスタを完全に活性化し、トランジスタのソースノードをトランジスタのトランジスタのドレインノードと結合するために、トランジスタの制御ゲートに印加しなければならない最小電圧であり得る。本明細書で使用される「フローティング」という用語は、任意の電圧源または電圧レールから結合されていないことを意味し得、フローティングゲート１４０は、読み取り動作中、及びデータを格納するために使用されている間のみ「フローティング」であると見なすことができる。
場合によっては、読み取りトランジスタ１３５は、フローティングゲート１４０を含み得る。すなわち、読み取りトランジスタ１３５は、フローティングゲート１４０を含むフローティングゲートトランジスタであり得る。場合によっては、読み取りトランジスタ１３５は、フローティングゲート１４０を含まないトランジスタ（例えば、フローティングゲートトランジスタではない）であり得る。この場合、フローティングゲート１４０は、読み取りトランジスタ１３５の制御ゲートに近接して製造されるが、読み取りトランジスタ１３５の内部には含まれない電気ノードであり得る。フローティングゲート１４０は、図１に示されるように、書き込みトランジスタ１４５のドレインノード１９５と結合され得る。
場合によっては、読み取りトランジスタ１３５は第１のタイプのトランジスタであり得、書き込みトランジスタ１４５は第２のタイプのトランジスタであり得る。例えば、図１に示すように、読み取りトランジスタ１３５はｐ型金属酸化物半導体（ＰＭＯＳ）トランジスタであり得、書き込みトランジスタ１４５はｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタである。しかしながら、場合によっては、読み取りトランジスタ１３５及び書き込みトランジスタ１４５のタイプ、ならびに同様にソースノード及びドレインノードへの言及が逆になることがある。場合によっては、読み取りトランジスタ１３５及び書き込みトランジスタ１４５は、同じタイプのトランジスタ（例えば、両方ともＰＭＯＳまたは両方ともＮＭＯＳ）であってもよい。
ワード線１１０は、メモリセル１０５でアクセス動作を実行するために使用されるメモリセル１０５に結合された導電線であり得る。図１に示されるように、ワード線１１０は、読み取りトランジスタ１３５の制御ゲート１７５と、書き込みトランジスタ１４５の制御ゲート１７０とに結合され得る。場合によっては、ワード線２１０は、制御ゲート１７５及び制御ゲート１７０に電圧を印加することによって、メモリセルアクセス中に読み取りトランジスタ１３５及び書き込みトランジスタ１４５の活性化を制御するように構成され得る。場合によっては、読み取りトランジスタ１３５と書き込みトランジスタ１４５は異なるタイプのトランジスタであるため、ワード線１１０に電圧を印加すると、読み取りトランジスタ１３５または書き込みトランジスタ１４５のいずれかが活性化されるが、両方のトランジスタを同時に活性化することはできない。場合によっては、ワード線１１０は、読み取り動作中に、読み取りトランジスタ１３５を活性化するが書き込みトランジスタ１４５を活性化しない電圧にバイアスされ得る。場合によっては、ワード線１１０は、書き込み動作中に、書き込みトランジスタ１４５を活性化するが読み取りトランジスタ１３５を活性化しない電圧にバイアスされ得る。
デジット線１１５は、メモリセル１０５を感知構成要素１５０に接続する導電線であってよく、メモリセル１０５に対してアクセス動作を実行するために使用される。デジット線１１５は、図１に示されるように、書き込みトランジスタ１４５のソースノード１８０及びドレインノード１９０に結合され得る。
ソース線１２０は、メモリセル１０５でアクセス動作を実行するために使用されるメモリセル１０５に結合された導電線であり得る。ソース線１２０は、読み取りトランジスタ１３５のソースノード１８５に結合され得る。いくつかのメモリデバイスでは、共通ソースプレート（例えば、接地プレート）は、ソース線１２０を介して全てのメモリセルと結合され得る。例えば、共通ソースプレート（明確にするため、及び本開示の実施形態を不明瞭にしないように、図１には示されていない）は、ソース線１２０に結合され得、ソース線１２０は、各メモリセル１０５の読み取りトランジスタ１３５のソースノード１８５に結合され得る。そのようなアーキテクチャで共通ソースプレートを利用することで、ソース線１２０に関連する構成要素（例えば、ドライバ）の数を減らすことができる。
書き込み動作中、ワード線１１０は、選択されたメモリセル１０５の書き込みトランジスタ１４５を活性化する書き込み電圧にバイアスされてもよく、デジット線１１５は、選択されたメモリセル１０５によって記憶されるデータの状態に基づく状態電圧にバイアスされ得る。例えば、デジット線１１５は、「１」の論理状態を記憶するために高い電圧にバイアスされ、「０」の論理状態を記憶するために低い電圧にバイアスされ得る。書き込みトランジスタ１４５を活性化すると、書き込みトランジスタ１４５のソースノード１８０を書き込みトランジスタ１４５のドレインノード１９５と結合することができ、それによって、デジット線１１５の電圧に基づく電圧がフローティングゲート１４０に印加される。フローティングゲート１４０に電圧が印加された後、ワード線１１０は、書き込みトランジスタ１４５を停止する電圧にバイアスされ、それによってフローティングゲート１４０を分離し、フローティングゲート１４０に印加された電圧を格納することができる。場合によっては、読み取りトランジスタ１３５は、書き込み動作中に非アクティブのままであり得る。例示的な書き込み動作が、本明細書でさらに説明される（例えば図３Ａに関連して）。
読み取り動作中、ワード線１１０は、選択されたメモリセル１０５の読み取りトランジスタ１３５を活性化し得る読み取り電圧にバイアスされ得、選択されたメモリセル１０５の書き込みトランジスタ１４５は非活性のままであり得る。読み取りトランジスタ１３５を活性化することは、読み取りトランジスタ１３５のドレインノード１９０を読み取りトランジスタ１３５のソースノード１８５と結合し、それによってデジット線１１５をソース線１２０と結合することができる。読み取り動作中、デジット線１１５は小さい負の電圧にバイアスされ、ソース線１２０は（例えば、共通のソースプレートを使用して）接地され得、読み取りトランジスタ１３５が活性化されているときに電流がソース線１２０からデジット線１１５に流れるようにし得る。ソース線１２０からデジット線１１５に流れる電流の量は、メモリセル１０５によって記憶されたデータの状態によって影響を受ける可能性がある。すなわち、フローティングゲート１４０に蓄積された電圧または電荷は、読み取りトランジスタ１３５に関連する閾値電圧に影響を及ぼし、それによって、読み取り電圧に応じた読み取りトランジスタ１３５の活性化のレベルに影響を与え得る。次に、読み取りトランジスタ１３５の活性化のレベルは、ソース線１２０とデジット線１１５との間を流れる電流の量に影響を及ぼし得る。例が、本明細書でさらに説明される（例えば図３Ｂに関連して）。
図１に示されるように、メモリセル１０５は、デジット線１１５及び読み取りトランジスタ１３５のドレインノード１９０に（例えば直列に）結合されたダイオード１４８を含むことができる。ダイオード１４８は、例えば、バイポーラ接合ダイオードとすることができる。メモリセル１０５が書き込み動作中の非選択セル（例えば、書き込み中ではないが、書き込み動作中に書き込まれているセルと同じデジット線１１５に接続されているセル）である場合、ダイオード１４８は、電流（例えば、寄生または漏れ電流）がメモリセル１０５を通って（例えば、デジット線１１５からセルの読み取りトランジスタ１３５を通って）流れるのを防止し得る。しかし、メモリセル１０５が読み取り動作中の選択されたセル（例えば、読み取り動作中に読み出されているセル）である場合、ダイオード１４８は、電流がメモリセル１０５を通って（例えば、ソース線１２０からセルの読み取りトランジスタ１３５を経てデジット線１１５まで）流れることを可能にすることができる。書き込み及び読み取り動作中のダイオード１４８の動作については、本明細書でさらに説明する（例えば、図３Ａ及び３Ｂに関連して）。さらに、図１にはダイオードが示されているが、本開示の実施形態はそのように限定されず、ダイオード１４８の代わりに類似の機能を有する別のタイプの整流素子を含むことができる。
感知構成要素１５０は、メモリセル１０５のフローティングゲート１４０に格納された状態（例えば、電荷または電圧）を検出し、検出された状態に基づいてメモリセル１０５のデータの状態を判定するように構成され得る。場合によっては、感知構成要素１５０は、読み取り動作中にデジット線１１５とソース線１２０との間を流れる電流の量を検出することによって、状態を検出し得、それはメモリセル１０５によって出力される信号と見なされ得る。場合によっては、感知構成要素１５０は、メモリセル１０５の信号の出力を増幅するために、１つまたは複数の感知増幅器を含み得る。感知増幅器は、読み取り動作中にデジット線１１５に沿った電流の微細な変化を検出し、検出された電流に基づいて、論理０または論理１のいずれかに対応する信号を生成することができる。
感知構成要素１５０は、デジット線１１５を越えてメモリセル１０５から受信した信号を基準信号１５５（例えば、基準電圧または電流）と比較するように構成され得る。感知構成要素１５０は、比較に基づいてメモリセル１０５の格納された状態を判定することができる。例えば、バイナリ信号方式では、デジット線１１５が基準信号１５５よりも高い電圧または電流を有する場合、感知構成要素１５０は、メモリセル１０５の格納されたデータの状態が論理１であると判断することができ、デジット線１１５が基準信号１５５よりも低い電圧または電流を有する場合、感知構成要素１５０は、メモリセル１０５の格納された状態が論理０であると判定し得る。感知構成要素１５０は、信号の違いを検出及び増幅する様々なトランジスタまたは増幅器を含み得る。メモリセル１０５の検出された論理状態は、出力１６０として列デコーダ１３０を介して出力され得る。場合によっては、感知構成要素１５０は、別の構成要素（例えば、列デコーダ１３０または行デコーダ１２５）の一部であり得る。または、感知構成要素１５０は、行デコーダ１２５または列デコーダ１３０と電子通信する場合がある。
メモリコントローラ１６５は、様々な構成要素（例えば、行デコーダ１２５、列デコーダ１３０、及び感知構成要素１５０）を介して、メモリセル１０５の動作を制御することができる。いくつかの場合では、行デコーダ１２５、列デコーダ１３０、及び感知構成要素１５０のうちの１つ以上が、ローカルメモリコントローラ１６５と同じ場所に配置され得る。ローカルメモリコントローラ１６５は、外部メモリコントローラまたはデバイスから１つまたは複数のコマンド及び／またはデータを受信し、コマンド及び／またはデータをメモリダイ１００で使用できる情報に変換し、メモリダイ２００で１つまたは複数の動作（例えば、本明細書で説明する書き込み及び読み取り動作）を実行し、１つまたは複数の動作の実行に応答してメモリダイ１００から外部メモリコントローラまたはデバイスにデータを通信するように構成され得る。ローカルメモリコントローラ１６５は、行、列、及び／またはソース線のアドレス信号を生成し、ターゲットワード線１１０、ターゲットデジット線１１５、及びターゲットソース線１２０をバイアスまたは活性化することができる。ローカルメモリコントローラ１６５はまた、メモリデバイス１００の動作中に使用される様々な電圧または電流を生成及び制御することができる。一般に、本明細書で論じられる印加電圧または電流の振幅、形状または持続時間は、調整または変更され得、メモリダイ１００の動作で論じられる様々な動作に対して異なり得る。
図２Ａ～２Ｃは、本開示の実施形態による例示的なメモリセル２０５の断面図を示す。メモリセル２０５は、例えば、図１に関連して先に説明したメモリセル１０５とすることができる（例えば、図２Ａはメモリセル１０５の第１の例を示し、図２Ｂはメモリセル１０５の第２の例を示し、図２Ｃはメモリセル１０５の第３の例を示す）。
図２Ａ～２Ｃに示されるように、メモリセル２０５はそれぞれ、ダイオード２４８（例えば、図１のダイオード１４８）を含むことができ、ｐ型（例えば、ｐドープ）チャネル２２１がダイオード２４８のｎ型（例えば、ｎドープ）材料と接触している。ｐ型チャネル２２１は、メモリセル２０５の読み取りトランジスタ（例えば、図１の読み取りトランジスタ１３５）のチャネル（例えば、ポリチャネル）であり得る。ｐ型チャネル２２１はまた、図２Ａ～２Ｃに示されるように、ソース線２２０（例えば、図１のソース線１２０）と接触することができ、それは次に共通ソースプレート（例えば、接地プレート）２１１と接触する。
図２Ａ～２Ｃに示されるように、メモリセル２０５はそれぞれ、ｎ型チャネル２２３を含むことができる。ｎ型チャネル２２３は、メモリセル２０５の書き込みトランジスタ（例えば、図１の書き込みトランジスタ１４５）のチャネル（例えば、ｎチャネル）であり得る。図２Ａ及び２Ｂに示す例では、ｎ型チャネル２２３は、ダイオード２４８のｐ型材料及びデジット線２１５（例えば、図１のデジット線１１５）と接触している。図２Ｃに示される例では、ｎ型チャネル２２３は、メモリセルの追加のｎドープ材料２２７と接触しており、これは次に、ダイオード２４８及びデジット線２１５のｐ型材料と接触している。
図２Ａ～２Ｃに示されるように、メモリセル２０５はそれぞれ、ｎ型チャネル２２３と接触するフローティングゲート２４０（例えば、図１のフローティングゲート１４０）を含むことができる。フローティングゲート２４０は、メモリセル２０５の読み取りトランジスタのフローティングゲートであり得る。
図２Ａ～２Ｃに示されるように、メモリセル２０５はそれぞれ、デジット線２１５、ｎ型チャネル２２３、ｐ型チャネル２２１、フローティングゲート２４０、及びソース線２２０と接触する酸化物材料２２９を含むことができる。例えば、酸化物材料２２９は、図２Ａ～２Ｃに示されるように、ｐ型チャネル２２１とｎ型チャネル２２３との間、及びｐ型チャネル２２１とフローティングゲート２４０との間にあり得る。さらに、酸化物材料２２９は、図２Ａ～２Ｃに示されるように、フローティングゲート２４０とソース線２２０との間に存在することができる。さらに、酸化物材料２２９は、図２Ｃに示されるように、ｎドープ材料２２７と接触することができる。酸化物材料２２９は、メモリセル２０５の読み取り及び書き込みトランジスタの制御ゲート（例えば、図１の制御ゲート１７５及び１７０）を構成することができる。
図２Ａ～２Ｃに示される例では、ｐ型チャネル２２１は７ナノメートル（ｎｍ）の厚さ（例えば、幅）を有することができ、ｎ型チャネル２２３は１０ｎｍの厚さを有することができ、フローティングゲート２４０は１０ｎｍの厚さを有することができ、ｐ型チャネル２２１とｎ型チャネル２２３との間の酸化物材料２２９は、５ｎｍの厚さを有することができ、ｐ型チャネル２２１とフローティングゲート２４０との間の酸化物材料２２９は、５ｎｍの厚さを有することができ、ｐ型チャネル２２１の反対側の酸化物材料２２９は、９ｎｍの厚さを有することができ、ｎ型チャネル２２３及びフローティングゲート２４０の反対側の酸化物材料２２９は、９ｎｍの厚さを有することができ、メモリセル２０５は、４０ｎｍの厚さを有することができる。しかしながら、本開示の実施形態は、これらの特定の厚さに限定されない。
図３Ａは、本開示の実施形態による、メモリデバイス３００で実行されるプログラム（例えば、書き込み）動作中の導電線のバイアスの例を示す。図３Ｂは、本開示の実施形態による、メモリデバイス３００で実行される感知（例えば、読み取り）動作中の導電線バイアスの例を示す。
メモリデバイス３００は、例えば、図１に関連して前に説明したメモリデバイス１００であり得る。例えば、図３Ａ及び３Ｂに示されるように、メモリデバイス１００は、ターゲットメモリセル３０５－ａ（例えば、書き込み及び読み取り動作中に選択されるセル）を含む複数のメモリセルを含むことができる。ターゲットメモリセル３０５－ａを含むメモリセルのそれぞれは、図１に関連して説明したフローティングゲートメモリセル１０５の例であり得る。例えば、図３Ａ～３Ｂに示すように、ターゲットメモリセル３０５－ａは、フローティングゲート（例えば、図１のフローティングゲート１４０）に関連する読み取りトランジスタ３３５－ａ（例えば、図１の読み取りトランジスタ１３５）及び書き込みトランジスタ３４５－ａ（例えば、図１の書き込みトランジスタ１４５）を含む。さらに、図３Ａ～３Ｂに示すように、ターゲットメモリセル３０５－ａは、デジット線３１５－ａ（例えば、図１のデジット線１１５）及び読み取りトランジスタ３３５－ａのドレインノードに結合されたダイオード３４８－ａ（例えば、図１のダイオード１４８）を含む。
場合によっては、メモリデバイス３００の書き込みトランジスタ３４５は、第１の電圧がそれらの制御ゲートに印加されると活性化され得、メモリデバイス３００の読み取りトランジスタ３３５は、第２の（例えば、異なる）電圧がそれらの制御ゲートに印加されると活性化され得る。この例では、書き込みトランジスタ３４５－ａは、それらの制御ゲートに３ボルト（Ｖ）の電圧が印加されたときに活性化され、読み取りトランジスタ３３５は、マイナス１（－１）ボルト（Ｖ）の電圧がそれらの制御ゲートに適用されるときに、活性化され得る。図３Ａ～３Ｂに記載された電圧の値は、例として意図されている。電圧は、本明細書に記載の機能を実行する任意の値または値の組み合わせであり得る。
図３Ａは、書き込み動作中のメモリデバイス３００の導電線バイアスの例を示す。図３Ａに示されるように、ターゲットメモリセル３０５－ａに対する書き込み動作中、ターゲットメモリセル３０５－ａに関連付けられた（例えば、接続された）ワード線３１０－ａは、書き込みトランジスタ３４５－ａを活性化するが、読み取りトランジスタ３３５－ａは活性化しない書き込み電圧にバイアスされ得る。書き込み電圧は、ワード線３１０－ａを介して、書き込みトランジスタ３４５－ａの制御ゲートに印加され得、例えば、書き込みトランジスタ３４５－ａに関連する閾値電圧を超える電圧であり得る。この例では、書き込み電圧は３ボルト（Ｖ）であり得る。ワード線３１０－ｂなどの非選択メモリセルに関連するメモリデバイス３００の他のワード線は、ゼロ（０）ボルト（例えば接地電圧）にバイアスされ得る。
書き込み動作中、ターゲットメモリセル３０５－ａに関連付けられた（例えば、接続された）デジット線３１５－ａは、ターゲットメモリセル３０５－ａに書き込まれるデータ（例えば、論理）の状態に基づく状態電圧にバイアスされ得る。例えば、「１」の論理状態を書き込むために、デジット線３１５－ａは、書き込み電圧よりも低い電圧、例えば２ボルトにバイアスされ得る。「０」の論理状態を書き込むために、デジット線３１５－ａは、ゼロ（０）ボルトにバイアスされ得る。デジット線３１５－ｂなどの非選択メモリセルに関連するメモリデバイス３００の他のデジット線は、ゼロ（０）ボルト（例えば接地電圧）にバイアスされ得る。
図１を参照して説明したように、メモリセル３０５は、デジット線３１５及び読み取りトランジスタ３３５のドレインノードに（例えば直列に）結合されたダイオード３４８または他の整流素子を含むことができる。ダイオード３４８（または他の整流素子）は、例えば論理状態「１」を書き込むときのデジット線３１５－ａとソース線３２０－ａ間の電圧の差により、別の場合では書き込み動作中に発生し得る寄生（例えば漏れ）電流などの電流が、書き込み動作中に非選択メモリセル３０５（例えば、デジット線３１５－ａに接続された他のセル）を通って流れるのを防ぐことができる。例えば、ダイオード３４８－ｂは、そのような寄生電流がデジット線３１５－ａから読み取りトランジスタ３３５－ｂを通って流れるのを防ぐことができる。そのような寄生電流が非選択メモリセル３０５を通って流れるのを防止することは、信頼性及び／またはセルの寿命を高めることができる。例えば、図３Ａは、デジット線３１５－ａ及びソース線３２０－ａに結合された２つのメモリセルを示しているが、実際には、これらの導電線に結合された数百または数千のメモリセルがあり得る。したがって、書き込み動作中にダイオード３４８によって読み取りトランジスタ３３５を介して伝導されることを防ぐことができる寄生電流の累積量は、かなりの量になる可能性がある。
図１を参照して説明したように、書き込みトランジスタ３４５－ａのソースノードはデジット線３１５－ａに結合され得、書き込みトランジスタ３４５－ａのドレインノードは読み取りトランジスタ２３５－ａのフローティングゲートに結合され得る。したがって、ワード線３１０－ａに書き込み電圧を印加することによって書き込みトランジスタ３４５－ａが活性化されると、デジット線３１５－ａに印加される状態電圧に基づく電圧が、読み取りトランジスタ２３５－ａのフローティングゲートに印加され得る。場合によっては、フローティングゲートに印加される電圧は、デジット線３１５－ａの状態電圧から書き込みトランジスタ３４５－ａを越えたいずれかの電圧降下を差し引いたものと実質的に同じであり得る。
読み取りトランジスタ２３５－ａのフローティングゲートに電圧が印加された後、ワード線３１０－ａをゼロ（０）ボルトに設定して書き込みトランジスタ３４５－ａを停止し、それによってフローティングゲートをデジット線３１５－ａから結合解除することができる。フローティングゲートは、フローティングであり得（例えば、いずれの電圧源または電圧レールからも結合解除されている）、したがって、論理状態を表す電圧を格納することができる。
書き込み動作中、ターゲットメモリセル３０５－ａに関連するソース線３２０－ａは使用されず、ゼロ（０）ボルト（例えば接地電圧）にバイアスされ得る。製造及びソース線バイアスを単純化するために、この例では、図３Ａに示すように、複数のソース線３２０を単一の共通ソースプレート３１１に結合することができ、ゼロ（０）ボルトにバイアスすることができる。
図３Ｂは、ターゲットメモリセル３０５－ａに対する読み取り動作中のメモリデバイス３００の導電線バイアスの例を示す。ターゲットメモリセル３０５－ａに対する読み取り動作中、ターゲットメモリセル３０５－ａに関連付けられた（例えば、接続された）ワード線３１０－ａは、読み取りトランジスタ３３５－ａを活性化するが、書き込みトランジスタ３４５－ａは活性化しない読み取り電圧にバイアスされ得る。読み取り電圧は、ワード線３１０－ａを介して、読み取りトランジスタ２３５－ａの制御ゲートに印加され、例えば、読み取りトランジスタ３３５－ａに関連する公称の閾値電圧を超える電圧であり得る。公称の閾値電圧は、読み取りトランジスタ３３５－ａのフローティングゲートが充電されていないときの読み取りトランジスタ３３５－ａの閾値電圧であり得る。この例では、読み取り電圧は、マイナス１（－１）ボルト（Ｖ）などの負の電圧であり得る。ワード線３１０－ｂなどの非選択メモリセルに関連するメモリデバイス３００の他のワード線は、ゼロ（０）ボルト（例えば接地電圧）にバイアスされ得る。
読み取り動作中、ターゲットメモリセル３０５－ａに関連付けられた（例えば、接続された）デジット線３１５－ａは、読み取り電圧にバイアスされ得る。この例では、読み取り電圧は、マイナス１（－１）ボルトである場合があり、ターゲットメモリセル３０５－ａによって格納された論理状態に関係なく、同じ電圧である場合がある。デジット線３１５－ｂなどの非選択メモリセルに関連するメモリデバイス３００の他のデジット線は、ゼロ（０）ボルト（例えば接地電圧）にバイアスされ得る。
図１を参照して説明したように、読み取りトランジスタ３３５－ａのドレインノードはデジット線３１５－ａに結合され得、読み取りトランジスタ３３５－ａのソースノードはソース線３２０－ａに結合され得る。読み取り動作中、デジット線３１５－ａは、ワード線３１０－ａがバイアスされる読み取り電圧と同じ負の電圧（例えば、－１Ｖ）にバイアスされる。したがって、ワード線３１０－ａに読み取り電圧を印加することによって読み取りトランジスタ３３５－ａが活性化されると、読み取りトランジスタ３３５－ａを介して、ソース線３２０－ａとデジット線３１５－ａとの間に電流が流れ得る。例えば、電流は、共通ソースプレート３１１からソース線３２０－ａへ、ソース線３２０－ａから、読み取りトランジスタ３３５－ａを介して読み取りトランジスタ３３５－ａのソースノードへ、また読み取りトランジスタ３３５ーａのドレインノードからデジット線３１５－ａに流れることができる。さらに、ダイオード３４８－ａは、この電流がソース線３２０－ａとデジット線３１５－ａとの間を流れることを可能にすることができる（例えば、読み取りトランジスタ３３５－ａを通るこの電流の流れは、ダイオード３４８－ａによって抑制または妨害され得ない）。
読み取りトランジスタ３３５－ａによって伝導される電流の量は、読み取りトランジスタ３３５－ａのフローティングゲートに蓄積された電圧に依存し得る。したがって、本明細書で前述したように（例えば、図１）、ソース線３２０－ａからデジット線３１５－ａに流れる電流の量は、感知増幅器によって感知され、ターゲットメモリセル３０５－ａによって格納された論理状態を判定することができる。
図４は、本開示の実施形態による、電子メモリシステム４００などの例示的な装置のブロック図の図示である。メモリシステム４００は、メモリデバイス４０２などの装置と、メモリコントローラ（例えば、ホストコントローラ）などのコントローラ４０４とを含む。コントローラ４０４は、例えば、プロセッサを含んでもよい。コントローラ４０４は、例えば、ホストに結合されてもよく、ホストからコマンド信号（またはコマンド）、アドレス信号（またはアドレス）、及びデータ信号（またはデータ）を受信し得、データをホストに出力してもよい。
メモリデバイス４０２は、メモリセルのメモリアレイ４０６を含む。例えば、メモリアレイ４０６は、本明細書に開示するように、図１に関連して前述したメモリセル１０５のアレイなど、メモリセルの１つまたは複数のアレイを含むことができる。
メモリデバイス４０２は、Ｉ／Ｏ接続４１０を介してＩ／Ｏ回路４６０から供給されるアドレス信号をラッチするアドレス回路４０８を含む。アドレス信号は、メモリアレイ４０６にアクセスするために行デコーダ４２５及び列デコーダ４３０によって受信及びデコードされる。例えば、行デコーダ４２５及び／または列デコーダ４３０は、図１に関連して前に説明した、行デコーダ１２５及び列デコーダ１３０それぞれであり得る。
メモリデバイス４０２は、いくつかの例では読み取り／ラッチ回路４２０及び／または感知回路４５０であり得る感知／バッファ回路を使用してメモリアレイの列での電圧及び／または電流の変化を感知することにより、メモリアレイ４０６のデータを感知してもよい（例えば、読み取ってもよい）。感知回路４５０は、例えば、図１に関連して前に説明した感知構成要素１５０であり得る。読み取り／ラッチ回路４２０は、メモリアレイ４０６からデータを読み取り及びラッチすることができる。Ｉ／Ｏ回路４６０は、コントローラ４０４とのＩ／Ｏ接続４１０を介した、例えば、感知されたデータ（例えば、論理）状態の通信などの双方向データ通信のために含まれる。書き込み回路４２２は、本開示の実施形態に従って、メモリアレイ４０６にデータを書き込むために含まれる。
制御回路４６５は、コントローラ４０４から制御接続４２６によって提供される信号をデコードし得る。これらの信号は、本開示による、データ読み取り及びデータ書き込み動作を含む、メモリアレイ４０６の動作を制御するために使用されるチップ信号、書き込みイネーブル信号、及びアドレスラッチ信号を含み得る。
制御回路４６５は、例えば、コントローラ４０４に含まれてもよい。コントローラ４０４は、単独または組み合わせであるかに関わらず、他の回路、ファームウェア、またはソフトウェアなどを含んでもよい。コントローラ４０４は、外部コントローラ（例えば、全体的もしくは部分的であるかに関わらず、メモリアレイ４０６からの別個のダイ内の）または内部コントローラ（例えば、メモリアレイ４０６と同一のダイに含まれる）であってもよい。例えば、内部コントローラは、ステートマシンまたはメモリシーケンサであり得る。
いくつかの例では、コントローラ４０４は、本明細書に開示されるアレイ４０６のメモリセルに対して読み取り及び書き込み動作を実行するなど、本明細書に開示される方法をメモリデバイス４０２に少なくとも実行させるように構成され得る。いくつかの例では、メモリデバイス４０２は、先に図１に関連して説明した回路を含むことができる。
本明細書で使用される場合、「結合された」という用語は、介在要素なしで（例えば、直接的な物理的接触によって）電気的に結合、直接結合、及び／または直接接続され、または介在要素に間接的に結合及び／または接続されることを含み得る。「結合された」という用語は、さらに、（例えば、原因及び結果の関係にあるように）互いに協働または相互作用する２つ以上の要素を含み得る。
追加の回路及び信号を提供できること、及び図４のメモリシステム４００が簡略化されていることは、当業者には理解されよう。図４を参照して説明された様々なブロック構成要素の機能は、集積回路デバイスの別個の構成要素または構成要素の部分に必ずしも分離されなくてもよいことが認識されるべきである。例えば、集積回路デバイスの単一の構成要素または構成要素の部分は、図４の１つより多いブロック構成要素の機能を実行するように適合されることができる。あるいは、集積回路デバイスの１つ以上の構成要素または構成要素の部分が組み合わされることで、図４の単一のブロック構成要素の機能が実行されることができる。
本明細書では特定の実施形態が示され説明されたが、示される特定の実施形態は、同じ結果を達成するように意図された構成と置き換えられてもよいことを当業者は理解するであろう。本開示は、本開示のいくつかの実施形態の適応形態または変形形態を含めることを意図する。上記の説明は、例示的なものであり、限定的なものではないことを理解されたい。上記の実施形態の組み合わせと、本明細書に具体的に説明されていない他の実施形態は、上記の説明を考察すれば当業者にとって明らかとなるであろう。本開示のいくつかの実施形態の範囲は、上記の構造及び方法が使用される他の用途を含む。したがって、本開示のいくつかの実施形態の範囲は、添付の特許請求の範囲を、添付の特許請求の範囲が権利を有する均等物の全範囲と併せて参照して、特定されるべきである。
前述の発明を実施するための形態では、本開示を簡素化する目的で、いくつかの特徴が単一の実施形態にまとめられている。本開示のこの手法は、本開示の開示された実施形態が、各請求項に明示的に列挙された特徴より多くの特徴を使用する必要があるという意図を反映したものとして、解釈されるべきではない。むしろ、以下の特許請求の範囲が反映するように、発明の主題は、単一の開示される実施形態の全ての特徴にあるわけではない。したがって、以下の特許請求の範囲は、詳細な説明に組み込まれ、各請求項は、別個の実施形態としてそれ自体で成り立っている。

Claims (15)

  1. 装置であって、
    感知線、
    アクセス線、及び
    メモリセルであって、
    フローティングゲートと制御ゲートを有する第１のトランジスタであって、前記第１のトランジスタの前記制御ゲートは前記アクセス線に結合される、前記第１のトランジスタ、
    制御ゲートを有する第２のトランジスタであって、
    前記第２のトランジスタの前記制御ゲートは前記アクセス線に結合され、
    前記第２のトランジスタの第１のノードは前記感知線に結合され、
    前記第２のトランジスタの第２のノードは、前記第１のトランジスタの前記フローティングゲートに結合される、
    前記第２のトランジスタ、及び
    前記感知線と前記第１のトランジスタのノードに結合されたダイオード
    を含む、前記メモリセル、
    を含む、前記装置。
  2. 前記ダイオードは、プログラムの動作中に前記メモリセルが非選択セルである場合、前記メモリセルを通って電流が流れることを防止するように構成される、請求項１に記載の装置。
  3. 前記第１のトランジスタの追加ノードに結合されるソース線、及び
    前記ソース線に結合された共通ソースプレートを含む、請求項１に記載の装置。
  4. 前記メモリセルは、前記第１のトランジスタ及び前記第２のトランジスタを使用してデータの状態を記憶するように構成される、請求項１に記載の装置。
  5. 前記第１のトランジスタは、ｐ型金属酸化物半導体（ＰＭＯＳ）トランジスタであり、
    前記第２のトランジスタは、ｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタである、請求項１～４のいずれか一項に記載の装置。
  6. 前記ダイオードのｎ型材料は、前記第１のトランジスタのｐ型チャネルと接触しており、
    前記第２のトランジスタのｎ型チャネルは、前記感知線及び前記第１のトランジスタの前記フローティングゲートと接触しており、
    前記ダイオードのｐ型材料は、前記第２のトランジスタの前記ｎ型チャネルと接触している、請求項１に記載の装置。
  7. 前記ダイオードのｎ型材料は、前記第１のトランジスタのｐ型チャネルと接触しており、
    前記ダイオードのｐ型材料は、ｎドープ材料と接触しており、
    前記ｎドープ材料は、前記第２のトランジスタのｎ型チャネル及び前記感知線と接触している、請求項１～４のいずれか一項に記載の装置。
  8. 装置であって、
    複数の感知線と、
    複数のアクセス線と、
    メモリセルのアレイであって、前記アレイの各メモリセルそれぞれが、
    フローティングゲートと制御ゲートを有する第１のトランジスタであって、前記第１のトランジスタの前記制御ゲートは前記アクセス線の１つに結合される、前記第１のトランジスタ、
    制御ゲートを有する第２のトランジスタであって、
    前記第２のトランジスタの前記制御ゲートは前記アクセス線の前記１つに結合され、
    前記第２のトランジスタの第１のノードは、前記複数の感知線のうちの１つに結合され、
    前記第２のトランジスタの第２のノードは、前記第１のトランジスタの前記フローティングゲートに結合される、
    前記第２のトランジスタ、及び
    前記複数の感知線のうちの前記１つ、及び前記第１のトランジスタのノードに結合されるダイオード
    を含む、前記メモリセルのアレイ、
    を含む、前記装置。
  9. 共通ソースプレートと、
    前記共通ソースプレートに結合された複数のソース線と、を含み、
    前記アレイの各メモリセルそれぞれの前記第１のトランジスタの追加のノードは、前記複数のソース線のうちの１つに結合される、請求項８に記載の装置。
  10. 前記アレイの各メモリセルそれぞれの前記ダイオードは、前記複数の感知線のうちの前記１つと、そのそれぞれのメモリセルの前記第１のトランジスタの前記ノードと直列である、請求項８～９のいずれか一項に記載の装置。
  11. 前記アレイの各メモリセルそれぞれの前記ダイオードは、バイポーラ接合ダイオードである、請求項８～９のいずれか一項に記載の装置。
  12. メモリを動作させる方法であって、
    前記メモリで実行されているプログラム動作中に、感知線に電圧を印加することであって、前記感知線は、
    メモリセルのダイオードであって、前記ダイオードは前記メモリセルの第１のトランジスタのノードに結合される、前記ダイオード、及び
    前記メモリセルの第２のトランジスタの第１のノードであって、前記第２のトランジスタの第２のノードは前記第１のトランジスタのフローティングゲートに結合される、前記第１のノード、
    に結合される、前記印加すること、及び
    前記プログラム動作中に前記感知線に前記電圧が印加されている間、前記メモリセルのダイオードによって、電流が前記感知線から前記メモリセルの前記第１のトランジスタを通って流れるのを防止すること、
    を含む、前記方法。
  13. 前記メモリで実行されている感知動作中に、アクセス線に電圧を印加することであって、前記アクセス線は、
    前記メモリセルの前記第１のトランジスタの制御ゲートと、
    前記メモリセルの前記第２のトランジスタの制御ゲートと、
    に結合される、前記印加すること、及び
    前記メモリセルの前記ダイオードによって、電流が、前記感知線に至る前記メモリセルの前記第１のトランジスタを経て、共通ソースプレートから前記共通ソースプレートに結合されたソース線に流れ、また、前記感知動作中に前記アクセス線に前記電圧が印加されている間、前記ソース線から前記第１のトランジスタの追加のノードに流れることができるようにすること、
    を含む、請求項１２に記載の方法。
  14. メモリを動作させる方法であって、
    メモリセルのアレイに対して実行されているプログラム動作中に、前記アレイのメモリセルのサブセットのメモリセルを選択することであって、前記サブセットの各メモリセルそれぞれは、
    フローティングゲート及び制御ゲートを有する第１のトランジスタであって、前記第１のトランジスタの前記制御ゲートは、前記メモリセルのサブセットに結合された複数のアクセス線のうちの１つに結合される、前記第１のトランジスタ、
    制御ゲートを有する第２のトランジスタであって、
    前記第２のトランジスタの前記制御ゲートは前記アクセス線のうちの前記１つに結合され、
    前記第２のトランジスタの第１のノードは、前記メモリセルのサブセットに結合された感知線に結合され、
    前記第２のトランジスタの第２のノードは、前記第１のトランジスタの前記フローティングゲートに結合される、
    前記第２のトランジスタ、及び
    前記感知線と、前記第１のトランジスタのノードとに結合されたダイオード、
    を含む、前記選択すること、及び
    前記サブセットの各非選択メモリセルそれぞれの前記ダイオードによって、前記感知線からそのそれぞれの非選択メモリセルの前記第１のトランジスタを通って電流が流れるのを防止すること、
    を含む、前記方法。
  15. 前記サブセットの前記メモリセルを選択することは、
    そのメモリセルの前記第１及び第２のトランジスタの前記制御ゲートが結合されている前記アクセス線のうちの前記１つに電圧を印加すること、及び
    前記感知線に電圧を印加すること、
    を含む、請求項１４に記載の方法。
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