KR20230003189A - 메모리 내 프로그램 동작 동안의 기생 전류 방지 - Google Patents
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Abstract
본 개시는 메모리 내 프로그램 동작들 동안 기생 전류를 방지하기 위한 장치들, 방법들, 및 시스템들을 포함한다. 실시예는 감지 라인, 액세스 라인, 및 메모리 셀을 포함한다. 메모리 셀은 플로팅 게이트 및 제어 게이트를 갖는 제1 트랜지스터 ― 제1 트랜지스터의 제어 게이트는 액세스 라인에 결합됨 ―, 및 제어 게이트를 갖는 제2 트랜지스터 ― 제2 트랜지스터의 제어 게이트는 액세스 라인에 결합되고, 제2 트랜지스터의 제1 노드는 감지 라인에 결합되며, 제2 트랜지스터의 제2 노드는 제1 트랜지스터의 플로팅 게이트에 결합됨 ― 를 포함한다. 메모리 셀은 또한 감지 라인 및 제1 트랜지스터의 노드에 결합된 다이오드, 또는 다른 정류 요소를 포함한다.
Description
본 개시는 일반적으로 반도체 메모리 및 방법들, 그리고 더 구체적으로는, 메모리 내 프로그램 동작 동안의 기생 전류 방지하는 것에 관한 것이다.
메모리 디바이스들은 통상적으로 컴퓨터들 또는 다른 전자 디바이스들에서 내부, 반도체, 집적 회로들 및/또는 외부 이동식 디바이스들로서 제공된다. 많은 상이한 유형들의 메모리들은 휘발성 및 비휘발성 메모리를 포함한다. 휘발성 메모리는 자신의 데이터를 유지하는데 전력을 필요로 할 수 있고 다른 것들 중에서도, 랜덤 액세스 메모리(RAM), 동적 랜덤 액세스 메모리(DRAM), 및 동기식 동적 랜덤 액세스 메모리(SDRAM)를 포함할 수 있다. 비휘발성 메모리는 전력이 공급되지 않을 때 저장된 데이터를 유지함으로써 영구적인 데이터를 제공할 수 있고, 다른 것들 중에서도, NAND 플래시 메모리, NOR 플래시 메모리, 판독 전용 메모리(ROM), 및 저항 가변 메모리, 이를테면 상 변화 랜덤 액세스 메모리(PCRAM), 저항성 랜덤 액세스 메모리(RRAM), 자기 랜덤 액세스 메모리(MRAM), 및 프로그램가능 전도성 메모리를 포함할 수 있다.
메모리 디바이스들은 높은 메모리 밀도, 높은 신뢰성 및 낮은 전력 소비가 필요한 광범위한 전자 분야의 휘발성 및 비휘발성 메모리로서 이용될 수 있다. 비휘발성 메모리는 특히, 예를 들어, 개인용 컴퓨터들, 휴대용 메모리 스틱들, 고체 상태 드라이브들(SSD들), 디지털 카메라들, 휴대 전화들, 휴대용 음악 플레이어들 이를테면 MP3 플레이어들, 영화 플레이어들에 사용될 수 있다.
메모리 디바이스는 상이한 타겟 데이터 상태들로 프로그램 가능한 하나 이상의 메모리 셀을 포함할 수 있다. 예를 들어, 메모리 셀(예를 들어, 단일 레벨 셀(single level cell, SLC))은 두 개의 가능한 데이터 상태들(예를 들어, 논리 상태 0 또는 논리 상태1) 중 하나로 프로그램될 수 있다.
정보를 저장하기 위해, 메모리 디바이스의 구성요소는 메모리 디바이스의 메모리 셀을 데이터 상태로 프로그램(예를 들어, 기록)할 수 있다. 저장된 정보에 액세스하기 위해, 메모리 디바이스의 구성요소는 메모리 셀의 저장된 데이터 상태를 감지(예를 들어, 판독)할 수 있다. 예를 들어, 메모리 셀 상에서 수행되는 판독 또는 기록 동작 동안, 메모리 디바이스의 구성요소는 다양한 전도성 라인들에 전압을 인가(예를 들어, 바이어싱)할 수 있다. 이들 전도성 라인들은 액세스(예를 들어, 워드) 라인들, 감지(예를 들어, 디지트) 라인들, 및/또는 메모리 셀과 결합될 수 있는 다른 유형들의 전도성 라인들을 포함할 수 있다.
도 1은 본 개시의 실시예에 따른 메모리 다이의 예를 도시한다.
도 2a 내지 도 2c는 본 개시의 실시예에 따른 예시적인 메모리 셀들의 단면도들을 도시한다.
도 3a 내지 도 3b는 본 개시의 실시예에 따라 메모리 디바이스 상에서 수행되는 기록 및 판독 동작들 동안 전도성 라인 바이어싱의 예들을 도시한다.
도 4는 본 개시의 실시예에 따른, 전자 메모리 시스템과 같은 예시적인 장치의 블록도이다.
도 2a 내지 도 2c는 본 개시의 실시예에 따른 예시적인 메모리 셀들의 단면도들을 도시한다.
도 3a 내지 도 3b는 본 개시의 실시예에 따라 메모리 디바이스 상에서 수행되는 기록 및 판독 동작들 동안 전도성 라인 바이어싱의 예들을 도시한다.
도 4는 본 개시의 실시예에 따른, 전자 메모리 시스템과 같은 예시적인 장치의 블록도이다.
본 개시는 메모리 내 프로그램 동작들 동안 기생 전류를 방지하기 위한 장치들, 방법들, 및 시스템들을 포함한다. 실시예는 감지 라인, 액세스 라인, 및 메모리 셀을 포함한다. 메모리 셀은 플로팅 게이트 및 제어 게이트(예를 들어, 임의의 전압 소스들 또는 전압 레일들로부터 결합 해제될 수 있는 게이트)를 갖는 제1 트랜지스터 ― 제1 트랜지스터의 제어 게이트는 액세스 라인에 결합됨 ―, 및 제어 게이트를 갖는 제2 트랜지스터 ― 제2 트랜지스터의 제어 게이트는 액세스 라인에 결합되고, 제2 트랜지스터의 제1 노드는 감지 라인에 결합되며, 제2 트랜지스터의 제2 노드는 제1 트랜지스터의 플로팅 게이트에 결합됨 ― 를 포함한다. 메모리 셀은 또한 감지 라인 및 제1 트랜지스터의 노드에 결합된 다이오드, 또는 다른 정류 요소를 포함한다.
메모리 셀은 두 개의 트랜지스터들 ― 이들 중 하나는 플로팅 게이트와 연관될 수 있음(예를 들어, 이를 포함할 수 있음) ― 을 사용하여 데이터(예를 들어, 논리) 상태를 저장할 수 있다. 플로팅 게이트는 트랜지스터의 제어 게이트에 매우 근접하지만 유전체 물질에 의해 제어 게이트로부터 분리되는 전기적 노드일 수 있다. 플로팅 게이트 상에 저장된 전압 또는 전하는 플로팅 게이트와 연관된 트랜지스터의 임계 전압에 영향을 미칠 수 있고, 이에 따라 제어 게이트에 전압이 인가될 때 트랜지스터를 통해 흐르는 전류의 양에 영향을 미칠 수 있다. 트랜지스터를 통해 흐르는 전류의 양은 메모리 셀에 의해 저장된 데이터 상태를 결정하기 위해 감지될 수 있다. 플로팅 게이트 메모리 셀로서 지칭될 수 있는 이러한 유형의 메모리 셀은 데이터 상태를 저장하기 위한 커패시터를 사용하지 않을 수 있다. 그 대신에, 플로팅 게이트를 갖는 메모리 셀은 플로팅 게이트의 전압에 기초한 데이터 상태를 저장할 수 있다.
플로팅 게이트 메모리 셀은 데이터 상태를 저장하기 위한 제1 트랜지스터, 및 제1 트랜지스터의 플로팅 게이트에 선택적으로 액세스하기 위한 제2 트랜지스터를 포함할 수 있다. 본원에서의 설명은 플로팅 게이트와 연관된 제1 트랜지스터를 판독 트랜지스터로서 지칭할 수 있는데, 이는 이 트랜지스터가 메모리 셀의 상태를 판독하는 감지(예를 들어, 판독) 동작 동안 활성화될 수 있기 때문이다. 메모리 셀 내의 제2 트랜지스터는 기록 트랜지스터로서 지칭될 수 있는데, 이는 제2 트랜지스터가 제1 트랜지스터의 플로팅 게이트에 전압을 인가하는 프로그램(예를 들어, 기록) 동작 동안 활성화될 수 있기 때문이다.
플로팅 게이트 메모리 셀은 다양한 전도성 라인들과 결합될 수 있다. 이들 전도성 라인들은 다른 유형들의 메모리 셀들과 함께 사용되는 워드 라인들 및 디지트 라인들과 같은 액세스(예를 들어, 워드) 라인 및 감지(예를 들어, 디지트) 라인을 포함할 수 있다. 플로팅 게이트 메모리 셀은 또한 소스 라인으로서 지칭되는 전도성 라인과 결합될 수 있다.
플로팅 게이트 메모리 셀은 워드 라인, 디지트 라인, 및 소스 라인과 같은 메모리 셀과 연관된 전도성 라인들에 전압을 인가(예를 들어, 바이어싱)함으로써 판독 또는 기록될 수 있다. 예를 들어, 워드 라인은 판독 트랜지스터 및 기록 트랜지스터의 제어 게이트들과 결합될 수 있고, 판독 또는 기록 동작 동안 타겟 메모리 셀을 선택하도록 바이어싱될 수 있다. 디지트 라인은 판독 트랜지스터 및 기록 트랜지스터의 드레인들과 결합될 수 있고, (기록 트랜지스터를 통해) 기록 동작 동안 플로팅 게이트에 전압을 인가하거나 또는 (판독 트랜지스터를 통해) 판독 동작 동안 디지트 라인과 소스 라인 사이에 전류가 흐르게 하도록 바이어싱될 수 있다. 소스 라인은 전류가 판독 트랜지스터를 통해 디지트 라인으로부터 소스 라인으로 흐를 수 있게 하기 위해 판독 동작 동안 비교적 저전압(예를 들어, 접지 전압)으로 바이어싱될 수 있다.
일부 경우들에서, 소스 라인이 기록 동작 동안 저전압(예를 들어, 0 볼트)로 바이어싱되면서, 디지트 라인이 선택된 메모리 셀에 데이터 상태를 기록하기 위해 보다 고전압(예를 들어, 2 볼트)으로 바이어싱된다면, 디지트 라인과 소스 라인 간의 전압차는 기생 전류 ― 누설 전류로도 지칭될 수 있음 ― 가 동일한 디지트 라인 및 소스 라인과 결합된 선택되지 않은 메모리 셀들을 통해 흐르게 할 수 있다. 기록 동작들 동안 발생할 수 있는 누적 기생 전류 ― 기록 교란으로서 지칭될 수 있음 ― 는 메모리 디바이스에서 바람직하지 않은 효과들, 이를테면 다른 바람직하지 않은 효과들 중에서도 특히, 디바이스의 메모리 셀들의 신뢰성 및/또는 수명을 감소시키는 것을 야기할 수 있다.
그러나, 본 개시의 실시예들은 이러한 기생 전류가 선택되지 않은 메모리 셀들을 통해 흐르는 것을 방지할 수 있고, 이에 따라 메모리 디바이스의 메모리 셀들 상에서 수행되는 기록 동작들 동안, 기록 교란이 발생하는 것을 방지할 수 있다. 예를 들어, 본 개시에 따른 메모리 셀들(예를 들어, 플로팅 게이트 메모리 셀들)은 셀의 판독 트랜지스터에 (예를 들어, 이와 직렬로) 결합된 다이오드, 및 셀과 연관된(예를 들어, 이에 결합된) 디지트 라인을 포함할 수 있다. 기록 동작 동안, 선택되지 않은 메모리 셀의 다이오드는 기생 전류가 선택되지 않은 셀을 통해 흐르는 것을 방지할 수 있다. 이에 따라, 본 개시에 따른 메모리 셀들은 이전 메모리 셀들과 비교하여 증가된 신뢰성 및/또는 증가된 수명을 가질 수 있다.
본원에서 사용될 때, "한", "하나의", 또는 "다수의"는 하나 이상의 것을 지칭할 수 있고, "복수의"는 둘 이상의 것들을 지칭할 수 있다. 예를 들어, 메모리 디바이스는 하나 이상의 메모리 디바이스를 지칭할 수 있고, 복수의 메모리 디바이스들은 둘 이상의 메모리 디바이스들을 지칭할 수있다. 추가적으로, 특히 도면들에서의 참조 부호들에 대한 지정자들 "N" 및 "M"은 본 출원에서 사용될 때, 그렇게 지정된 다수의 특정 피처가 본 발명의 다수의 실시예에 포함될 수 있다는 것을 나타낸다.
본원에서의 도면들은 첫 번째 숫자 또는 숫자들이 도면 번호에 대응하고 나머지 숫자들이 도면에서의 요소 또는 구성요소를 식별하는 넘버링 규칙을 따른다. 상이한 도면들 간의 유사한 요소들 또는 구성요소들은 유사한 숫자들의 사용에 의해 식별될 수 있다. 예를 들어, 105는 도 1에서의 요소 "05"을 참조할 수 있고, 유사한 요소는 도 2a 내지 도 2c에서 205로서 참조될 수 있다.
도 1은 본 개시의 실시예에 따른 메모리 다이(100)의 예를 도시한다. 일부 경우들에서, 메모리 다이(100)는 메모리 칩, 메모리 디바이스, 또는 전자 메모리 장치라고 지칭될 수 있다.
도 1에 도시된 바와 같이, 메모리 다이(100)는 상이한 데이터 상태들을 저장하도록 프로그래밍 가능한 하나 이상의 메모리 셀(105)을 포함할 수 있다. 예를 들어, 각 메모리 셀(105)은 두 가지 이상의 데이터 상태들 중 하나를 저장하도록 프로그래밍 가능할 수 있다. 예를 들어, 메모리 셀(105)은 한 번에 1 비트의 디지털 논리(예를 들어, 논리 0 또는 논리 1)를 저장하도록 구성될 수 있다. 일부 경우들에서, 단일 메모리 셀(105)(예를 들어, 다중 레벨 메모리 셀)은 한 번에 1 초과 비트의 디지털 논리(예를 들어, 논리 00, 논리 01, 논리 10, 또는 논리 11)를 저장하도록 구성될 수 있다. 도 1에 도시된 플로팅 게이트 메모리 아키텍처에서, 메모리 셀(105)은 두 개의 트랜지스터들(예를 들어, 135 및 145)를 포함할 수 있으며, 이들 중 하나는 플로팅 게이트와 연관되며, 이는 본원에서 추가로 설명될 것이다. 플로팅 게이트는 프로그램 가능한 데이터 상태를 나타내는 전하를 저장하도록 구성될 수 있다.
감지(예를 들어, 판독) 및 프로그램(예를 들어, 기록)과 같은 동작들은 액세스(예를 들어, 워드) 라인(110), 감지(예를 들어, 디지트) 라인(115), 및/또는 소스 라인(120)과 같은 액세스 라인들을 활성화, 선택, 또는 바이어싱함으로써 플로팅 게이트 메모리 셀들(105) 상에서 수행될 수 있다. 일부 경우들에서, 디지트 라인들(115)은 또한 비트 라인들로도 지칭될 수 있다. 워드 라인(110), 디지트 라인(115), 또는 소스 라인(120)을 활성화, 선택, 또는 바이어싱하는 것은 본원에서 추가로 설명될 바와 같이, 각 라인에 전압을 인가하는 것을 포함할 수 있다.
도 1에 도시된 바와 같이, 메모리 다이(100)는 그리드형 패턴으로 배열된 전도성 라인들(예를 들어, 워드 라인들(110), 디지트 라인들(115), 및 소스 라인들(120))을 포함할 수 있다. 메모리 셀들(105)은 워드 라인들(110), 디지트 라인들(115), 및/또는 소스 라인들(120)의 교차부들에 위치될 수 있다. 워드 라인(110), 디지트 라인(115), 및/또는 소스 라인(120)에 전압을 인가(예를 들어, 바이어싱)함으로써, 이들의 교차부에서 단일 메모리 셀(105)에 액세스될 수 있다. 특정 워드 라인(110)과 연관된(예를 들어, 이에 결합된) 메모리 셀(105)은 메모리 셀들의 로우로서 지칭될 수 있고, 특정 디지트 라인(115)과 연관된(예를 들어, 이에 결합된) 메모리 셀들은 메모리 셀들의 컬럼으로서 지칭될 수 있다.
메모리 셀들(105)에 액세스하는 것은 로우 디코더(125) 및 컬럼 디코더(130)를 통해 제어될 수 있다. 예를 들어, 로우 디코더(125)는 로컬 메모리 제어기(165)로부터 로우 어드레스를 수신하고, 수신된 로우 어드레스에 기초하여 워드 라인(110)을 활성화할 수 있다. 컬럼 디코더(130)는 로컬 메모리 제어기(165)로부터 컬럼 어드레스를 수신하고, 수신된 컬럼 어드레스에 기초하여 디지트 라인(115)을 활성화한다.
예를 들어, 메모리 다이(100)는 WL_1 내지 WL_M으로 라벨링된 다수의 워드 라인들(110), DL_1 내지 DL_N으로 라벨링된 다수의 디지트 라인들(115), 및 SL_1 내지 SL_N으로 라벨링된 다수의 소스 라인들을 포함할 수 있으며, 여기서 M 및 N은 메모리 어레이의 크기에 따른다. 일부 경우들에서, 소스 라인들(N)의 수량은 각 디지트 라인(115)이 디지트 라인(115)과 동일한 메모리 셀들(105)과 연관된 대응하는 소스 라인(120)을 갖도록 디지트 라인들(N)의 수량에 대응한다. 이에 따라, 워드 라인(110), 디지트 라인(115), 및 소스 라인(120)(예를 들어, WL_1, DL_2, 및 SL_2)을 활성화시키거나 바이어싱함으로써, 이들의 교차부에서의 메모리 셀(105)에 액세스될 수 있다. 2차원 또는 3차원 구성 중 어느 하나에서, 워드 라인(110)과 디지트 라인(115)의 교차부가 메모리 셀(105)의 어드레스라고 지칭될 수 있다. 일부 경우들에서, 워드 라인 (110), 디지트 라인 (115), 및 소스 라인(120)의 교차부는 메모리 셀(105)의 어드레스로서 지칭될 수 있다.
도 1에 도시된 바와 같이, 메모리 셀(105)은 플로팅 게이트(140) 및 기록 트랜지스터(145)와 연관된(예를 들어, 이를 포함하는) 판독 트랜지스터(135)를 포함할 수 있다. 판독 트랜지스터(135) 및 기록 트랜지스터(145)는 데이터 상태들을 메모리 셀(105)에 판독 및 기록하기 위해 함께 사용될 수 있다.
예를 들어, 플로팅 게이트(140)는 메모리 셀(105)의 논리 상태를 나타내는 전하 또는 전압을 저장하기 위해 사용될 수 있다. 플로팅 게이트(140)는 플로팅 게이트(140) 상의 전하 또는 전압이 판독 트랜지스터(135)와 연관된 임계 전압에 영향을 미칠 수 있도록, 판독 트랜지스터(135)의 제어 게이트(175) 근처에 위치된 전기적 노드일 수 있다. 제어 게이트(175)는 예를 들어, 트랜지스터를 활성화하거나 비활성화하기 위해 사용되는 트랜지스터의 게이트일 수 있다. 판독 트랜지스터들(135)은 플로팅 게이트(140)와 연관될 수 있는데, 이는 적어도 판독 트랜지스터(135)의 임계 전압이 플로팅 게이트(140) 상의 전하 또는 전압에 영향을 받을 수 있기 때문이다. 임계 전압은 트랜지스터를 완전히 활성화하고 트랜지스터의 소스 노드를 트랜지스터의 드레인 노드와 결합하기 위해 트랜지스터의 제어 게이트에 인가되어야 하는 최소 전압일 수 있다. 본원에서 사용될 때, 용어 "플로팅"은 임의의 전압원들 또는 전압 레일들로부터 결합 해제되는 것을 의미할 수 있고, 플로팅 게이트(140)는 단지 판독 동작 동안들 동안 그리고 데이터를 저장하기 위해 사용되는 동안에만 "플로팅"인 것으로 고려될 수 있다.
일부 경우들에서, 판독 트랜지스터(135)는 플로팅 게이트(140)를 포함할 수 있다. 즉, 판독 트랜지스터(135)는 플로팅 게이트(140)를 포함하는 플로팅 게이트 트랜지스터일 수 있다. 일부 경우들에서, 판독 트랜지스터(135)는 플로팅 게이트(140)를 포함하지 않는 트랜지스터(예를 들어, 플로팅 게이트 트랜지스터가 아님)일 수 있다. 이 경우, 플로팅 게이트(140)는 판독 트랜지스터(135)의 제어 게이트에 매우 근접하여 제조되는 전기적 노드일 수 있지만, 판독 트랜지스터(135)의 내에 포함되지 않는다. 플로팅 게이트(140)는 도 1에 도시된 바와 같이, 기록 트랜지스터(145)의 드레인 노드(195)와 결합될 수 있다.
일부 경우들에서, 판독 트랜지스터(135)는 제1 유형의 트랜지스터일 수 있고, 기록 트랜지스터(145)는 제2 유형의 트랜지스터일 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 판독 트랜지스터(135)는 p형 금속 산화물 반도체(PMOS) 트랜지스터일 수 있고, 기록 트랜지스터(145)는 n형 금속 산화 반도체(NMOS) 트랜지스터들일 수 있다. 그러나, 일부 경우들에서, 판독 트랜지스터(135) 및 기록 트랜지스터(145)의 유형들, 그리고 유사하게 이들의 소스 및 드레인 노드들에 대한 참조는 반전될 수 있다. 일부 경우들에서, 판독 트랜지스터(135) 및 기록 트랜지스터(145)는 동일한 유형의 트랜지스터(예를 들어, 둘 다 PMOS 또는 둘 다 NMOS)일 수 있다.
워드 라인(110)은 메모리 셀(105)에 대한 액세스 동작들을 수행하기 위해 사용되는 메모리 셀(105)과 결합된 전도성 라인일 수 있다. 도 1에 도시된 바와 같이, 워드 라인(110)은 판독 트랜지스터(135)의 제어 게이트(175) 와 그리고 기록 트랜지스터(145)의 제어 게이트(170)와 결합될 수 있다. 일부 경우들에서, 워드 라인(210)은 제어 게이트(175) 및 제어 게이트(170)에 전압을 인가함으로써 메모리 셀 액세스들 동안 판독 트랜지스터(135) 및 기록 트랜지스터(145)의 활성화를 제어하도록 구성될 수 있다. 일부 경우들에서, 판독 트랜지스터(135) 및 기록 트랜지스터(145)가 상이한 유형의 트랜지스터들이기 때문에, 워드 라인(110)에 전압을 인가하는 것은 판독 트랜지스터(135) 또는 기록 트랜지스터(145) 중 어느 하나를 활성화할 수 있지만 동시에 양 트랜지스터들을 활성화하지 않을 수 있다. 일부 경우들에서, 워드 라인(110)은 판독 동작 동안, 판독 트랜지스터(135)를 활성화하지만 기록 트랜지스터들(145)을 활성화하지 않는 전압으로 바이어싱될 수 있다. 일부 경우들에서, 워드 라인(110)은 기록 동작 동안, 기록 트랜지스터(145)를 활성화하지만 판독 트랜지스터들(135)을 활성화하지 않는 전압으로 바이어싱될 수 있다.
디지트 라인(115)은 메모리 셀(105)을 감지 구성요소(150)와 연결하고 메모리 셀(105)에 대한 액세스 동작들을 수행하기 위해 사용되는 전도성 라인일 수 있다. 디지트 라인(115)은 도 1에 도시된 바와 같이, 기록 트랜지스터(145)의 소스 노드(180)에 그리고 드레인 노드(190)에 결합될 수 있다.
소스 라인(120)은 메모리 셀(105)에 대한 액세스 동작들을 수행하기 위해 사용되는 메모리 셀(105)과 결합된 전도성 라인일 수 있다. 소스 라인(120)은 판독 트랜지스터(135)의 소스 노드(185)와 결합될 수 있다. 일부 메모리 디바이스들에서, 공통 소스 플레이트(예를 들어, 접지 플레이트)는 소스 라인들(120)을 통해 모든 메모리 셀과 결합될 수 있다. 예를 들어, 공통 소스 플레이트(명확성을 위해 그리고 본 개시의 실시예들을 모호하게 하지 않기 위해 도 1에 도시되지 않음)는 소스 라인들(120)에 결합될 수 있으며, 이들은 각 메모리 셀(105)의 판독 트랜지스터(135)들의 소스 노드들(185)에 결합될 수 있다. 이러한 아키텍처에서 공통 소스 플레이트를 이용하는 것은 소스 라인들(120)과 연관된 구성요소들(예를 들어, 드라이버들)의 수를 감소시킬 수 있다.
기록 동작 동안, 워드 라인(110)은 선택된 메모리 셀(105)의 기록 트랜지스터(145)를 활성화시키는 기록 전압으로 바이어스될 수 있고, 디지트 라인(115)은 선택된 메모리 셀(105)에 의해 저장될 데이터 상태에 기초하는 상태 전압으로 바이어스 될 수 있다. 예를 들어, 디지트 라인(115)은 "1"의 논리 상태를 저장하기 위해 보다 고전압으로 바이어싱될 수 있고, "0"의 논리 상태를 저장하기 위해 보다 저전압으로 바이어싱될 수 있다. 기록 트랜지스터(145)를 활성화시키는 것은 기록 트랜지스터(145)의 소스 노드(180)를 기록 트랜지스터(145)의 드레인 노드(195)와 결합시킬 수 있어, 이에 의해 디지트 라인(115)의 전압에 기초하는 전압이 플로팅 게이트(140)에 인가되게 할 수 있다. 전압이 플로팅 게이트(140)에 인가된 후에, 워드 라인(110)은 기록 트랜지스터(145)를 비활성화시키는 전압으로 바이어싱될 수 있어, 이에 의해 플로팅 게이트(140)를 격리시키고 인가된 전압을 플로팅 게이트(140) 상에 저장할 수 있다. 일부 경우들에서, 판독 트랜지스터(135)는 기록 동작 동안 비활성 상태로 유지될 수 있다. 예시적인 기록 동작은 (예를 들어, 도 3a와 관련하여) 본원에서 추가로 설명될 것이다.
판독 동작 동안, 워드 라인(110)은 선택된 메모리 셀(105)의 판독 트랜지스터(135)를 활성화할 수 있는 판독 전압으로 바이어싱될 수 있고, 선택된 메모리 셀(105)의 기록 트랜지스터(145)는 비활성 상태로 유지될 수 있다. 판독 트랜지스터(135)를 활성화하는 것은 판독 트랜지스터(135)의 드레인 노드(190)를 판독 트랜지스터(135)의 소스 노드(185)와 결합시킬 수 있어, 이에 의해 디지트 라인(115)을 소스 라인(120)과 결합시킬 수 있다. 판독 동작 동안, 판독 트랜지스터(135)가 활성화될 때 전류가 소스 라인(120)으로부터 디지트 라인(115)으로 흐를 수 있도록, 디지트 라인(115)은 작은 음의 전압으로 바이어싱될 수 있고, 소스 라인(120)은 (예를 들어, 공통 소스 플레이트를 사용하여) 접지될 수 있다. 소스 라인(120)으로부터 디지트 라인(115)으로 흐르는 전류의 양은 메모리 셀(105)에 의해 저장된 데이터 상태에 영향을 받을 수 있다. 즉, 플로팅 게이트(140) 상에 저장된 전압 또는 전하는 판독 트랜지스터(135)와 연관된 임계 전압에 영향을 미칠 수 있어, 이에 의해 판독 전압에 응답하여 판독 트랜지스터(135)의 활성화 레벨에 영향을 미칠 수 있다. 차례로, 판독 트랜지스터(135)의 활성화의 레벨은 소스 라인(120)과 디지트 라인(115) 사이에서 흐르는 전류의 양에 영향을 미칠 수 있다. 예시적인 판독 동작은 (예를 들어, 도 3b와 관련하여) 본원에서 추가로 설명될 것이다.
도 1에 도시된 바와 같이, 메모리 셀(105)은 디지트 라인(115) 및 판독 트랜지스터(135)의 드레인 노드(190)에 (예를 들어, 이들과 직렬로) 결합된 다이오드(148)를 포함할 수 있다. 다이오드(148)는 예를 들어, 바이폴라 접합 다이오드일 수 있다. 메모리 셀(105)이 기록 동작 동안 선택되지 않은 셀(예를 들어, 기록되고 있지 않지만, 기록 동작 동안 기록되고 있는 셀과 동일한 디지트 라인(115)에 연결된 셀)일 때, 다이오드(148)는 전류(예를 들어, 기생 또는 누설 전류)가 메모리 셀(105)을 통해(예를 들어, 디지트 라인(115)으로부터 셀의 판독 트랜지스터(135)를 통해) 흐르는 것을 방지할 수 있다. 그러나, 메모리 셀(105)이 판독 동작 동안 선택된 셀(예를 들어, 판독 동작 동안 판독되고 있는 셀)일 때, 다이오드(148)는 전류가 메모리 셀(105)을 통해(예를 들어, 셀의 판독 트랜지스터(135)를 통해 소스 라인(120)으로부터 디지트 라인(115)으로) 흐르는 것을 허용할 수 있다. 기록 및 판독 동작들 동안의 다이오드(148)의 동작은 (예를 들어, 도 3a 및 도 3b와 관련하여) 본원에서 추가로 설명될 것이다. 또한, 다이오드가 도 1에 도시되지만, 본 개시의 실시예들은 이에 제한되지 않고, 다이오드(148) 대신에 유사한 기능을 갖는 다른 유형의 정류 요소를 포함할 수 있다.
감지 구성요소(150)는 메모리 셀(105)의 플로팅 게이트(140) 상에 저장된 상태(예를 들어, 전하 또는 전압)를 검출하고, 검출된 상태에 기초하여 메모리 셀(105)의 논리 상태를 결정하도록 구성될 수 있다. 일부 경우들에서, 감지 구성요소(150)는 판독 동작 동안 디지트 라인(115)과 소스 라인(120) 사이에서 흐르는 전류의 양 ― 이는 메모리 셀(105)에 의해 출력된 신호로서 고려될 수 있음 ― 을 검출함으로써 상태를 검출할 수 있다. 일부 경우들에서, 감지 구성요소(150)는 메모리 셀(105)의 출력되는 신호를 증폭하기 위해 하나 이상의 감지 증폭기를 포함할 수 있다. 감지 증폭기들은 판독 동작 동안 디지트 라인(115)을 따라 전류의 미세한 변화를 검출할 수 있고, 검출된 전류에 기초하여 논리 0 또는 논리 1에 대응하는 신호들을 생성할 수 있다.
감지 구성요소(150)는 디지트 라인(115)에 걸쳐 메모리 셀(105)로부터 수신된 신호를 기준 신호(155)(예를 들어, 기준 전압 또는 전류)와 비교하도록 구성될 수 있다. 감지 구성요소(150)는 비교에 기초하여 메모리 셀(105)의 저장된 상태를 결정할 수 있다. 예를 들어, 이진 시그널링에 있어서, 디지트 라인(115)이 기준 신호(155)보다 높은 전압 또는 전류를 갖는다면, 감지 구성요소(150)는 메모리 셀(105)의 저장된 데이터 상태가 논리 1이라고 결정할 수 있고, 디지트 라인(115)이 기준 신호(155)보다 낮은 전압 또는 전류를 갖는다면, 감지 구성요소(150)는 메모리 셀(105)의 저장된 상태가 논리 0이라고 결정할 수 있다. 감지 구성요소(150)는 다양한 트랜지스터들 또는 증폭기들을 포함하여 신호들의 차이를 검출 및 증폭시킬 수 있다. 메모리 셀(105)의 검출된 논리 상태는 컬럼 디코더(130)를 통해 출력(160)으로서 출력될 수 있다. 일부 경우들에서, 감지 구성요소(150)는 다른 구성요소(예를 들어, 컬럼 디코더(130), 로우 디코더(125))의 부분일 수 있다. 일부 경우들에서, 감지 구성요소(150)는 로우 디코더(125) 및/또는 컬럼 디코더(130)와 전자 통신할 수 있다.
로컬 메모리 제어기(165)는 다양한 구성요소들(예를 들어, 로우 디코더(125), 컬럼 디코더(130), 및 감지 구성요소(150))을 통해 메모리 셀들(105)의 동작을 제어할 수 있다. 일부 경우들에서, 로우 디코더(125), 컬럼 디코더(130), 및 감지 구성요소(150) 중 하나 이상은 메모리 제어기(165)와 함께 위치될 수 있다. 로컬 메모리 제어기(165)는 외부 메모리 제어기 또는 디바이스로부터 하나 이상의 커맨드 및/또는 데이터를 수신하고, 커맨드들 및/또는 데이터를 메모리 다이(100)에 의해 사용될 수 있는 정보로 변환하고, 메모리 다이(200)에 대해 하나 이상의 동작(예를 들어, 본원에서 설명된 바와 같은 기록 및 판독 동작들)을 수행하며, 하나 이상의 동작을 수행하는 것에 응답하여 메모리 다이(100)로부터 외부 메모리 제어기로 데이터를 통신하도록 구성될 수 있다. 로컬 메모리 제어기(165)는 타겟 워드 라인(110), 타겟 디지트 라인(115), 및 타겟 플레이트 라인(120)을 바이어싱 또는 활성화하기 위한 로우, 컬럼, 및/또는 소스 라인 어드레스 신호들을 생성할 수 있다. 로컬 메모리 제어기(165)는 또한 메모리 다이(100)의 동작 동안 사용되는 다양한 전압들 또는 전류들을 생성 및 제어할 수 있다. 일반적으로, 본원에서 설명된 인가되는 전압 또는 전류의 진폭, 형상 또는 지속 기간은 메모리 다이(100)를 동작시키는 것에서 설명된 다양한 동작들에 대해 상이할 수 있고 조정되거나 달라질 수 있다.
도 2a 내지 도 2c는 본 개시의 실시예에 따른 예시적인 메모리 셀들(205)의 단면도들을 도시한다. 메모리 셀들(205)은 예를 들어, 도 1과 관련하여 전술된 메모리 셀들(105)일 수 있다(예를 들어, 도 2a는 메모리 셀들(105)의 제1 예를 도시하고, 도 2b는 메모리 셀들(105)의 제2 예를 도시하며, 도 2c는 메모리 셀들(105)의 제3 예를 도시한다).
도 2a 내지 도 2c에 도시된 바와 같이, 메모리 셀들(205)은 각각 다이오드(248)(예를 들어, 도 1의 다이오드(148))를 포함할 수 있으며, p형(예를 들어, p 도핑) 채널(221)은 다이오드(248)의 n형(예를 들어, n 도핑) 물질과 접촉한다. p형 채널(221)은 메모리 셀(205)의 판독 트랜지스터(예를 들어, 도 1의 판독 트랜지스터(135))의 채널(예를 들어, 폴리 채널)일 수 있다. p형 채널(221)은 또한, 도 2a 내지 도 2c에 도시된 바와 같이, 소스 라인(220)(예를 들어, 도 1의 소스 라인(120))과 접촉할 수 있으며, 이는 차례로 공통 소스 플레이트(예를 들어, 접지 플레이트)(211)와 접촉한다.
도 2a 내지 도 2c에 도시된 바와 같이, 메모리 셀들(205)은 각각 n형 채널(223)을 포함할 수 있다. n형 채널(223)은 메모리 셀(205)의 기록 트랜지스터(예를 들어, 도 1의 기록 트랜지스터(145))의 채널(예를 들어, n 채널)일 수 있다. 도 2a 및 도 2b에 도시된 예들에서, n형 채널(223)은 다이오드(248)의 p형 물질과 그리고 디지트 라인(215)(예를 들어, 도 1의 디지트 라인(115))과 접촉한다. 도 2c에 도시된 예에서, n형 채널(223)은 메모리 셀의 추가적인 n 도핑 물질(227)과 접촉하며, 이는 차례로 다이오드(248)의 p형 물질 및 디지트 라인(215)과 접촉한다.
도 2a 내지 도 2c에 도시된 바와 같이, 메모리 셀들(205)은 각각 n형 채널(223)과 접촉하는 플로팅 게이트(240)(예를 들어, 도 1의 플로팅 게이트(140))를 포함할 수 있다. 플로팅 게이트(240)는 메모리 셀(205)의 판독 트랜지스터의 플로팅 게이트일 수 있다.
도 2a 내지 도 2c에 도시된 바와 같이, 메모리 셀들(205)은 각각 디지트 라인(215), n형 채널(223), p형 채널(221), 플로팅 게이트(240), 및 소스 라인(220)과 접촉하는 산화물 물질(229)을 포함할 수 있다. 예를 들어, 산화물 물질(229)은 도 2a 내지 도 2c에 도시된 바와 같이, p형 채널(221)과 n형 채널(223) 사이에, 그리고 p형 채널(221)과 플로팅 게이트(240) 사이에 있을 수 있다. 또한, 산화물 물질(229)은 도 2a 내지 도 2c에 도시된 바와 같이, 플로팅 게이트(240)와 소스 라인(220) 사이에 있을 수 있다. 또한, 산화물 물질(229)은 도 2c에 도시된 바와 같이, n 도핑 물질(227)과 접촉할 수 있다. 산화물 물질(229)은 메모리 셀(205)의 판독 및 기록 트랜지스터들의 제어 게이트들(예를 들어, 도 1의 제어 게이트들(175 및 170))을 포함할 수 있다.
도 2a 내지 도 2c에 도시된 예에서, p형 채널(221)은 7 나노미터(nm)의 두께(예를 들어, 폭)를 가질 수 있고, n형 채널(223)은 10 nm의 두께를 가질 수 있고, 플로팅 게이트(240)는 10 nm의 두께를 가질 수 있고, p형 채널(221)과 n형 채널(223) 사이의 산화물 물질(229)은 5 nm의 두께를 가질 수 있고, p형 채널(221)과 플로팅 게이트(240) 사이의 산화물 물질(229)은 5 nm의 두께를 가질 수 있고, p형 채널(221)의 반대측 상의 산화물 물질(229)은 9 nm의 두께를 가질 수 있고, n형 채널(223) 및 플로팅 게이트(240)의 반대측 상의 산화물 물질(229)은 9 nm의 두께로 가질 수 있으며, 메모리 셀(205)은 40 nm의 두꼐를 가질 수 있다. 그러나, 본 개시의 실시예들은 이들 특정 두께들로 제한되지 않는다.
도 3a는 본 개시의 실시예에 따라 메모리 디바이스(300) 상에서 수행되는 프로그램(예를 들어, 기록) 동작 동안 전도성 라인 바이어싱의 예를 도시한다. 도 3b는 본 개시의 실시예에 따라 메모리 디바이스(300) 상에서 수행되는 감지(예를 들어, 판독) 동작 동안 전도성 라인 바이어싱의 예를 도시한다.
메모리 디바이스(300)는 예를 들어, 도 1와 관련하여 전술된 메모리 디바이스(100)일 수 있다. 예를 들어, 도 3a 및 도 3b에 도시된 바와 같이, 메모리 디바이스(100)는 타겟 메모리 셀(305-a)(예를 들어, 기록 및 판독 동작들 동안 선택되는 셀)을 포함하는 다수의 메모리 셀들을 포함할 수 있다. 타겟 메모리 셀(305-a)을 포함하는 메모리 셀들 각각은 도 1과 관련하여 설명된 플로팅 게이트 메모리 셀(105)의 예일 수 있다. 예를 들어, 타겟 메모리 셀(305-a)은 도 3a 및 도 3b에 도시된 바와 같이, 플로팅 게이트(예를 들어, 도 1의 플로팅 게이트(140))와 연관된 판독 트랜지스터(335-a)(예를 들어, 도 1의 판독 트랜지스터(135)) 및 기록 트랜지스터(345-a)(예를 들어, 도 1의 기록 트랜지스터(145))를 포함한다. 또한, 타겟 메모리 셀(305-a)은 도 3a 및 도 3b에 도시된 바와 같이, 디지트 라인(315-a)(예를 들어, 도 1의 디지트 라인(115)) 및 판독 트랜지스터(335-a)의 드레인 노드에 결합된 다이오드(348-a)(예를 들어, 도 1의 다이오드(148))를 포함한다.
일부 경우들에서, 메모리 디바이스(300) 내의 기록 트랜지스터들(345)은 제1 전압이 자신들의 제어 게이트에 인가될 때 활성화될 수 있고, 메모리 디바이스(300)의 판독 트랜지스터들(335)는 제2(예를 들어, 상이한) 전압이 자신들의 제어 게이트에 인가될 때 활성화될 수 있다. 이러한 예에서, 기록 트랜지스터들(345-a)은 삼(3) 볼트(V)의 전압이 자신들의 제어 게이트들에 인가될 때 활성화될 수 있고, 판독 트랜지스터들(335)은 마이너스 1 볼트(-1)의 전압이 자신들의 제어 게이트들에 인가될 때에 활성화될 수 있다. 도 3a 및 도 3b에서 설명된 전압들의 값들은 예들로서 의도된다. 전압들은 본원에서 설명된 기능들을 수행하는 임의의 값 또는 값들의 조합일 수 있다.
도 3a는 기록 동작 동안 메모리 디바이스(300)의 전도성 라인 바이어싱의 예를 도시한다. 도 3a에 도시된 바와 같이, 타겟 메모리 셀(305-a)에 대한 기록 동작 동안, 타겟 메모리 셀(305-a)과 연관된(예를 들어, 이에 연결된) 워드 라인(310-a)은 기록 트랜지스터(345-a)를 활성화하지만 판독 트랜지스터(335-a)는 활성화하지 않는 기록 전압으로 바이어싱될 수 있다. 기록 전압은 워드 라인(310-a)을 통해, 기록 트랜지스터(345-a)의 제어 게이트에 인가될 수 있고, 예를 들어, 기록 트랜지스터(345-a)와 연관된 임계 전압을 초과하는 전압일 수 있다. 이러한 예에서, 기록 전압은 삼(3) 볼트(V)일 수 있다. 워드 라인(310-b)과 같은 선택되지 않은 메모리 셀들과 연관된 메모리 디바이스(300) 내의 다른 워드 라인들은 제로(0) 볼트(예를 들어, 접지 전압)로 바이어싱될 수 있다.
기록 동작 동안, 타겟 메모리 셀(305-a)과 연관된(예를 들어, 이에 연결된) 디지트 라인(315-a)은 타겟 메모리 셀(305-a)에 기록될 데이터(예를 들어, 논리) 상태에 기초하는 상태 전압으로 바이어싱될 수 있다. 예를 들어, "1"의 논리 상태를 기록하기 위해, 디지트 라인(315-a)은 기록 전압보다 작은 전압, 이를테면, 예를 들어, 이(2) 볼트로 바이어싱될 수 있다. "0"의 논리 상태를 기록하기 위해, 디지트 라인(315-a)은 제로(0) 볼트로 바이어싱될 수 있다. 디지트 라인(315-b)과 같은 선택되지 않은 메모리 셀들과 연관된 메모리 디바이스(300) 내의 다른 디지트 라인들은 제로(0) 볼트(예를 들어, 접지 전압)로 바이어싱될 수있다.
도 1을 참조하여 설명된 바와 같이, 메모리 셀들(305)은 디지트 라인(315) 및 판독 트랜지스터(335)의 드레인 노드에 (예를 들어, 이들과 직렬로) 연결된 다이오드(348) 또는 다른 정류 요소를 포함할 수 있다. 다이오드들(348)(또는 다른 정류 요소들)은 예를 들어, 논리 상태 "1"을 기록할 때 디지트 라인(315-a)과 소스 라인(320-a) 간의 전압차로 인해 기록 동작 동안 그렇지 않으면 발생하였을 수 있는 기생(예를 들어, 누설) 전류와 같은 전류가 기록 동작 동안 선택되지 않은 메모리 셀들(305)(예를 들어, 디지트 라인(315-a)에 연결된 다른 셀들)을 통해 흐르는 것을 방지할 수 있다. 예를 들어, 다이오드(348-b)는 이러한 기생 전류가 디지트 라인(315-a) 으로부터 판독 트랜지스터(335-b)를 통해 흐르는 것을 방지할 수 있다. 이러한 기생 전류가 선택되지 않은 메모리 셀들(305)을 통해 흐르는 것을 방지하는 것은 셀들의 신뢰성 및/또는 수명을 증가시킬 수 있다. 예를 들어, 도 3a가 디지트 라인(315-a) 및 소스 라인(320-a)과 결합된 두 개의 메모리 셀들을 도시하지만, 실제로는 이들 전도성 라인들과 결합된 수백 또는 수천 개의 메모리 셀들이 있을 수 있다. 이에 따라, 기록 동작 동안 다이오드들(348)에 의해 판독 트랜지스터들(335)을 통해 전도되는 것이 방지될 수 있는 기생 전류의 누적량은 상당할 수 있다.
도 1을 참조하여 설명된 바와 같이, 기록 트랜지스터(345-a)의 소스 노드는 디지트 라인(315-a)과 결합될 수 있고, 기록 트랜지스터(345-a)의 드레인 노드는 판독 트랜지스터(235-a)의 플로팅 게이트와 결합될 수 있다. 이에 따라, 기록 트랜지스터(345-a)가 워드 라인(310-a)에 기록 전압을 인가함으로써 활성화될 때, 디지트 라인(315-a)에 인가된 상태 전압에 기초하는 전압이 판독 트랜지스터(235-a)의 플로팅 게이트에 인가될 수 있다. 일부 경우들에서, 플로팅 게이트에 인가되는 전압은 디지트 라인(315-a) 상의 상태 전압에서 기록 트랜지스터(345-a) 양단의 임의의 전압 강하를 뺀 것과 실질적으로 동일할 수 있다.
판독 트랜지스터(235-a)의 플로팅 게이트에 전압이 인가된 후에, 워드 라인(310-a)은 기록 트랜지스터(345-b)를 비활성화하기 위해 제로(0) 볼트로 설정될 수 있어, 이에 의해 플로팅 게이트를 디지트 라인(315-a)으로부터 결합 해제할 수 있다. 플로팅 게이트는 플로팅(예를 들어, 임의의 전압 소스들 또는 전압 레일들로부터 결합 해제됨)일 수 있고, 이에 따라 논리 상태를 나타내는 전압을 저장할 수 있다.
기록 동작 동안, 타겟 메모리 셀(305-a)과 연관된 소스 라인(320-a)은 사용되지 않을 수 있고, 제로(0) 볼트(예를 들어, 접지 전압)로 바이어싱될 수 있다. 제조 및 소스 라인 바이어싱을 간략화하기 위해, 이 예에서, 다수의 소스 라인(320)은 도 3a에 도시된 바와 같이, 제로(0) 볼트로 바이어싱될 수 있는 단일 공통 소스 플레이트(311)와 결합될 수 있다.
도 3b는 타겟 메모리 셀(305-a)에 대한 판독 동작 동안 메모리 디바이스(300)의 전도성 라인 바이어싱의 예를 도시한다. 타겟 메모리 셀(305-a)에 대한 판독 동작 동안, 타겟 메모리 셀(305-a)과 연관된(예를 들어, 이에 연결된) 워드 라인(310-a)은 판독 트랜지스터(335-a)를 활성화하지만 기록 트랜지스터(345-a)는 활성화하지 않는 판독 전압으로 바이어싱될 수 있다. 판독 전압은 워드 라인(310-a)을 통해, 판독 트랜지스터(235-a)의 제어 게이트에 인가될 수 있고, 예를 들어, 판독 트랜지스터(335-a)와 연관된 임계 전압을 초과하는 전압일 수 있다. 공칭 임계 전압은 판독 트랜지스터(335-a)의 플로팅 게이트가 충전되지 않을 때 판독 트랜지스터(335-a)의 임계 전압일 수 있다. 이 예에서, 판독 전압은 마이너스 1(-1) 볼트(V)와 같은 음의 전압일 수 있다. 워드 라인(310-b)과 같은 선택되지 않은 메모리 셀들과 연관된 메모리 디바이스(300) 내의 다른 워드 라인들은 제로(0) 볼트(예를 들어, 접지 전압)로 바이어싱될 수 있다.
판독 동작 동안, 타겟 메모리 셀(305-a)과 연관된(예를 들어, 이에 연결된) 디지트 라인(315-b)은 판독 전압으로 바이어싱될 수 있다. 이 예에서, 판독 전압은 마이너스 1(-1) 볼트일 수 있고, 타겟 메모리 셀(305-a)에 의해 저장된 논리 상태에 관계없이 동일한 전압일 수 있다. 디지트 라인(315-b)과 같은 선택되지 않은 메모리 셀들과 연관된 메모리 디바이스(300) 내의 다른 디지트 라인들은 제로(0) 볼트로 바이어싱될 수 있다.
도 1을 참조하여 설명된 바와 같이, 판독 트랜지스터(335-a)의 드레인 노드는 디지트 라인(315-a)과 결합될 수 있고, 판독 트랜지스터(335-a)의 소스 노드는 소스 라인(320-a)과 결합될 수 있다. 판독 동작 동안, 디지트 라인(315-a)은 워드 라인(310-a)이 바이어싱되는 판독 전압과 동일한 음의 전압(예를 들어, -1 V)으로 바이어싱된다. 이에 따라, 판독 전압을 워드 라인(310-a)에 인가함으로써 판독 트랜지스터(335-a)가 활성화될 때, 전류는 판독 트랜지스터(335-a)를 통해 소스 라인(320-a)과 디지트 라인(315-a) 사이에서 흐를 수 있다. 예를 들어, 전류는 공통 소스 플레이트(311)로부터 소스 라인(320-a)으로 흐르고, 소스 라인(320-a)으로부터 판독 트랜지스터(335-a)의 소스 노드로 흐르고, 판독 트랜지스터(335-a)를 통해 흐르며, 판독 트랜지스터(335-a)의 드레인 노드로부터 디지트 라인(315-a)으로 흐를 수 있다. 또한, 다이오드(348-a)는 이러한 전류가 소스 라인(320-a)과 디지트 라인(315-a) 사이에서 흐르는 것을 허용할 수 있다(예를 들어, 이러한 전류의 판독 트랜지스터(335-a)를 통한 흐름은 다이오드(348-a)에 의해 저해되거나 방해받지 않을 수 있다).
판독 트랜지스터(335-a)에 의해 전도되는 전류의 양은 판독 트랜지스터(335-a)의 플로팅 게이트 상에 저장된 전압에 의존할 수 있다. 이에 따라, 소스 라인(320-a)으로부터 디지트 라인(315-a)으로 흐르는 전류의 양이 (예를 들어, 도 1과 관련하여) 본원에서 전술된 바와 같이, 타겟 메모리 셀(305-a)에 의해 저장된 논리 상태를 결정하기 위해 감지 증폭기에 의해 감지될 수 있다.
도 4는 본 개시의 실시예에 따른, 전자 메모리 시스템(400)과 같은 예시적인 장치의 블록도이다. 메모리 시스템(400)은 메모리 디바이스(402)와 같은 장치, 및 메모리 제어기(예를 들어, 호스트 제어기)와 같은 제어기(404)를 포함한다. 제어기(404)는 예를 들어, 프로세서를 포함할 수 있다. 제어기(404)는 예를 들어, 호스트에 결합될 수 있고, 호스트로부터 커맨드 신호들(또는 커맨드들), 어드레스 신호들(또는 어드레스들), 및 데이터 신호들(또는 데이터)를 수신할 수 있고, 데이터를 호스트에 출력할 수 있다.
메모리 디바이스(402)는 메모리 셀들의 메모리 어레이(406)를 포함한다. 예를 들어, 메모리 어레이(406)는 본원에서 개시된 바와 같이, 도 1과 관련하여 전술된 메모리 셀(105)의 어레이들과 같은 메모리 셀들의 하나 이상의 어레이를 포함할 수 있다.
메모리 디바이스(402)는 I/O 연결부들(410)을 거쳐 I/O 회로부(460)를 통해 제공되는 어드레스 신호들을 래칭하는 어드레스 회로부(408)를 포함한다. 어드레스 신호들은 메모리 어레이(406)에 액세스하기 위해 수신되고 로우 디코더(425) 및 컬럼 디코더(430)에 의해 디코딩된다. 예를 들어, 로우 디코더(425) 및/또는 컬럼 디코더(430)는 각각, 도 1 과 관련하여 전술된 로우 디코더(125) 및 컬럼 디코더(130)일 수 있다.
메모리 디바이스(402)는 일부 예들에서 판독/래치 회로부(420) 및/또는 감지 회로부(450)일 수 있는 감지/버퍼 회로부를 사용하여 메모리 어레이 컬럼들의 전압 및/또는 전류 변화를 감지함으로써 메모리 어레이(406) 내의 데이터를 감지(예를 들어, 판독)할 수 있다. 감지 회로부(450)는 예를 들어, 도 1과 관련하여 전술된 감지 구성요소(150)일 수 있다. 판독/래치 회로부(420)는 메모리 어레이(406)로부터 데이터를 판독 및 래칭할 수 있다. I/O 회로부(460)는 제어기(404)와 I/O 연결부들(410)을 통해, 예를 들어, 감지된 데이터(예를 들어, 논리) 상태들의 통신과 같은 양방향 데이터 통신을 위해 포함된다. 기록 회로부(422)는 본 개시의 실시예들에 따라 메모리 어레이(406)에 데이터를 기록하기 위해 포함된다.
제어 회로부(465)는 제어기(404)로부터 제어 연결부들(426)에 의해 제공되는 신호들을 디코딩할 수 있다. 이러한 신호들은 본 개시에 따른 데이터 판독 및 데이터 기록 동작들을 포함하여, 메모리 어레이(406) 상의 동작들을 제어하기 위해 사용되는 칩 신호들, 기록 인에이블 신호들, 및 어드레스 래치 신호들을 포함할 수 있다.
제어 회로부(465)는 예를 들어, 제어기(404)에 포함될 수 있다. 제어기(404)는 단독으로든 또는 조합하여서든, 다른 회로부, 펌웨어, 소프트웨어 등을 포함할 수 있다. 제어기(404)는 외부 제어기(예를 들어, 전체적으로든 부분적으로든, 메모리 어레이(406)와 별개의 다이 내) 또는 내부 제어기(예를 들어, 메모리 어레이(406)와 동일한 다이에 포함됨)일 수 있다. 예를 들어, 내부 제어기는 상태 머신 또는 메모리 시퀀서일 수 있다.
일부 예들에서, 제어기(404)는 메모리 디바이스(402)로 하여금 적어도 본원에서 개시된 방법들을 수행, 이를테면, 본원에서 개시된 어레이(406)의 메모리 셀들에 대해 판독 및 기록 동작들을 수행하게 하도록 구성될 수 있다. 일부 예들에서, 메모리 디바이스(402)는 도 1과 관련하여 전술된 회로부를 포함할 수 있다.
본원에서 사용될 때, "결합된(coupled)"이라는 용어는 전기적으로 결합, 개재 요소 없이(예를 들어, 직접 물리적 접촉에 의해) 직접 결합 및/또는 직접 연결되거나 개재 요소들로 간접 결합 및/또는 연결되는 것을 포함할 수 있다. 결합된이라는 용어는 서로 협력하거나 상호 작용하는(예를 들어, 원인 및 결과 관계와 같이) 둘 이상의 요소를 더 포함할 수 있다.
해당 기술분야의 통상의 기술자들은 추가 회로 및 신호들이 제공될 수 있고, 도 4의 메모리 시스템(400)이 간략화되었음을 이해할 것이다. 도 4를 참조하여 설명된 다양한 블록 구성요소들의 기능은 반드시 집적 회로 디바이스의 개별 구성요소들 또는 구성요소 부분들로 분리되는 것은 아닐 수 있다는 것이 인식되어야 한다. 예를 들어, 집적 회로 디바이스의 단일 구성요소 또는 구성요소 부분이 도 4의 하나보다 많은 블록 구성요소의 기능을 수행하도록 적응될 수 있다. 대안적으로, 집적 회로 디바이스의 하나 이상의 구성요소 또는 구성요소 부분은 도 4의 단일 블록 구성요소의 기능을 수행하도록 조합될 수도 있다.
본원에서 구체적인 실시예들이 예시되고 설명되었지만, 해당 기술분야의 통상의 기술자들은 동일한 결과들을 달성하도록 계산된 배열이 제시된 구체적인 실시예들을 대체할 수 있다고 이해할 것이다. 본 개시는 본 개시의 다수의 실시예들의 적응 또는 변형을 커버하도록 의도된다. 상기한 설명은 제한적인 방식이 아니라, 예시적인 방식으로 이루어진 것으로 이해되어야 한다. 상기한 실시예들의 조합, 및 본원에서 구체적으로 설명되지 않은 다른 실시예들이 상기한 설명을 검토시 해당 기술분야의 통상의 기술자들에게 분명할 것이다. 본 개시의 다수의 실시예들의 범위는 상기한 구조체들 및 방법들이 사용되는 다른 애플리케이션들을 포함한다. 따라서, 본 개시의 다수의 실시예들의 범위는 첨부된 청구항들을 참조하여, 이러한 청구항들이 권리를 가지는 균등물들의 전체 범위와 함께 결정되어야 한다.
앞에서의 발명을 실시하기 위한 구체적인 내용에서, 본 개시를 간략화하기 위해 몇몇 피처들이 하나의 실시예에서 함께 그룹화된다. 본 개시의 방법은 본 개시의 개시된 실시예들이 각 청구항에 명시적으로 나열된 것보다 더 많은 피처들을 사용해야 한다는 의도를 반영하는 것으로서 해석되지 않아야 한다. 더 정확히 말하면, 다음의 청구항들이 반영하는 바와 같이, 본 발명의 요지는 하나의 개시된 실시예의 모든 특징들보다 더 적은 특징들에 있다. 이에 따라, 다음의 청구항들은 이에 의해 발명을 실시하기 위한 구체적인 내용으로 통합되며, 각 청구항은 별개의 실시예로서 독립적이다.
Claims (20)
- 장치로서,
감지 라인;
액세스 라인; 및
메모리 셀을 포함하며, 상기 메모리 셀은:
플로팅 게이트 및 제어 게이트를 갖는 제1 트랜지스터 ― 상기 제1 트랜지스터의 제어 게이트는 상기 액세스 라인에 결합됨 ―;
제어 게이트를 갖는 제2 트랜지스터 ―
상기 제2 트랜지스터의 제어 게이트는 상기 액세스 라인에 결합되고;
상기 제2 트랜지스터의 제1 노드는 상기 감지 라인에 결합되며; 그리고
상기 제2 트랜지스터의 제2 노드는 상기 제1 트랜지스터의 상기 플로팅 게이트에 결합됨 ―; 및
상기 감지 라인 및 상기 제1 트랜지스터의 노드에 결합된 다이오드를 포함하는 것인, 장치. - 제1항에 있어서, 상기 다이오드는 프로그램 동작 동안 상기 메모리 셀이 선택되지 않은 셀일 때 상기 메모리 셀을 통해 전류가 흐르는 것을 방지하도록 구성된 것인, 장치.
- 제1항에 있어서,
상기 제1 트랜지스터의 추가적인 노드에 결합된 소스 라인; 및
상기 소스 라인에 결합된 공통 소스 플레이트를 포함하는, 장치. - 제1항에 있어서, 상기 메모리 셀은 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 사용하여 데이터 상태를 저장하도록 구성된 것인, 장치.
- 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 제1 트랜지스터는 p형 금속 산화물 반도체(p-type metal-oxide-semiconductor, PMOS) 트랜지스터이며; 그리고
상기 제2 트랜지스터는 n형 금속 산화물 반도체(n-type metal-oxide-semiconductor, NMOS) 트랜지스터인 것인, 장치. - 제1항에 있어서,
상기 다이오드의 n형 물질은 상기 제1 트랜지스터의 p형 채널과 접촉하고;
상기 제2 트랜지스터의 상기 n형 채널은 상기 감지 라인 및 상기 제1 트랜지스터의 상기 플로팅 게이트와 접촉하며; 그리고
상기 다이오드의 p형 물질은 상기 제2 트랜지스터의 n형 채널과 접촉하는 것인, 장치. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 다이오드의 n형 물질은 상기 제1 트랜지스터의 p형 채널과 접촉하고;
상기 다이오드의 p형 물질은 n 도핑 물질과 접촉하며; 그리고
상기 n 도핑 물질은 상기 제2 트랜지스터의 n형 채널 및 상기 감지 라인과 접촉하는 것인, 장치. - 장치로서,
복수의 감지 라인들;
복수의 액세스 라인들; 및
메모리 셀들의 어레이 ― 상기 어레이의 각 개별 메모리 셀은:
플로팅 게이트 및 제어 게이트를 갖는 제1 트랜지스터 ― 상기 제1 트랜지스터의 제어 게이트는 상기 액세스 라인들 중 하나에 결합됨 ―;
제어 게이트를 갖는 제2 트랜지스터 ―
상기 제2 트랜지스터의 제어 게이트는 상기 액세스 라인들 중 하나에 결합되고;
상기 제2 트랜지스터의 제1 노드는 상기 복수의 감지 라인들 중 하나에 결합되며; 그리고
상기 제2 트랜지스터의 제2 노드는 상기 제1 트랜지스터의 상기 플로팅 게이트에 결합됨 ―; 및
상기 복수의 감지 라인들 중 하나 및 상기 제1 트랜지스터의 노드에 결합된 다이오드를 포함하는 것인, 장치. - 제8항에 있어서,
상기 장치는:
공통 소스 플레이트; 및
상기 공통 소스 플레이트에 결합된 복수의 소스 라인들을 포함하며; 그리고
상기 어레이의 각 개별 메모리 셀의 상기 제1 트랜지스터의 추가적인 노드는 상기 복수의 소스 라인들 중 하나에 결합되는 것인, 장치. - 제8항 또는 제9항에 있어서, 상기 어레이의 각 개별 메모리 셀의 상기 다이오드는 상기 복수의 감지 라인들 중 하나 및 해당 개별 메모리 셀의 상기 제1 트랜지스터의 노드와 직렬인 것인, 장치.
- 제8항 또는 제9항에 있어서, 상기 어레이의 각 개별 메모리 셀의 상기 다이오드는 바이폴라 접합 다이오드인 것인, 장치.
- 메모리를 동작시키는 방법으로서,
상기 메모리 상에서 수행되는 프로그램 동작 동안, 감지 라인에 전압을 인가하는 단계로서, 상기 감지 라인은:
메모리 셀의 다이오드 ― 상기 다이오드는 상기 메모리 셀의 제1 트랜지스터의 노드에 결합됨 ―; 및
상기 메모리 셀의 제2 트랜지스터의 제1 노드 ― 상기 제2 트랜지스터의 제2 노드는 상기 제1 트랜지스터의 플로팅 게이트에 결합됨 ― 에 결합되는 것인, 상기 감지 라인에 전압을 인가하는 단계; 및
상기 프로그램 동작 동안 상기 전압이 상기 감지 라인에 인가되는 동안, 상기 메모리 셀의 상기 다이오드에 의해, 전류가 상기 감지 라인으로부터 상기 메모리 셀의 상기 제1 트랜지스터를 통해 흐르는 것을 방지하는 단계를 포함하는, 방법. - 제12항에 있어서,
상기 메모리 상에서 수행되는 감지 동작 동안, 액세스 라인에 전압을 인가하는 단계 ― 상기 액세스 라인은:
상기 메모리 셀의 상기 제1 트랜지스터의 제어 게이트; 및
상기 메모리 셀의 상기 제2 트랜지스터의 제어 게이트에 결합됨 ―; 및
상기 메모리 셀의 상기 다이오드에 의해, 상기 감지 동작 동안 상기 전압이 상기 액세스 라인에 인가되는 동안, 전류가 공통 소스 플레이트로부터 상기 공통 소스 플레이트에 결합된 소스 라인으로, 그리고 상기 소스 라인으로부터 상기 제1 트랜지스터의 추가적인 노드로, 상기 메모리 셀의 상기 제1 트랜지스터를 통해 상기 감지 라인으로 흐르는 것을 허용하는 단계를 포함하는, 방법. - 메모리를 동작시키는 방법으로서,
메모리 셀들의 어레이 상에서 수행되는 프로그램 동작 동안, 상기 어레이의 메모리 셀들의 서브세트 중의 메모리 셀을 선택하는 단계로서, 상기 서브세트의 각 개별 메모리 셀은:
플로팅 게이트 및 제어 게이트를 갖는 제1 트랜지스터 ― 상기 제1 트랜지스터의 상기 제어 게이트는 상기 메모리 셀들의 서브세트에 결합된 복수의 액세스 라인들 중 하나에 결합됨 ―;
제어 게이트를 갖는 제2 트랜지스터 ―
상기 제2 트랜지스터의 제어 게이트는 상기 액세스 라인들 중 하나에 결합되고;
상기 제2 트랜지스터의 제1 노드는 상기 메모리 셀들의 서브세트에 결합된 감지 라인에 결합되며; 그리고
상기 제2 트랜지스터의 제2 노드는 상기 제1 트랜지스터의 상기 플로팅 게이트에 결합됨 ―; 및
상기 감지 라인 및 상기 제1 트랜지스터의 노드에 결합된 다이오드를 포함하는 것인, 상기 메모리 셀을 선택하는 단계; 및
상기 서브세트의 선택되지 않은 각 개별 메모리 셀의 상기 다이오드에 의해, 전류가 상기 감지 라인으로부터 해당 선택되지 않은 개별 메모리 셀의 상기 제1 트랜지스터를 통해 흐르는 것을 방지하는 단계를 포함하는, 방법. - 제14항에 있어서, 상기 서브세트 중의 상기 메모리 셀을 선택하는 단계는:
해당 메모리 셀의 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 제어 게이트들이 결합된 상기 액세스 라인들 중 하나에 전압을 인가하는 단계; 및
상기 감지 라인에 전압을 인가하는 단계를 포함하는 것인, 방법. - 제15항에 있어서, 상기 액세스 라인들 중 하나에 인가되는 전압은 상기 제2 트랜지스터와 연관된 임계 전압을 초과하는 전압인 것인, 방법.
- 제15항에 있어서, 상기 감지 라인에 인가되는 전압은 상기 액세스 라인들 중 하나에 인가되는 전압보다 작은 전압인 것인, 방법.
- 제14항에 있어서,
상기 메모리 셀들의 어레이 상에서 수행되는 감지 동작 동안, 상기 어레이의 상기 메모리 셀들의 서브세트 중의 메모리 셀을 선택하는 단계; 및
상기 감지 동작 동안에 선택된 상기 서브세트 중의 상기 메모리 셀의 상기 다이오드에 의해, 전류가 상기 감지 동작 동안에 선택된 상기 서브세트 중의 상기 메모리 셀의 상기 제1 트랜지스터를 통해 상기 감지 라인으로 흐르는 것을 허용하는 단계를 포함하는, 방법. - 제18항에 있어서, 상기 감지 동작 동안 상기 서브세트 중의 상기 메모리 셀을 선택하는 단계는:
해당 메모리 셀의 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 제어 게이트들이 결합된 상기 액세스 라인들 중 하나에 음의 전압을 인가하는 단계; 및
상기 감지 라인에 음의 전압을 인가하는 단계를 포함하는 것인, 방법. - 제17항 내지 제19항 중 어느 한 항에 있어서, 상기 메모리 셀들의 서브세트는 상기 어레이의 메모리 셀들의 컬럼을 포함하는 것인, 방법.
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