KR20100042854A - 멀티 비트를 프로그램하는 가변 저항 메모리 장치 - Google Patents

멀티 비트를 프로그램하는 가변 저항 메모리 장치 Download PDF

Info

Publication number
KR20100042854A
KR20100042854A KR1020080102044A KR20080102044A KR20100042854A KR 20100042854 A KR20100042854 A KR 20100042854A KR 1020080102044 A KR1020080102044 A KR 1020080102044A KR 20080102044 A KR20080102044 A KR 20080102044A KR 20100042854 A KR20100042854 A KR 20100042854A
Authority
KR
South Korea
Prior art keywords
program
bits
memory cell
memory device
bit
Prior art date
Application number
KR1020080102044A
Other languages
English (en)
Other versions
KR101552209B1 (ko
Inventor
황영남
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080102044A priority Critical patent/KR101552209B1/ko
Priority to US12/555,831 priority patent/US20100097842A1/en
Publication of KR20100042854A publication Critical patent/KR20100042854A/ko
Application granted granted Critical
Publication of KR101552209B1 publication Critical patent/KR101552209B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0064—Verifying circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0088—Write with the simultaneous writing of a plurality of cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5622—Concurrent multilevel programming of more than one cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5642—Multilevel memory with buffers, latches, registers at input or output

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 가변 저항 메모리 장치에 관한 것으로서, 더욱 상세하게는 멀티 비트를 동시에 프로그램하는 상 변화 메모리 장치에 관한 것이다.
본 발명에 따른 상 변화 메모리 장치는 멀티-비트를 저장하는 메모리 셀 어레이;
상기 멀티-비트 중 LSB 및 MSB 데이터를 각각 저장하는 버퍼 회로; 상기 메모리 셀 어레이에 프로그램 전류를 인가하는 쓰기 드라이버; 및 프로그램 동작시 상기 LSB 및 MSB 데이터를 동시에 프로그램하도록 상기 쓰기 드라이버를 제어하는 컨트롤 로직을 포함한다. 따라서, 본 발명에 따른 상 변화 메모리 장치에 의하면, 프로그램 시간을 저감할 수 있다.

Description

멀티 비트를 프로그램하는 가변 저항 메모리 장치{RESISTANCE VARIABLE MEMORY DEVICE PROGRAMMING MULTI-BIT}
본 발명은 가변 저항 메모리 장치에 관한 것으로서, 더욱 상세하게는 멀티 비트를 프로그램하는 가변 저항 메모리 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 RAM(Random Access Memory)과 ROM(Read Only Memory)으로 나눌 수 있다. ROM은 전원이 끊어지더라도 저장된 데이터가 소멸하지 않는 불 휘발성 메모리(nonvolatile memory)이다. ROM에는 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리(Flash Memory) 등이 있다. 플래시 메모리는 크게 노어(NOR) 플래시 메모리와 낸드(NAND) 플래시 메모리로 구분된다. RAM은 전원이 끊어지면 저장된 데이터가 소멸하는 소위 휘발성 메모리(volatile memory)이다. RAM에는 Dynamic RAM(DRAM)과 Static RAM(SRAM) 등이 있다.
그 외에 DRAM의 커패시터를 불휘발성을 지닌 물질로 대체한 반도체 메모리 장치가 등장하고 있다. 강유전체 커패시터를 이용한 강유전체 램(ferroelectric RAM; FRAM), 티엠알(TMR; tunneling magneto-resistive) 막을 이용한 마그네틱 램(magnetic RAM; MRAM), 그리고 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 메모리 장치(phase change memory device) 등이 있다. 특히 상 변화 메모리 장치는 온도 변화에 따른 상 변화(phase change), 즉 저항 변화를 이용한 불휘발성 메모리 장치이다. 상 변화 메모리 장치는 그 제조과정이 비교적 간단하고, 저가로 대용량의 메모리를 구현할 수 있다.
상 변화 메모리 장치는 프로그램 동작 시에 상 변화 물질(GST)에 프로그램 전류(program current)를 공급하기 위해 쓰기 드라이버 회로(Write Driver Circuit)를 포함한다. 쓰기 드라이버 회로는 외부에서 제공된 전원전압(예를 들면, 2.5V 이상)을 이용하여, 메모리 셀에 프로그램 전류 즉, 셋 전류 또는 리셋 전류를 공급한다. 여기에서, 셋 전류(set current)란 메모리 셀의 상 변화 물질(GST)을 셋 상태로 만들기 위한 전류이며, 리셋 전류(reset current)는 리셋 상태로 만들기 위한 전류이다.
상 변화 메모리 장치는 프로그램 동작 시에 프로그램 검증 동작을 수행함으로, 프로그램 데이터에 대한 신뢰성을 높일 수 있다. 일반적으로, 상 변화 메모리 장치는 프로그램 전류를 단계적으로 증가하면서 프로그램 동작 및 프로그램 검증 동작을 수행한다. 여기에서, 각각의 프로그램 동작 및 프로그램 검증 동작을 합하여 프로그램 루프 동작(program loop operation)이라 한다.
본 발명의 목적은 멀티 비트를 저장하는 상 변화 메모리 셀에 있어서, 멀티 비트를 동시에 저장하는 프로그램하는 상 변화 메모리 장치를 제공하는 데 있다.
본 발명의 실시예에 따른 가변 저항 메모리 장치는 멀티-비트를 저장하는 메모리 셀 어레이; 상기 멀티-비트 중 하위 비트 및 상위 비트를 각각 저장하는 버퍼 회로; 상기 메모리 셀 어레이에 프로그램 전류를 인가하는 쓰기 드라이버; 및 프로그램 동작시 상기 멀티 비트를 동시에 프로그램하도록 상기 쓰기 드라이버를 제어하는 컨트롤 로직을 포함한다.
실시예에 있어서, 상기 버퍼 회로는,상기 하위 비트를 저장하는 LSB 레지스터; 및 상기 상위 비트를 저장하는 MSB 레지스터를 포함한다.
실시예에 있어서, 프로그램 펄스를 쉬프트하여 복수의 쉬프트된 프로그램 펄스를 생성하는 펄스 쉬프터를 더 포함하되, 상기 컨트롤 로직은, 프로그램 동작시 상기 펄스 쉬프터에 의하여 제공된 상기 복수의 프로그램 펄스를 상기 쓰기 드라이버에 제공하여 상기 프로그램 동작이 병렬적으로 실행하도록 제어한다.
실시예에 있어서, 상기 쓰기 드라이버는, 상기 복수의 쉬프트된 프로그램 펄스를 입력받아 상기 복수의 메모리 셀에 상기 복수의 쉬프트된 프로그램 펄스에 대응하는 프로그램 전류를 제공한다.
실시예에 있어서, 상기 프로그램 전류는 상기 프로그램 동작의 결과에 따라 단계적으로 증가하거나 감소한다.
실시예에 있어서, 상기 펄스 쉬프터는 검증 펄스를 쉬프트하여 복수의 쉬프 트된 검증 펄스를 생성한다.
실시예에 있어서, 상기 복수의 쉬프트된 프로그램 펄스 및 검증 펄스는 각각 중첩되지 않는다.
실시예에 있어서, 상기 컨트롤 로직은 프로그램 동작시 상기 펄스 쉬프터에 의하여 제공된 상기 복수의 검증 펄스를 상기 쓰기 드라이버에 제공하여 상기 프로그램 동작후 검증 동작을 실행하도록 제어한다.
실시예에 있어서, 상기 메모리 셀 어레이는 복수의 메모리 셀을 포함하며, 각각의 메모리 셀은 가변 저항 물질을 갖는 기억 소자를 포함하되, 상기 기억 소자는 복수의 비트를 저장한다.
본 발명의 실시예에 따른 메모리 시스템은 중앙 처리 장치; 상기 중앙 처리 장치의 제어에 따라 동작하는 가변 저항 메모리 장치; 및 이들을 상호 연결하는 인터페이스 장치를 포함하되, 상기 가변 저항 메모리 장치는, 멀티-비트를 저장하는 메모리 셀 어레이; 상기 멀티-비트 중 하위 비트 및 상위 비트를 각각 저장하는 버퍼 회로; 상기 메모리 셀 어레이에 프로그램 전류를 인가하는 쓰기 드라이버; 및 프로그램 동작시 상기 멀티 비트를 동시에 프로그램하도록 상기 쓰기 드라이버를 제어하는 컨트롤 로직을 포함한다.
본 발명에 따른 상 변화 메모리 장치에 의하면, 멀티 비트를 동시에 프로그램하므로, 프로그램 시간을 저감할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
도 1는 본 발명의 실시예에 따른 가변 저항 메모리 장치를 보여주는 블록도이다.
도 1를 참조하면, 가변 저항 메모리 장치(100)는 메모리 셀 어레이(110), 쓰기 드라이버(120), 쓰기 버퍼 회로(130), 데이터 입출력 버퍼(140), 어드레스 디코더(150), 어드레스 버퍼(160), 컨트롤 로직(170) 및 제어 버퍼 회로(180)를 포함한다. 메모리 셀 어레이(110)는 복수의 메모리 셀(도시되지 않음)로 구성된다.
본 발명의 실시예에 따른 가변 저항 메모리 장치에는 상 변화 메모리 장치가 예시된다. 따라서, 각각의 메모리 셀은 기억 소자(memory element)와 선택 소자(select element)로 구성될 것이다. 기억 소자는 상 변화 물질(GST)을 포함하며, 선택 소자는 NMOS 트랜지스터 또는 다이오드로 구현될 것이다. 기억 소자는 상 변화 물질(GST)을 포함한다. 상 변화 물질(GST)은 Ge-Sb-Te와 같이 온도에 따라 저항이 변하는 가변 저항 소자이다. 상 변화 물질(GST)은 온도에 따라 2개의 안정된 상태, 즉 결정 상태(crystal state) 및 비정질 상태(amorphous state) 중 어느 하나를 갖는다. 상 변화 물질(GST)은 비트 라인(BL)을 통해 공급되는 전류에 따라 결정 상태(crystal state) 또는 비정질 상태(amorphous state)로 변한다. 상 변화 메모리 장치는 상 변화 물질(GST)의 이러한 특성을 이용하여 데이터를 프로그램한다.
도 2에 도시된 바와 같이, 물리적인 상 변화 메모리 셀은 하나의 비트를 저 장할 수 있으나, 도 3에 도시된 바와 같이, 논리적으로 상 변화 메모리 셀은 두 개의 비트를 저장할 수 있다. 또한, 상 변화 메모리 셀은 2개 이상의 멀티 비트를 저장할 수 있을 것이다.
표 1에 나타낸 바와 같이, 물리적으로 하나의 상 변화 메모리 셀은 저항값에 따라 4 개의 상태를 가진다. 즉, R00의 저항값을 갖는 상 변화 메모리 셀의 MSB는 0이고, LSB는 0이다. R01의 저항값을 갖는 상 변화 메모리 셀의 MSB는 0이고, LSB는 1이다. R10의 저항값을 갖는 상 변화 메모리 셀의 MSB는 1이고, LSB는 0이다. R11의 저항값을 갖는 상 변화 메모리 셀의 MSB는 1이고, LSB는 1이다.
저항 MSB LSB
R00 0 0
R01 0 1
R10 1 0
R11 1 1
쓰기 및 검증 드라이버(120)는 프로그램 펄스, 검증 펄스 및 데이터를 입력받고, 메모리 셀 어레이(110)에 프로그램 전류 및 검증 전류를 제공한다. 여기에서, 프로그램 펄스는 셋 펄스 및 리셋 펄스를 포함한다. 프로그램 전류는 셋 전류 및 리셋 전류를 포함한다. 쓰기 및 검증 드라이버(120)는 데이터 '0'이 입력되는 경우에는 셋 펄스에 응답하여 셋 전류를 제공하고, 데이터 '1'이 입력되는 경우에는 리셋 펄스에 응답하여 리셋 전류를 제공한다.
어드레스 버퍼 회로(170)는 어드레스 신호(A<m:1>)을 임시로 저장하고, 상기 어드레스 신호(A<m:0>)을 쓰기 버퍼 회로(130) 및 어드레스 디코더(150)에 전송한다. 어드레스 디코더(150)는 메모리 셀 어레이(110)에 어드레스 신호(A<m:1>)를 제공한다.
제어 버퍼 회로(180)는 제어 신호(Control signal)을 임시로 저장하고, 상기 제어 신호(Control signal)을 컨트롤 로직(170)에 전송한다.
데이터 입출력 버퍼 회로(140)는 쓰기 버퍼 회로(130)로부터 전송된 데이터(DQ<n:1>)를 출력하거나 외부로부터 전송된 데이터(DQ<n:1>)를 쓰기 버퍼 회로(130)에 전송한다.
컨트롤 로직(170)는 제어 버퍼 회로(180)로부터 전송된 명령 신호(Control signal)에 응답하여 쓰기 버퍼 회로(130)를 제어한다.
쓰기 버퍼 회로(130)는 쓰기 및 검증 드라이버(120)를 통해 기입될 데이터를 임시로 저장하고, 출력한다. 또한, 쓰기 버퍼 회로(130)는 데이터 캐쉬(Data Cache)로 사용된다. 즉, 컨트롤 로직(170)으로부터 억세스되는 데이터를 쓰기 버퍼 회로(130)가 저장하고 있는 경우, 쓰기 버퍼 회로(130)는 데이터 입출력 버퍼 회로(140)를 통하여 상기 데이터를 출력한다.
쓰기 버퍼 회로(130)는 기입 버퍼 컨트롤러(131), 기입 버퍼 디코더(132), 기입 버퍼 LSB 레지스터(133) 및 기입 버퍼 MSB 레지스터(134)를 포함한다.
기입 버퍼 컨트롤러(131)는 외부로부터 억세스되는 데이터가 메모리 셀 어레이(110)에 있는지 아니면 쓰기 버퍼 회로(130)에 있는지를 판단하고, 만약 쓰기 버퍼 회로(130)에 억세스되는 데이터가 있다면, 기입 버퍼 디코더(132)를 통하여 맵핑되는 데이터를 데이터 입출력 버퍼(140)로 출력한다. 기입 버퍼 디코더(132)로부터 억세스되는 데이터와 이에 대응하는 데이터를 맵핑한다.
기입 버퍼 LSB 레지스터(133)는 데이터 입출력 버퍼(140)로부터 전송된 데이터 중 첫 번째 데이터를 저장하고, 기입 버퍼 MSB 레지스터(134)는 데이터 입출력 버퍼(140)로부터 전송된 데이터 중 두 번째 데이터를 저장한다.
본 발명의 실시예에 따른 상 변화 메모리 셀은 두 비트를 저장한다.
본 발명의 실시예에 따른 가변 저항 메모리 장치는 첫 번째 입력된 데이터는 기입 버퍼 LSB 레지스터(133)에 저장하고, 두 번째 입력된 데이터는 기입 버퍼 MSB 레지스터(134)에 저장한다. 그리고, 본 발명의 실시예에 따른 가변 저항 메모리 장치는 기입 버퍼 LSB 레지스터(133)에 저장된 데이터와 기입 버퍼 MSB 레지스터(134)에 저장된 데이터를 동시에 하나의 상 변화 메모리 셀에 프로그램한다. 본 발명의 실시예에 따른 멀티 비트를 동시에 프로그램하는 방법은 도 5에, 이를 독출하는 방법은 도 6에서 설명된다.
일반적으로 플래시 메모리 셀은 2 비트(Bit)를 기입하기 위해서는 2번 프로그램을 수행한다. 이에 반하여, 본 발명의 실시예에 따른 메모리 셀은 2 비트를 한 번에 프로그램한다.
도 4는 상 변화 메모리 셀의 프로그램 동작을 도시한 그래프이다.
도 4를 참조하면, 본 발명의 실시예에 따른 프로그램 동작은 D00 상태인 상 변화 메모리 셀을 D11 상태로 프로그램하는 시간, D01 상태인 상 변화 메모리 셀을 D11 상태로 프로그램하는 시간 및 D10 상태인 상 변화 메모리 셀을 D11 상태로 프로그램하는 시간은 모두 동일하다. 상 변화 메모리 셀은 현재 상태와 무관하게 쓰기 전류는 동일하다. 또한, 본 발명의 실시예에 따른 가변 저항 메모리 장치는 2비트를 동시에 프로그램해도 기입 디스터브(Write disturb)는 증가하지 않는다. 즉, 상 변화 메모리 셀은 1 비트를 프로그램하는 시간과 2 비트를 프로그램하는 시간은 동일하다.
도 5는 본 발명의 실시예에 따라 멀티 비트를 동시에 프로그램 방법을 도시한 순서도이다.
도 1 및 도 5를 참조하면, 본 발명의 실시예에 따라 멀티 비트를 동시에 프로그램 방법은 제1 데이터를 기입 버퍼 LSB 레지스터(133)에 저장하는 단계(S11), 제2 데이터를 기입 버퍼 MSB 레지스터(134)에 저장하는 단계(S12), 제1 및 제2 데이터를 바탕으로 타겟 프로그램 전압을 결정하는 단계(S13), 기입 버퍼 LSB 레지스터(133) 및 기입 버퍼 MSB 레지스터(134)에 저장된 데이터를 동시에 프로그램 및 검증하고(S14), 프로그램 동작이 완료되었는가 판단하는 단계(S15) 그리고, 완료되면 종료하고, 그렇지 않으면, S14 단계를 재수행한다.
도 6은 본 발명의 실시예에 따른 독출 방법을 도시한 순서도이다.
도 1 및 도 6를 참조하면, 본 발명의 실시예에 따른 독출 방법은 메모리 셀 어레이(110) 중 임의의 메모리 셀에 저장된 데이터를 독출하는 단계(S21), LSB 데이터를 기입 버퍼 LSB 레지스터(133)에 저장하는 단계(S22), MSB 데이터를 기입 버퍼 MSB 레지스터(134)에 저장하는 단계(S23) 그리고 기입 버퍼 LSB 레지스터(133) 및 기입 버퍼 MSB 레지스터(134)에 저장된 데이터를 동시에 출력하는 단계(S24)를 포함한다.
또한, 본 발명의 실시예에 따른 독출 방법은 메모리 셀 어레이(110) 중 임의의 메모리 셀에 저장된 데이터를 독출하고, 독출된 데이터를 순차적으로 출력한다.
따라서, 본 발명의 실시예에 따른 가변 저항 메모리 장치는 멀티 비트를 동시에 프로그램하므로, 프로그램 시간을 저감할 수 있다.
도 7는 본 발명의 제2 실시예에 따른 가변 저항 메모리 장치를 보여주는 블록도이다. 도 7은 도 1에 도시된 가변 저항 메모리 장치(100)와 펄스 쉬프터(280)를 제외하고는 모두 동일하다. 따라서, 중복되는 설명은 생략한다.
도 7를 참조하면, 펄스 쉬프터(280)는 컨트롤 로직(270)의 제어에 응답하여 본 발명의 실시예에 따른 복수의 프로그램 펄스 및 검증 펄스를 쓰기 및 검증 드라이버(220)에 제공한다. 펄스 쉬프터(280)는 복수의 프로그램 펄스 및 검증 펄스들이 서로 중첩되지 않도록 각각 쉬프트하여 쓰기 및 검증 드라이버(220)에 제공한다.
일반적으로, 상 변화 메모리 장치는 프로그램 동작 시에 동시에 인가되는 프로그램 전류를 줄이기 위해서, 데이터 패드(PAD)를 통해 입력되는 16_비트 데이터(DQ<16:0>)를 동시에 프로그램하지 않는다. 예를 들면, 16_비트 데이터가 2_비트 단위로 8번에 걸쳐 순차적으로 프로그램되거나, 4_비트 단위로 4번에 걸쳐 순차적으로 프로그램된다. 이러한 프로그램 방식은 보통 x2 입출력 방식, x4 입출력 방식이라 한다.
한편, 본 발명에 따른 가변 저항 메모리 장치(200)는 프로그램 및 검증 동작(program & verify operation)을 수행한다.
본 발명에 따른 가변 저항 메모리 장치(200)의 프로그램 및 검증 동작은 입력되는 16_비트 데이터(DQ<16:0>)를 병렬적으로 프로그램한다. 즉, 본 발명의 실시예에 따른 프로그램 펄스는 펄스 쉬프터(280)에 의하여 서로 중첩되지 않게 조절된다. 따라서, 본 발명에 따른 가변 저항 메모리 장치(200)는 동시에 프로그램이 실행되는 경우 전류 피크가 높지 않고, 빠른 프로그램 실행이 가능하다.
본 발명에 따른 가변 저항 메모리 장치(200)의 프로그램 및 검증 동작은 도 8에 도시된다.
도 8는 도 7에 도시된 상 변화 메모리 장치의 프로그램 및 검증 동작을 도시한 타이밍도이다.
도 7 및 도 8를 참조하면, 도 8에는 제1 내지 제n 싸이클의 타이밍이 도시된다. 각각의 싸이클은 프로그램 시간(TW), 오프 시간(Toff), 검증 시간(TR) 및 초기화 시간(TI)으로 구성된다.
프로그램 시간(TW)은 프로그램 펄스에 대응하는 프로그램 전류가 메모리 셀의 상변화 물질(GST)에 인가되는 시간이다. 오프 시간(Toff)은 프로그램 동작에 의하여 상변화 물질(GST)이 일정한 수준의 저항값을 갖도록 변화하는데 필요한 시간이다. 본 발명의 실시예에 따른 오프 시간(Toff)은 500ns을 예시한다. 검증 시간(TR)은 프로그램 동작이 정상적으로 완료되었는가를 확인하는 시간이다. 만약 이전 프로그램 동작 동안, 타겟 데이터가 기입되지 않은 경우 프로그램 펄스를 증가하거나 또는 감소하여 다음 프로그램 동작을 실행한다. 초기화 시간(TI)은 앞선 싸이클의 검증 동작이 완료되고, 다음 싸이클의 프로그램 동작을 준비하기 위한 시간이다.
계속해서 도 7 및 도 8를 참조하면, 펄스 쉬프터(280)는 복수의 프로그램 펄스를 서로 중첩되지 않도록 조금씩 이동시킨다. 따라서, 본 발명에 따른 가변 저항 메모리 장치(200)의 프로그램 및 검증 동작은 입력되는 16_비트 데이터(DQ<16:0>)를 병렬적으로 프로그램한다.
도 8에 도시된 바와 같이, 본 발명에 따른 가변 저항 메모리 장치(200)의 프로그램 및 검증 동작 동안 소모되는 전류의 피크(Peak)는 프로그램 전류(IW)와 검증 전류(IR)의 합이 된다.
본 발명의 실시예에 따른 가변 저항 메모리 장치는 프로그램 펄스를 서로 중첩되지 않게 조절된다. 따라서, 본 발명에 따른 가변 저항 메모리 장치(200)는 동시에 프로그램이 실행되는 경우 전류 피크가 높지 않고, 빠른 프로그램 실행이 가능하다.
도 9는 본 발명의 실시예에 따른 상 변화 메모리 소자의 적용 예를 보인 휴대용 전자 시스템의 블록도이다. 버스 라인(L3)을 통하여 마이크로 프로세서(500)와 연결된 가변 저항 메모리 장치(100)는 휴대용 전자시스템의 메인 메모리로서 기능한다. 배터리(400)는 전원 라인(L4)을 통해 마이크로 프로세서(500), 입출력 장치(600), 그리고 가변 저항 메모리 장치(100)에 전원을 공급한다.
수신 데이터가 라인(L1)을 통하여 입출력 장치(600)에 제공되는 경우에 마이크로 프로세서(500)는 라인(L2)을 통해 수신 데이터를 입력받아 처리한 후, 버스 라인(L3)을 통해 가변 저항 메모리 장치(100)에 수신 또는 처리된 데이터를 인가한다. 가변 저항 메모리 장치(100)는 버스 라인(L3)을 통해 인가되는 데이터를 메모리 셀에 저장한다. 또한, 메모리 셀에 저장된 데이터는 마이크로 프로세서(500)에 의해 읽혀지고 입출력 장치(600)를 통해 외부로 출력된다.
배터리(400)의 전원이 전원 라인(L4)에 공급되지 않는 경우에도 가변 저항 메모리 장치(100)의 메모리 셀에 저장된 데이터는 상 변화 물질의 특성에 기인하여 소멸하지 않는다. 이는 가변 저항 메모리 장치(100)가 디램(DRAM)과는 달리 불 휘발성 메모리이기 때문이다. 이외에도 가변 저항 메모리 장치(100)는 다른 메모리 장치에 비해 동작 속도가 빠르고, 전력 소비가 적다는 장점이 있다.
이상에서, 본 발명은 구체적인 실시예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
도 1는 본 발명의 실시예에 따른 가변 저항 메모리 장치를 보여주는 블록도.
도 2는 물리적인 상 변화 메모리 셀을 도시.
도 3는 논리적으로 2비트를 저장하는 상 변화 메모리 셀을 도시.
도 4는 상 변화 메모리 셀의 프로그램 동작을 도시한 그래프.
도 5는 본 발명의 실시예에 따라 멀티 비트를 동시에 프로그램 방법을 도시한 순서도.
도 6은 본 발명의 실시예에 따른 독출 방법을 도시한 순서도.
도 7는 본 발명의 제2 실시예에 따른 상 변화 메모리 장치를 보여주는 블록도.
도 8는 도 7에 도시된 상 변화 메모리 장치의 프로그램 및 검증 동작을 도시한 타이밍도.
도 9는 본 발명의 실시예에 따른 상 변화 메모리 소자의 적용 예를 보인 휴대용 전자 시스템의 블록도.
<도면의 주요 부분에 대한 부호 설명>
100: 상 변화 메모리 장치 110: 메모리 셀 어레이
120: 기입 및 검증 드라이버 130: 기입 버퍼
140: 데이터 입출력 버퍼 150: 어드레스 디코더
160: 어드레스 버퍼 170: 컨트롤 로직
180: 제어 버퍼 회로

Claims (10)

  1. 멀티-비트를 저장하는 메모리 셀 어레이;
    상기 멀티-비트 중 하위 비트 및 상위 비트를 각각 저장하는 버퍼 회로;
    상기 메모리 셀 어레이에 프로그램 전류를 인가하는 쓰기 드라이버; 및
    프로그램 동작시 상기 멀티 비트를 동시에 프로그램하도록 상기 쓰기 드라이버를 제어하는 컨트롤 로직을 포함하는 가변 저항 메모리 장치.
  2. 제 1 항에 있어서,
    상기 버퍼 회로는,
    상기 하위 비트를 저장하는 LSB 레지스터; 및
    상기 상위 비트를 저장하는 MSB 레지스터를 포함하는 가변 저항 메모리 장치.
  3. 제 1 항에 있어서,
    프로그램 펄스를 쉬프트하여 복수의 쉬프트된 프로그램 펄스를 생성하는 펄스 쉬프터를 더 포함하되,
    상기 컨트롤 로직은,
    프로그램 동작시 상기 펄스 쉬프터에 의하여 제공된 상기 복수의 프로그램 펄스를 상기 쓰기 드라이버에 제공하여 상기 프로그램 동작이 병렬적으로 실행하도 록 제어하는 가변 저항 메모리 장치.
  4. 제 3 항에 있어서,
    상기 쓰기 드라이버는,
    상기 복수의 쉬프트된 프로그램 펄스를 입력받아 상기 복수의 메모리 셀에 상기 복수의 쉬프트된 프로그램 펄스에 대응하는 프로그램 전류를 제공하는 가변 저항 메모리 장치.
  5. 제 4 항에 있어서,
    상기 프로그램 전류는 상기 프로그램 동작의 결과에 따라 단계적으로 증가하거나 감소하는 가변 저항 메모리 장치.
  6. 제 4 항에 있어서,
    상기 펄스 쉬프터는 검증 펄스를 쉬프트하여 복수의 쉬프트된 검증 펄스를 생성하는 가변 저항 메모리 장치.
  7. 제 6 항에 있어서,
    상기 복수의 쉬프트된 프로그램 펄스 및 검증 펄스는 각각 중첩되지 않는 가변 저항 메모리 장치.
  8. 제 7 항에 있어서,
    상기 컨트롤 로직은
    프로그램 동작시 상기 펄스 쉬프터에 의하여 제공된 상기 복수의 검증 펄스를 상기 쓰기 드라이버에 제공하여 상기 프로그램 동작후 검증 동작을 실행하도록 제어하는 가변 저항 메모리 장치.
  9. 제 1 항에 있어서,
    상기 메모리 셀 어레이는 복수의 메모리 셀을 포함하며,
    각각의 메모리 셀은
    가변 저항 물질을 갖는 기억 소자를 포함하되,
    상기 기억 소자는 복수의 비트를 저장하는 가변 저항 메모리 장치.
  10. 중앙 처리 장치;
    상기 중앙 처리 장치의 제어에 따라 동작하는 가변 저항 메모리 장치; 및
    이들을 상호 연결하는 인터페이스 장치를 포함하되,
    상기 가변 저항 메모리 장치는,
    멀티-비트를 저장하는 메모리 셀 어레이;
    상기 멀티-비트 중 하위 비트 및 상위 비트를 각각 저장하는 버퍼 회로;
    상기 메모리 셀 어레이에 프로그램 전류를 인가하는 쓰기 드라이버; 및
    프로그램 동작시 상기 멀티 비트를 동시에 프로그램하도록 상기 쓰기 드라이 버를 제어하는 컨트롤 로직을 포함하는 메모리 시스템.
KR1020080102044A 2008-10-17 2008-10-17 멀티 비트를 프로그램하는 가변 저항 메모리 장치 KR101552209B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080102044A KR101552209B1 (ko) 2008-10-17 2008-10-17 멀티 비트를 프로그램하는 가변 저항 메모리 장치
US12/555,831 US20100097842A1 (en) 2008-10-17 2009-09-09 Resistance variable memory device programming multi-bit data

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080102044A KR101552209B1 (ko) 2008-10-17 2008-10-17 멀티 비트를 프로그램하는 가변 저항 메모리 장치

Publications (2)

Publication Number Publication Date
KR20100042854A true KR20100042854A (ko) 2010-04-27
KR101552209B1 KR101552209B1 (ko) 2015-09-11

Family

ID=42108545

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080102044A KR101552209B1 (ko) 2008-10-17 2008-10-17 멀티 비트를 프로그램하는 가변 저항 메모리 장치

Country Status (2)

Country Link
US (1) US20100097842A1 (ko)
KR (1) KR101552209B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140013384A (ko) * 2012-07-23 2014-02-05 삼성전자주식회사 비휘발성 메모리 장치의 동작 방법

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101942274B1 (ko) * 2012-02-13 2019-01-28 삼성전자주식회사 저항성 메모리 장치
US9606730B2 (en) 2012-05-04 2017-03-28 Samsung Electronics Co., Ltd. System and method including three dimensional nonvolatile memory device and random access memory
KR102024850B1 (ko) * 2012-08-08 2019-11-05 삼성전자주식회사 3차원 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 프로그램 방법
CN103019616B (zh) * 2012-11-23 2015-11-25 记忆科技(深圳)有限公司 一种固态硬盘及闪存芯片的充放电控制方法
KR102154296B1 (ko) 2012-12-18 2020-09-14 삼성전자 주식회사 저항체를 이용한 비휘발성 메모리 장치의 구동 방법 및 비휘발성 메모리 장치
KR102030326B1 (ko) 2013-01-21 2019-10-10 삼성전자 주식회사 비휘발성 메모리 장치 및 그 구동 방법
KR102144779B1 (ko) 2014-02-04 2020-08-14 삼성전자 주식회사 저항체를 이용한 비휘발성 메모리 장치의 구동 방법
US9536600B2 (en) * 2014-10-22 2017-01-03 International Business Machines Corporation Simultaneous multi-page commands for non-volatile memories
US9806128B2 (en) * 2015-05-22 2017-10-31 Globalfoundries Singapore Pte. Ltd. Interposers for integrated circuits with multiple-time programming and methods for manufacturing the same
US10586922B1 (en) 2018-08-21 2020-03-10 International Business Machines Corporation Symmetric tunable PCM resistor for artificial intelligence circuits

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3557114B2 (ja) * 1998-12-22 2004-08-25 株式会社東芝 半導体記憶装置
KR100322470B1 (ko) * 1999-07-22 2002-02-07 윤종용 고밀도 노어형 플래시 메모리 장치 및 그것의 프로그램 방법
JP2002093162A (ja) * 2000-09-20 2002-03-29 Toshiba Corp 半導体メモリ集積回路
JP4055103B2 (ja) 2000-10-02 2008-03-05 株式会社ルネサステクノロジ 不揮発性メモリおよびそれを内蔵した半導体集積回路並びに不揮発性メモリの書込み方法
JP4524455B2 (ja) * 2004-11-26 2010-08-18 ルネサスエレクトロニクス株式会社 半導体装置
KR100794654B1 (ko) * 2005-07-06 2008-01-14 삼성전자주식회사 상 변화 메모리 장치 및 그것의 프로그램 방법
KR100764747B1 (ko) 2006-09-15 2007-10-08 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
KR100823174B1 (ko) * 2007-02-27 2008-04-18 삼성전자주식회사 멀티-페이지 프로그램 스킴을 갖는 플래시 메모리 장치 및그것의 멀티-페이지 프로그램 방법
US7643348B2 (en) 2007-04-10 2010-01-05 Sandisk Corporation Predictive programming in non-volatile memory

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140013384A (ko) * 2012-07-23 2014-02-05 삼성전자주식회사 비휘발성 메모리 장치의 동작 방법

Also Published As

Publication number Publication date
KR101552209B1 (ko) 2015-09-11
US20100097842A1 (en) 2010-04-22

Similar Documents

Publication Publication Date Title
KR101552209B1 (ko) 멀티 비트를 프로그램하는 가변 저항 메모리 장치
KR101448915B1 (ko) 프로그램 및 검증 동작을 수행하는 가변 저항 메모리 장치
US7952956B2 (en) Variable resistance memory device and system
US20080306723A1 (en) Emulated Combination Memory Device
US8060705B2 (en) Method and apparatus for using a variable page length in a memory
US11854634B2 (en) Selectable trim settings on a memory device
WO2011043012A1 (ja) 不揮発性半導体記憶装置、信号処理システム、及び信号処理システムの制御方法、並びに不揮発性半導体記憶装置の書き換え方法
KR101942275B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
US8363474B2 (en) Variable resistance memory device
US8451643B2 (en) Semiconductor memory device rewriting data after execution of multiple read operations
CN109726141B (zh) 用于防止对故障地址重复编程的存储装置及其操作方法
US20140192588A1 (en) Nonvolatile Memory Device and Read Method Thereof
US9952789B2 (en) Memory systems and electronic devices including nonvolatile memory modules
CN111198657A (zh) 存储器控制器、操作存储器控制器的方法和存储器系统
JP2021526265A (ja) メモリ管理
US8416601B2 (en) Phase change random access memory apparatus for controlling data transmission
US20180150248A1 (en) Memory device, semiconductor system including the same, and method for driving the semiconductor system
WO2022044749A1 (ja) 論理シミュレーション装置および論理シミュレーションプログラム
US20230221871A1 (en) Memory device and operating method thereof
US20240161824A1 (en) Memory device and operating method of thereof
US20240127872A1 (en) Extended address interface activate sequence using mode register write
CN115731987A (zh) 半导体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180831

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190830

Year of fee payment: 5