JP2021526265A - メモリ管理 - Google Patents

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Abstract

装置は、コントローラ及びメモリセルのアレイを含み、メモリセルのアレイは、複数の行を含む第１の区画及び複数の行を含む第２の区画を含む。コントローラは、ウェアレベリングと関連して、前記第１の区画の第１の行に記憶されたデータを前記第１の行からレジスタに転送し、前記第１の区画の第２の行内のデータが検知される間に前記データを前記レジスタから前記第２の区画の宛先の行に転送するように構成されている。

Description

本開示は概して、メモリなどの装置、及びそれらの動作に関し、特に、メモリ管理に関する。
メモリデバイスは典型的には、内部の、半導体、集積回路としてコンピュータまたは他の電子デバイスに設けられる。揮発性メモリ及び不揮発性メモリを含む多くの異なるタイプのメモリが存在する。揮発性メモリは、そのデータを維持するために電力を必要とすることがあり、とりわけ、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、及び同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）を含むことがある。不揮発性メモリは、電力を提供されないときに記憶されたデータを保持することによって、永続的なデータを提供することができ、とりわけ、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、リードオンリメモリ（ＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、消去可能プログラマブルＲＯＭ（ＥＰＲＯＭ）、並びに相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、抵抗性ランダムアクセスメモリ（ＲＲＡＭ）、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）、及び磁気抵抗性ランダムアクセスメモリ（ＭＲＡＭ）などの抵抗可変メモリを含むことがある。
メモリセルは、メモリアレイに配列されることが多い。いくつかの例では、アレイは、それらの部分の障害につながることがあるアレイの部分の過度な使用を防止するために、メモリ管理処理の一部としてウェアレベリングが行われることがある。ウェアレベリングは、アレイの様々な部分にわたって使用を広げることによって、デバイスの有用な寿命を拡張することができる（例えば、その部分が同様の使用を経験するように）。
本開示のいくつかの実施形態に従った、装置のブロック図である。 本開示のいくつかの実施形態に従った、メモリアレイの部分及び関連する構成要素のブロック図である。 本開示のいくつかの実施形態に従った、メモリアレイの部分の例を示す。 本開示のいくつかの実施形態に従った、メモリセルの例を示す。 本開示のいくつかの実施形態に従った、アレイ内でのデータの転送の間にメモリアレイに印加される信号を示す。 本開示のいくつかの実施形態に従った、メモリアレイ内でのデータの転送の間のデータ信号及び関連する制御信号を示す。
本開示は、不揮発性メモリ（例えば、ＦｅＲＡＭ、フラッシュなど）などの装置における技術的な改善に向けられる。例えば、開示される実施形態は、従前のアプローチと比較して、ウェアレベリング動作などのメモリ管理動作を実行するのに要する時間を減少させる。
ウェアレベリングは、メモリアレイの１つの区画（例えば、サブアレイ）内の元の位置（例えば、元の行）からメモリアレイの別の区画内の目標の位置（例えば、目標の行）にデータを転送すること、及び元の位置のアドレスを目標の位置のアドレスにマッピングすることを伴うことがある。元の行及び目標の行は、アドレス指定可能部分に分割されてもよく、データは、元の行から目標の行の部分に一度に転送されてもよい。
従前のアプローチでは、部分は、連続して次々に転送されてもよい。例えば、以下の転送シーケンスは、各々の元の行の部分ごとに繰り返されてもよく、元の行が活性化され、元の行の部分は、元の行が活性化される間に検知され、元の行の検知された部分は、元の行が活性化される間にレジスタに転送され、元の行が非活性化され、目標の行が活性化され、元の行の部分は、目標の行が活性化される間にレジスタから目標の行の部分に転送される。しかしながら、これは、時間を要することがあり、特に、例えば、ウェアレベリングがバックグラウンド動作として実行されないメモリの動作を低速にすることがある。
本開示は、目標の行及び元の行が並列して同時に活性化される間、元の行からのデータを検知することと同時に並列して、データをレジスタから目標の行に転送することによって、従前のアプローチと関連付けられた問題を解決する。これは、従前のアプローチと比較して、より短いメモリ管理サイクル時間及びウェアレベリング時間をもたらし、よって、メモリ改善する。
以下の詳細な説明では、その一部を形成し、特定の例において例示によって示される、添付図面への参照が行われる。図面では、同一の符号は、いくつかの図の全体を通じて実質的に同様の構成要素を記述する。本開示の範囲から逸脱することなく、他の例が利用されてもよく、構造的な変更、論理的な変更、及び／または電気的な変更が行われてもよい。したがって、以下の詳細な説明は、限定的な意味において見なされず、本開示の範囲は、添付の特許請求の範囲及びそれらと同等なものによってのみ定義される。
本明細書における図は、最初の１桁または複数桁が描かれる図番に対応し、残りの桁が図面における要素または構成要素を識別する番号付けの慣習に従う。異なる図の間の同様の要素または構成要素は、同様の桁の使用によって識別されてもよい。認識されるように、本開示のいくつかの追加の実施形態を提供するように、本明細書における様々な実施形態において示される要素が追加、交換、及び／または除去されてもよい。加えて、認識されるように、図において提供される要素の比率及び相対的大きさは、本開示の実施形態を示すことを意図しており、限定的な意味において見なされるべきではない。
本明細書で使用されるとき、「いくつかの（ａ ｎｕｍｂｅｒ ｏｆ）」ものは、そのような事項のうちの１つ以上を指してもよい。例えば、いくつかのメモリセルは、１つ以上のメモリセルを指してもよい。「複数の（ｐｌｕｒａｌｉｔｙ）」ものは、２つ以上を意図している。本明細書で使用されるとき、同時に実行される複数の行為は、特定の期間にわたって少なくとも部分的に重なる行為を指す。本明細書で使用されるとき、用語「結合される（ｃｏｕｐｌｅｄ）」は、電気的に結合されること、介入要素なしに直接結合されること及び／もしくは直接接続されること（例えば、直接の物理的な接触によって）、または介入要素により間接的に結合されること及び／もしくは接続されることを含んでもよい。結合されるという用語は更に、相互に協働または対話する（例えば、因果関係にあるように）２つ以上の要素を含んでもよい。
図１は、本開示のいくつかの実施形態に従った、電子システムなどの装置のブロック図である。電子システムは、ホスト１０３に結合された不揮発性メモリ１０１（例えば、ＦｅＲＡＭ、フラッシュなど）などのメモリシステムを含む。いくつかの例では、ホスト１０３は、パーソナルコンピュータ、ハンドヘルドデバイス、携帯電話などにおけるコンピューティングシステムの部分であってもよい。
メモリ１０１は、メモリデバイス１０２及びメモリコントローラなどのコントローラ１０４を含む。コントローラ１０４は、例えば、プロセッサを含んでもよい。コントローラ１０４は、接続１０５をわたって（ｏｖｅｒ）ホスト１０３からコマンド信号（または、コマンド）、アドレス信号（または、アドレス）、及びデータ信号（または、データ）を受信してもよく、接続１０５をわたってホスト１０３にデータを出力してもよい。
メモリデバイス１０２は、不揮発性メモリセルのメモリアレイ１０６を含んでもよい。メモリアレイ１０６は、強誘電体メモリアレイ、クロスポイントメモリアレイ、フラッシュメモリアレイ（例えば、ＮＡＮＤフラッシュメモリアレイ）などを含んでもよい。いくつかの例では、メモリアレイ１０６は、サブアレイ１０７−１及び１０７−２などの区画に分割されるが、例えば、２つよりも多いサブアレイ１０７が存在してもよい。本明細書で使用されるとき、メモリ（例えば、１０１）、コントローラ（例えば、１０４）、及び／またはメモリアレイ（例えば、１０６）は、別個に「装置」と考えられてもよい。
メモリデバイス１０２は、Ｉ／Ｏ回路１１２を通じてＩ／Ｏ接続１１０をわたって提供されるアドレス信号をラッチするアドレス回路１０８を含んでもよい。アドレス信号は、メモリアレイ１０６にアクセスするよう、行デコーダ１１４及び列デコーダ１１６によって受信及び復号されてもよい。
メモリデバイス１０２は、検知／バッファ回路を使用してメモリアレイ列における電圧及び／または電流の変化を検知することによって、メモリアレイ１０６内のデータを読み出してもよく、検知／バッファ回路は、いくつかの例では、読み出し／ラッチ回路１２０であってもよい。読み出し／ラッチ回路１２０は、メモリアレイ１０６からデータを読み出し及びラッチしてもよい。Ｉ／Ｏ接続１１０をわたるコントローラ１０４との双方向データ通信のためにＩ／Ｏ回路１１２が含まれてもよい。メモリアレイ１０６にデータを書き込むために書き込み回路１２２が含まれてもよい。
読み出し／ラッチ回路１２０は、サブアレイ１０７−１に結合された第１のレジスタを含んでもよい。読み出し／ラッチ回路１２０は、サブアレイ１０７−２及び第１のレジスタに結合された第２のレジスタを含んでもよい。いくつかの例では、データは、ウェアレベリング動作などのメモリ管理動作の間に第１のレジスタを介してサブアレイ１０７−１（例えば、元のサブアレイとして動作する）から第２のレジスタに転送されてもよく、保持されてもよい。データは、例えば、サブアレイ１０７−１内の他のデータが検知されている間、後続のウェアレベリング動作の間に第２のレジスタからサブアレイ１０７−２（例えば、宛先のサブアレイとして動作する）に転送されてもよい。例えば、データは、宛先の行及び元の行が並列して同時に活性化される間、サブアレイ１０７−１内の元の行からデータを検知することと同時に並列して、第２のレジスタからサブアレイ１０７−２内の宛先の行に転送されてもよい。
第２のレジスタに保持されたデータは、ウェアレベリング動作の間に実行される読み出し動作の間、Ｉ／Ｏ回路１１２に出力されてもよい。例えば、コントローラ１０４は、それからデータが第２のレジスタに転送されたサブアレイ１０７−１内の行のアドレスを、第２のレジスタにマッピングしてもよい。いくつかの例では、コントローラ１０４は、望ましい電力の損失または望ましくない電力の損失に応答してなど、メモリデバイス１０２が電力を停止されている間、第２のレジスタ内のデータをサブアレイ１０７−２内の指定された行に転送するように構成されてもよい。
制御回路１２４は、コントローラ１０４からインタフェースバス１２６によって提供される信号を復号してもよい。それらの信号は、メモリ管理素子（ｍｅｍｏｒｙ ｍａｎａｇｅｍｅｎｔ ｃｏｍｐｏｎｅｎｔ）１２８からのメモリ管理コマンドなどのコマンドを含んでもよい。例えば、メモリ管理コマンドは、メモリ管理素子１２８のウェアレベリング素子（ｗｅａｒ ｌｅｖｅｌｉｎｇ ｃｏｍｐｏｎｅｎｔ）１３０からのウェアレベリングコマンドであってもよい（例えば、それを含んでもよい）。例えば、メモリデバイス１０２は、ウェアレベリングコマンドに応答して、本明細書で開示されるウェアレベリング動作を実行してもよい。コントローラ１０４から制御接続１２６によって提供される他の信号は、データ読み出し動作、データ書き込み動作、及びデータ消去動作を含む、メモリアレイ１０６に対する動作を制御するために使用される、チップ有効信号、書き込み有効信号、及びアドレスラッチ信号を含んでもよい。
制御回路１２４は、例えば、コントローラ１０４に含まれてもよい。コントローラ１０４は、単独または組み合わせであるかに関わらず、他の回路、ファームウェア、またはソフトウェアなどを含んでもよい。コントローラ１０４は、外部コントローラ（例えば、全体的もしくは部分的であるかに関わらず、メモリアレイ１０６からの別個のダイ内の）または内部コントローラ（例えば、メモリアレイ１０６と同一のダイに含まれる）であってもよい。例えば、内部コントローラは、状態機械またはメモリシーケンサであってもよい。いくつかの例では、コントローラ１０４が内部コントローラである場合、コントローラ１０４は、メモリデバイス１０２の一部であってもよい。コントローラ１０４は、ウェアレベリング、メモリ管理、及びデータ転送（例えば、ウェアレベリングの間）など、本明細書で開示される方法を実行するように構成される。
いくつかの例では、メモリ管理素子１２８は、論理−物理（Ｌ２Ｐ）アドレスマッピングテーブル１３２などのアドレス変換器を含む。例えば、テーブル１３２は、ホスト１０３から受信された論理アドレスを、メモリアレイ１０６内の行などのメモリセルのグループの位置の物理アドレスにマッピングしてもよい。いくつかの例では、サブアレイ１０７−１内の行からのデータがウェアレベリングの間にサブアレイ１０７−２内の行に転送されるとき、サブアレイ１０７−１内の行の論理アドレスは、サブアレイ１０７−２内の行にマッピングされてもよい。サブアレイ１０７−１内の行の論理アドレスは、例えば、ウェアレベリング動作の間に、データをその行からレジスタに転送したことに応答して、レジスタ（例えば、保持レジスタ）にマッピングされてもよく、レジスタは、読み出し／ラッチ回路１２０の一部であってもよい。本明細書で使用されるように、用語「行」は、メモリセルのグループが共通して結合されるアクセスライン（例えば、選択ラインもしくはワードライン）、並びに／またはそれらのセルのグループ（例えば、「セルの行」）を指してもよい。
図２は、本開示のいくつかの実施形態に従った、メモリアレイ１０６などのメモリアレイの部分、及び関連する構成要素のブロック図である。図２は、メモリアレイ１０６のサブアレイであることができる、サブアレイ２０７−１及び２０７−２を含む。例えば、例示的なウェアレベリング動作の間、サブアレイ２０１−１は、元のサブアレイとしての役割を果たしてもよく、サブアレイ２０１−２は、目標のサブアレイとしての役割を果たしてもよい。行デコーダ２１４−１は、区画２０７−１のメモリセルの行２３５−１，１〜２３５−１，Ｎに結合され、行デコーダ２１４−２は、区画２０７−２のメモリセルの行２３５−２，１〜２３５−２，Ｎに結合される。行デコーダ２１４−１及び２１４−２は、例えば、行デコーダ１１４に含まれてもよい。例示的なウェアレベリング動作の間、行２３５−１，１〜２３５−１，Ｎは、元の行であってもよく、行２３５−２，１〜２３５−２，Ｎは、目標の行であってもよい。
サブアレイ２０７−１及び２０７−２内の行は、列と称されてもよい、アドレス指定可能セグメントに対応するいくつかのアドレス指定可能部分を含む。例えば、行２３５−１，１〜２３５−１，Ｎの各々のそれぞれの部分は、列２３６−１，１〜２３６−１，Ｍなどのそれぞれのセグメントに対応してもよく、行２３５−２，１〜２３５−２，Ｎの各々のそれぞれの部分は、列２３６−２，１〜２３６−２，Ｍなどのそれぞれのセグメントに対応してもよい。列２３６−１，１〜２３６−１，Ｍは各々、異なるアドレスを有してもよく、列２３６−２，１〜２３６−２，Ｍは各々、異なるアドレスを有してもよい。列２３６−１，１〜２３６−１，Ｍは、列デコーダ２１６−１に結合され、列２３６−２，１〜２３６−２，Ｍは、列デコーダ２１６−２に結合される。列デコーダ２１６−１及び２１６−２は、例えば、列デコーダ１１６に含まれてもよい。
列２３６−１，１〜２３６−１，Ｍの各々は、メモリセルの部分列２３７−１，１〜２３７−１，Ｋを含み、列２３６−２，１〜２３６−２，Ｍの各々は、メモリセルの部分列２３７−２，１〜２３７−２，Ｋを含む。メモリセルは、例えば、行及び部分列の各々の交差点に位置してもよい。列２３６−１，１〜２３６−１，Ｍはそれぞれ、（例えば、デジット）検知素子（ｓｅｎｓｅ ｃｏｍｐｏｎｅｎｔ）２３９−１，１〜２３９−１，Ｍに結合され、列２３６−２，１〜２３６−２，Ｍはそれぞれ、検知素子２３９−２，１〜２３９−２，Ｍに結合される。例えば、検知素子２３９−１，１〜２３９−１，Ｍの各々は、部分列２３７−１，１〜２３７−１−Ｍのそれぞれの部分列に結合されたそれぞれの（例えば、デジット）検知増幅器（図２には示されない）を含んでもよく、検知素子２３９−２，１〜２３９−２，Ｍの各々は、部分列２３７−２，１〜２３７−２−Ｍのそれぞれの部分列に結合されたそれぞれの（例えば、デジット）検知増幅器（図２には示されない）を含んでもよい。
ライン２４２−１〜２４２−Ｍの組はそれぞれ、検知素子２３９−１，１〜２３９−１，Ｍをマルチプレクサ２４４の入力に結合する。例えば、ライン２４２の各々の組におけるラインはそれぞれ、部分列２３７−１，１〜２３７−１−Ｍにそれぞれが結合された検知増幅器に結合される。そのようにして、ライン２４２−１〜２４２−Ｍの組はそれぞれ、列２３６−１，１〜２３６−１，Ｍをマルチプレクサ２４４に結合する。マルチプレクサ２４４の出力は、データ検知素子などの（例えば、不揮発性）レジスタ２４６の入力に結合される。例えば、マルチプレクサ２４４は、列２３６−１，１〜２３６−１，Ｍの１つが一度にレジスタ２４６に結合されるように、列２３６−１，１〜２３６−１，Ｍをレジスタ２４６に個々に選択的に結合するように構成される。そのようにして、マルチプレクサ２４４は、それぞれの列２３６−１，１〜２３６−１，Ｍに対応する、サブアレイ２０７−１の選択された行のそれぞれの部分をレジスタ２４６に個々に選択的に結合するように構成される。
レジスタ２４６の出力は、マルチプレクサ２４８の入力に結合される。マルチプレクサ２４８は、（例えば、不揮発性）レジスタ２０９に結合され、レジスタ２０９は、保持レジスタとしての役割を果たしてもよい。例えば、読み出し／ラッチ回路１２０は、レジスタ２０９をＩ／Ｏ回路１１２に結合することができるように、レジスタ２０９を含んでもよい。レジスタ２０９は、セグメント２４９−１〜２４０−Ｍを含んでもよい。いくつかの例では、セグメント２４９−１〜２４９−Ｍは、レジスタ２４９−１〜２４９−Ｍと称されてもよい。
マルチプレクサ２４８は、レジスタ２４６をセグメント２４９−１〜２４９−Ｍに一度に１つずつ選択的に結合するように構成される。例えば、セグメント２４９−１〜２４９−Ｍはそれぞれ、それぞれの列２３６−１，１〜２３６−１，Ｍに対応するサブアレイ２０７−１の選択された行のそれぞれの部分からレジスタ２４６において個々に受信されたデータを保持する。レジスタ２４６のデータ幅は、列２３６−１，１〜２３６−１，Ｍの各々のデータ幅と同一であってもよく、セグメント２４９−１〜２４９−Ｍの各々のデータ幅は、列２３６−１，１〜２３６−１，Ｍの各々のデータ幅と同一であってもよいことに留意されよう。レジスタ２０９は、サブアレイ２０７−１または２０７−２のいずれか内の行２３５と同一のデータ幅を有してもよく、データの行を保持してもよい。例えば、レジスタ２４６及びセグメント２４９−１〜２４９−Ｍの各々は、例えば、列２３６の１つに対応する行２３５の部分と同一のデータ幅を有してもよい。
セグメント２４９−１〜２４９−Ｍはそれぞれ、ライン２５０−１〜２５０−Ｍの組によって、検知素子２３９−２，１〜２３９−２，Ｍに結合される。例えば、セグメント２４９−１〜２４９−Ｍはそれぞれ、列２３６−２，１〜２３６−２，Ｍに結合され、よって、行２３５−２の部分は、列２３６−２，１〜２３６−２，Ｍに対応する。
動作中、行２３５−１，１は、行２３５−１，１をアドレス指定するウェアレベリング素子１３２からのウェアレベリングコマンドに応答して選択されてもよい（例えば、開放される）。行２３５−１，１は、例えば、活性化されてもよい（例えば、始動される）。データは、マルチプレクサ２４４を介して、それぞれの列２３６−１，１〜２６３−１，Ｍに対応する行２３５−１，１のそれぞれの部分から、１つの部分がレジスタ２４６に一度に転送されてもよい。データのそれぞれの部分は次いで、マルチプレクサ２４８を介してセグメント２４９−１〜２４９−Ｍに転送されてもよく、保持されてもよい。
行２３５−１，２及び２３５−２，１は、行２３５−１，２をアドレス指定するウェアレベリング素子１３２からの後続のウェアレベリングコマンドに応答して、同時に活性化されてもよく（例えば、並列して）、セグメント２４９−１からのデータが列２３６−２，１に対応する行２３５−２，１の部分に転送される間、列２３６−１，１に対応する行２３５−１，２の部分内のデータは、マルチプレクサ２４４を介してレジスタ２４６に転送されてもよい。セグメント２４９−２からのデータが列２３６−２，２に対応する行２３５−２，１の部分に転送される間、レジスタ２４６内のデータは次いで、セグメント２４９−１に転送されてもよい。
いくつかの例では、列２３６−１，１に対応する行２３５−１，２の部分内のデータが検知素子２３９−１，１によって検知されている間、セグメント２４９−１からのデータは、列２３６−２，１に対応する行２３５−２，１の部分に転送されてもよい。他の例では、行２３５−１，２の部分内のデータを検知している間、行２３５−２，１は、プリチャージされてもよい。例えば、行をプリチャージさせることは、行を活性化のために準備させるために、行を活性化する前に実行されてもよい（例えば、先行する行を非活性化した後）。
図３Ａは、本開示のいくつかの実施形態に従った、メモリアレイの部分の例を示す。例えば、図３Ａに示されるアレイ部分は、強誘電体メモリセル３５２のアレイのサブアレイ３０７の列３３６であってもよい。サブアレイ３０７は、サブアレイ２０７−１及びサブアレイ２０７−２などのサブアレイであってもよく、列３３６は、図２に示された列２３６などの列であってもよい。列３３６は、検知素子３３９に結合され、検知素子３３９は、図２に示された検知素子２３９と同様であってもよい。
列３３６は、異なる状態を記憶するようプログラム可能であってもよいメモリセル３５２を含む。メモリセル３５２は、プログラム可能状態を表す電荷を記憶するキャパシタを含んでもよい。例えば、帯電されたキャパシタ及び帯電されていないキャパシタはそれぞれ、２つの論理状態（例えば、論理的な一「１」または論理的なゼロ「０」）を表してもよい。メモリセル３５２は、いくつかの例では、強誘電体材料を有するキャパシタを含む。例えば、強誘電体材料は、自発電気分極を有してもよい（例えば、それらは、電界が存在しないで非ゼロ分極を有してもよい）。強誘電体キャパシタの異なるレベルの電荷は、例えば、異なる論理状態を表してもよい。
メモリセル３５２は、アクセスライン３３５−１〜３３５−Ｎのそれぞれの１つなどのそれぞれのアクセスラインに、及びデータライン３３７−１〜３３７−Ｋの１つなどのそれぞれのデータ（例えば、デジット）ラインに結合される。例えば、メモリセル３５２は、アクセスライン３３５とデータライン３３７との間に結合されてもよい。いくつかの例では、アクセスライン３３５は、ワードラインとも称されてもよく、データライン３３７は、ビットラインとも称されてもよい。
アクセスライン３３５−１〜３３５−Ｎに共通して結合されたメモリセルは、それぞれの行３３５−１〜３３５−Ｎ（例えば、行２３５−１，１〜２３５−１，Ｎ）の部分を形成する。
データライン３３７に共通して結合されたメモリセルは、メモリセルの部分列（ｓｕｂ−ｃｏｌｕｍｎ）と称されてもよい。データライン３３７−１〜３３７−Ｋに共通して結合されたメモリセルはそれぞれ、部分列３３７−１〜３３７−Ｋを形成する。例えば、部分列２３７−１，１〜２３７−１，Ｋはそれぞれ、部分列３３７−１〜３３７−Ｋとして構成されてもよく、部分列２３７−２，１〜２３７−２，Ｋはそれぞれ、部分列３３７−１〜３３７−Ｋとして構成されてもよい。例えば、データライン３３７−１〜３３７−Ｋは、列デコーダ２１６−１または列デコーダ２１６−２などの列デコーダに結合されてもよい。いくつかの例では、部分列３３７−１〜３３７−Ｋは、図２における列２３６などの列を形成する。例えば、列は、いくつかの共通してアドレス指定されたデータラインとして定義されてもよい。
検知素子３３９は、それぞれがデータライン３３７−１〜３３７−Ｋ及び部分列３３７−１〜３３７−Ｋに結合された検知増幅器３６０−１〜３６０−Ｋを含む。データは、行３３５−１を活性化することによって（例えば、対応するアクセスラインに電圧を印加することによって）、行３３５−１の部分などの行の部分内でメモリセル３５２から検知されてもよい。行の部分におけるメモリセル内のデータは、検知増幅器３６０−１〜３６０−Ｋ、よって、検知素子３３９によって検知されてもよい。検知されたデータは、制御回路１２４などの制御回路からの制御信号により検知増幅器３６０−１〜３６０−Ｋを活性化したこと（例えば、始動したこと）に応答して、マルチプレクサ２４８を介して検知増幅器３６０−１〜３６０−Ｋ（例えば、検知素子３３９）からレジスタ２４６に送信されてもよい。
データを行３３５−１の部分に書き込むために、データは、レジスタ（例えば、レジスタ２０９）の対応するセグメントから検知増幅器３６０−１〜３６０−Ｋに送信されてもよい。検知増幅器３６０−１〜３６０−Ｋにおけるデータは、対応するアクセスラインを活性化することによって、行３３５−１の部分に書き込まれてもよい。
図３Ｂは、本開示のいくつかの実施形態に従った、強誘電体メモリセル３５２を含む例示的な回路３６５を示す。回路３６５は、アクセスライン３３５及びデータライン３３７をも含む。メモリセル３５２は、セルプレート３６９などの第１のプレート、及びセルボトム３７０などの第２のプレートを有することができる、キャパシタ３６７などの論理記憶素子を含んでもよい。セルプレート３６９及びセルボトム３７０は、それらの間に位置付けられた強誘電体材料３７１を通じて容量的に結合される。セルプレート３６９及びセルボトム３７０の方位は、メモリセル３５２の動作を変更することなく反転されてもよい。
回路３６５は、選択トランジスタなどの選択デバイス３７２を含んでもよい。例えば、選択デバイス３７２の制御ゲート３７３は、アクセスライン３３５に結合されてもよい。図３Ｂの例では、セルプレート３６９は、プレートライン３７４を介してアクセスされてもよく、セルボトム３７０は、データライン３３７を介してアクセスされてもよい。例えば、選択デバイス３７２は、アクセスライン３３５が選択デバイス３７２を活性化したことに応答して、データライン３３７をセルボトム３７０に選択的に結合するように構成されてもよい。例えば、キャパシタ３６７は、選択デバイス３７２が非活性化されるときにデータライン３３７から電気的に隔離されてもよく、キャパシタ３６７は、選択デバイス３７２が活性化されるときにデータライン３３７に電気的に結合されてもよい。選択デバイス３７２を活性化することは、例えば、メモリセル３５２を選択することと称されてもよい。前に説明されたように、様々な状態は、キャパシタ３６７を帯電させまたは放電することによって記憶されてもよい。
メモリセル３５２は、キャパシタ３６７が陽分極状態（例えば、「０」に対応する）または陰分極状態（例えば、「１」に対応する）の１つにあるようにプログラムされてもよい。メモリセル３５２は、選択デバイス３７２を活性化するよう活性電圧をアクセスライン３３７に印加する間、正電圧などの電圧（例えば、電力供給電圧Ｖｄｄ）をプレートライン３７４、すなわち、セルプレート３６９に印加し、それによって、フロートしていることがあるデータライン３３７にセルボトム３７０を結合することによって検知されてもよい。検知増幅器３６０などの検知増幅器は、データライン３３７に対する結果として生じる電圧を参照電圧と比較してもよい。例えば、データラインに対する電圧が参照電圧よりも大きい場合、キャパシタ３６７は、陰分極状態にあり、対応する「１」は、検知増幅器から送信されてもよい。例えば、データラインに対する電圧が参照電圧よりも小さい場合、キャパシタ３６７は、陽分極状態にあり、対応する「０」は、検知増幅器から送信されてもよい。しかしながら、読み出し処理は、メモリセル３５２を過度に書き込み、その元のデータを破壊することがある。そのようにして、メモリセル３５２は、ＤＲＡＭセルをリフレッシュすることと同様であってもよい、書き戻し処理において再書き込みされる必要がある。
例えば、「０」をメモリセル３５２に書き込むために、選択デバイス３７２を活性化して、データライン３３７に印加された正電圧をセルボトム３７０に結合するよう活性電圧をアクセスライン３３７に印加する間、プレートライン３７４、よって、セルプレート３６９が接地されてもよい。例えば、「１」をメモリセル３５２に書き込むために、選択デバイス３７２を活性化して、接地されたデータライン３３７をセルボトム３７０に結合し、よって接地するよう活性電圧をアクセスライン３３７に印加する間、正電圧がプレートライン３７４、すなわち、セルプレート３６９に印加されてもよい。代わりに、例えば、「１」をメモリセル３５２に書き込むために、選択デバイス３７２を活性化して、データライン３３７に印加された負電圧をセルボトム３７０に結合するよう活性電圧をアクセスライン３３７に印加する間、プレートライン３７４、すなわち、セルプレート３６９が接地されてもよい。
いくつかの例では、メモリセルの行の部分は、前に説明されたように読み出されてもよく、これは、部分に記憶された元のデータが破壊されることがあり、再書き込みされる必要があることを意味する。例えば、行が活性化される間（例えば、行がｈｉｇｈである）、前に説明されたように、行が検知されてもよく、「１ｓ」は、行に書き戻されてもよい。例えば、行が時間ｔＲＡＳの間はｈｉｇｈであってもよい。その後、「０’ｓ」は、前に説明されたように、前に「０ｓ」であった行内のいずれかのメモリセルに書き戻されてもよい。行は、プリチャージされてもよく、行に書き戻す前に前の行を選択解除することと、行を選択することととの間に遅延が存在することがある。遅延時間及びプリチャージ時間の合計は、ｔＲＰと称されてもよい。いくつかの例では、時間ｔＭＭは、ｔＲＡＳ及びｔＲＰの合計であってもよく、ＤＲＡＭに対するリフレッシュ時間と同様であってもよい。
図４Ａは、本開示のいくつかの実施形態に従った、アレイ内でのデータの転送の間にメモリアレイに印加される信号を示す。図４Ｂは、本開示のいくつかの実施形態に従った、アレイ内でのデータの転送の間のデータ信号及び関連する制御信号を示す。例えば、図４Ａ及び４Ｂは、例えば、メモリ管理（例えば、ウェアレベリング）コマンドに応答してメモリ管理動作の間に実行されるウェアレベリング動作の間の、サブアレイ２０７−１の行２３５−１，２からレジスタ２０９への、及びレジスタ２０９からサブアレイ２０１−２の行２３５−２，１への同時データ転送を示す。データは、例えば、サブアレイ２０７−１の行２３５−１，２からレジスタ２０９に、及びレジスタ２０９からサブアレイ２０１−２の行２３５−２，１に並列して転送される。レジスタ２０９から行２３５−２，１に転送されるデータは、例えば、前のウェアレベリングコマンドに応答しての前のウェアレベリング動作の間に、サブアレイ２０７−１の行２３５−１，２からレジスタ２０９に前に転送されてもよい。
図４Ａの例における上の図は、時間ｔＲＡＳの間など、行２３５−１，２からレジスタ２０９へのデータ転送と関連付けられ、図４Ａの例における下の図は、時間ｔＲＰの間など、レジスタ２０９から行２３５−２，１へのデータ転送と関連付けられる。
図４Ａにおける上の図は、前に説明されたように、行２３５−１，２からのデータを検知することと関連付けられる。例えば、行２３５−１，２内のデータは、検知の間に破壊されることがある。図４Ａにおける下の図は、レジスタ２０９から行２３５−２，１にデータを書き込むことと関連付けられ、前に説明されたような「１ｓ」及び「０ｓ」の書き戻しと同様であってもよい。例えば、データは、データを行２３５−１，２に書き戻す代わりに、行２３５−２，１に書き込まれる。従前のアプローチでは、上の図と関連付けられた検知、及び下の図と関連付けられた書き戻しは、連続して順番に実行される。例えば、ｔＲＡＳ及びｔＲＰは、時間ｔＭＭがｔＲＡＳ及びｔＲＰの合計であるように順番に経過する。しかしながら、図４Ａでは、検知及び書き戻しは、並列して同時に実行され、それによって、ｔＭＭを減少させる。例えば、ｔＲＡＳ及びｔＲＰは、図４Ａでは同時に経過してもよい。
書き戻しは、例えば、論理１を書き込むよう、列２３６−２，１〜２３６−２，Ｍの部分列２３７−２，１〜２３７−２，Ｋの部分列に書き込み電圧４７８を印加することを含んでもよい。書き戻しは、例えば、論理０を書き込むよう、列２３６−２，１〜２３６−２，Ｍの部分列２３７−２，１〜２３７−２，Ｋの部分列に書き込み電圧４７９（例えば、約ゼロボルト）を印加することを含んでもよい。書き込み電圧４７８及び／または４７９が印加される間、行２３５−２，１に印加される信号４７０の電圧は、行２３５−２，１を活性化する電圧レベル４７１に増大する（例えば、ゼロボルトから）。電圧４７８及び４７９がそれぞれ論理１ｓ及び論理０ｓを書き込むとして説明されたが、電圧４７８及び４７９はそれぞれ、他の例では、論理０ｓ及び論理１ｓを書き込んでもよい。
行２３５−２，１が活性化される間、列２３６−１，１〜２３６−１，Ｍの各々の部分列２３７−１，１〜２３７−１，Ｋに印加される検知電圧信号４７２は、電圧レベル４７３に増大してもよい。行２３５−２，１が活性化され、電圧信号４７２が電圧レベル４７３にある間、行２３５−１，２に印加される信号４７４の電圧は、行２３５−１，２及び２３５−２，１が並列して同時に活性であるように、行２３５−１，２を活性化する電圧レベル４７５に増大する（例えば、ゼロボルトから）。行２３５−１，２を活性化したことに応答して、電圧信号４７２の電圧は、例えば、論理１を検知し、論理１をレジスタ２０９に記憶するための、参照電圧ＶＲＥＦよりも大きい電圧レベル４７６になり、及び／または、例えば、論理０を検知し、論理０をレジスタ２０９に記憶するための、参照電圧ＶＲＥＦよりも小さい電圧レベル４７７になる。電圧レベル４７６及び４７７がそれぞれ論理１ｓ及び論理０ｓに対応するとして説明されたが、電圧レベル４７６及び４７７はそれぞれ、他の例では、論理０ｓ及び論理１ｓに対応してもよい。
図４Ｂにおける制御信号４８０は、検知素子２３９−２，１〜２３９−２，Ｍに印加されてもよく、データ信号４８１は、行２３５−２，１が活性化される間にレジスタ２０９から行２３５−２，１に転送されるデータに対応する。例えば、レジスタ２０９のセグメント２４９−１〜２４９−Ｍそれぞれにおけるデータの行のデータＤ１〜ＤＭはそれぞれ、制御信号４８１の活性化パルス４８２−１〜４８２−Ｍに応答して、検知素子２３９−２，１〜２３９−２，Ｍにそれぞれ転送されてもよい。例えば、活性化パルス４８２−１〜４８２−Ｍはそれぞれ、検知素子２３９−２，１〜２３９−２，Ｍを活性化してもよい。データＤ１〜ＤＭはそれぞれ、検知素子２３９−２，１〜２３９−２，Ｍのそれぞれからの列２３６−２，１〜２３６−２，Ｍにそれぞれが対応する行２３５−２，１の部分に転送されてもよい。
図４Ｂにおける制御信号４８３は、検知素子２３９−１，１〜２３９−１，Ｍに印加されてもよく、データ信号４８４は、行２３５−１，２が活性化される間にレジスタ２４６を介して行２３５−１，２からレジスタ２０９に転送されるデータに対応する。例えば、列２３６−１，１〜２３６−１，Ｍにそれぞれが対応する、データの行のデータＡ１〜ＡＭはそれぞれ、制御信号４８３の活性化パルス４８５−１〜４８５−Ｍに応答して、検知素子２３９−１，１〜２３９−１，Ｍにそれぞれ転送されてもよい。例えば、活性化パルス４８５−１〜４８５−Ｍはそれぞれ、検知素子２３９−１，１〜２３９−１，Ｍを活性化してもよい。
いくつかの例では、データＤ１は、行２３５−２，１を活性化したことに応答して、セグメント２４９−１から列２３６−２，１に対応する行２３５−２，１の部分に転送される。行２３５−２，１が活性化されたままである間、及び行２３５−１，２を活性化したことに応答して、データＡ１が列２３６−１，１に対応する行２３５−１，２の部分からセグメント２４９−１に転送される間、データＤ２は次いで、セグメント２４９−２から列２３６−２，２に対応する行２３５−２，１の部分に転送される。
行２３５−１，２からレジスタ２０９へのデータＡ１〜データＡＭ−１の転送と同時のレジスタ２０９から行２３５−２，１へのデータＤ２〜データＤＭのそれぞれの転送は、データＤＭが転送されるまで継続してもよい。データＡＭは次いで、セグメント２４９−１〜２４９−Ｍがそれぞれ、列２３６−１，１〜２３６−１，Ｍにそれぞれが対応する行２３５−１，２の部分からのデータＡ１〜データＡＭのそれぞれを包含するように、セグメント２４９−Ｍに転送される。いくつかの例では、行２３５−２，１及び２３５−１，２が同時に活性化される間、並びにデータがセグメント２４９から行２３５−２，１に転送される間、データＡ１〜データＡＭ−１の各々は、それぞれの活性化パルス４８５に応答してそれぞれの検知素子２３９−１によって検知されてもよく、レジスタ２４６に送信されてもよく、レジスタ２４６からそれぞれのセグメント２４９に送信されてもよい。コントローラ１０４は、例えば、データＡ１〜データＡＭがレジスタ２４６からレジスタ２０９に転送される間など、行２３５−１，２からレジスタ２０９に転送される間、データＡ１〜データＡＭに対し、誤り訂正符号（ＥＣＣ）を使用して誤り訂正動作を実行してもよい。
特定の例が本明細書で示され、及び説明されてきたが、当業者は、同一の結果を達成するために計算される配列が、示された特定の実施形態に対して置き換えられてもよいことを認識するであろう。本開示は、本開示の１つ以上の実施形態の適応または変形を網羅することを意図している。上記説明は、例示的な形式で行われており、限定的なものではないことが理解されよう。本開示の１つ以上の例の範囲は、添付の特許請求の範囲により権利が与えられる、その同等物の全範囲と共に、そのような特許請求の範囲を参照して判定されるべきである。

Claims (21)

  1. メモリセルのアレイであって、
    複数の行を含む第１の区画と、
    複数の行を含む第２の区画と、を含む、前記メモリセルのアレイと、
    コントローラであって、ウェアレベリングと関連して、
    前記第１の区画の第１の行に記憶されたデータを前記第１の行からレジスタに転送し、
    前記第１の区画の第２の行内のデータが検知される間、前記データを前記レジスタから前記第２の区画の宛先の行に転送するように構成された前記コントローラと、
    を備えた、装置。
  2. 前記コントローラは、前記第２の行内の前記データが検知される間、前記データを前記レジスタから宛先の行に転送するよう、前記第２の行及び前記宛先の行を並列して同時に活性化するように構成されている、請求項１に記載の装置。
  3. 前記第２の行内の前記データは、前記第２の行内の前記データが検知されるにつれて破壊される、請求項１に記載の装置。
  4. 前記データを前記第１の行から前記レジスタに転送するように構成された前記コントローラは、前記データのいくつかの部分のそれぞれの部分を前記第１の行から前記レジスタのそれぞれのセグメントに転送するように構成された前記コントローラを含む、請求項１〜３のいずれか一項に記載の装置。
  5. 前記データを前記レジスタから前記第２の区画内の前記宛先の行に転送するように構成された前記コントローラは、前記データの部分を前記レジスタのそれぞれのセグメントから前記第２の区画内の前記行のそれぞれの部分に転送するように構成された前記コントローラを含む、請求項１〜３のいずれか一項に記載の装置。
  6. 前記第１の区画の前記第２の行内のデータが検知される間、前記データを前記レジスタから前記第２の区画内の前記宛先の行に転送するように構成された前記コントローラは、前記第２の行内の前記データが検知される間、前記データを前記レジスタから前記第２の区画内の前記宛先の行に結合された検知増幅器に転送するように構成された前記コントローラを含む、請求項１〜３のいずれか一項に記載の装置。
  7. メモリセルのアレイであって、
    複数の行を含む第１の区画と、
    複数の行を含む第２の区画と、を含む、前記メモリセルのアレイと、
    コントローラであって、
    前記第１の区画の第１の行内のデータを前記第１の行から第１のレジスタに転送し、
    前記データを前記第１のレジスタから第２のレジスタに転送し、
    前記第２のレジスタ内の前記データを前記第２のレジスタから前記第２の区画内の行に転送するのと同時に及び並列して、前記第１の区画の第２の行内のデータを前記第２の行から前記第１のレジスタに転送するように構成された前記コントローラと、
    を備えた、装置。
  8. 前記コントローラは、前記第２の行内の前記データが検知されるのと同時に及び並列して、前記第２の区画内の前記行をプリチャージさせるように構成されている、請求項７に記載の装置。
  9. 前記コントローラは、前記データを前記第２のレジスタに送信する前に、誤り訂正符号を使用して、前記第１のレジスタからの前記データを訂正するように構成されている、請求項７に記載の装置。
  10. 前記第１の行内の前記データを前記第１の行から前記第１のレジスタに転送するように構成された前記コントローラは、前記第１の行内の前記データのいくつかの部分を前記第１のレジスタに一度に一部分ずつ転送するように構成された前記コントローラを含み、
    前記データを前記第１のレジスタから前記第２のレジスタに転送するように構成された前記コントローラは、前記第２のレジスタが前記データの前記いくつかの部分を包含するように、前記データの各々の部分を前記第１のレジスタから前記第２のレジスタの異なるセグメントに転送するように構成された前記コントローラを含む、
    請求項７〜９のいずれか一項に記載の装置。
  11. 前記第２のレジスタから転送された前記データは、前記第２のレジスタの第１のセグメントから転送され、
    前記コントローラは、前記第２のレジスタの第２のセグメント内のデータを前記第２の区画内の前記行に転送するのと同時に及び並列して、前記第１のレジスタ内の前記データを前記第２のレジスタの前記第１のセグメントに転送するように構成され、
    前記データは、前記第２のレジスタの前記第１のセグメントから前記第２の区画内の前記行の第１の部分に転送され、前記第２のレジスタの前記第２のセグメント内の前記データは、前記第２の区画内の前記行の第２の部分に転送される、
    請求項７〜９のいずれか一項に記載の装置。
  12. 前記コントローラは、ウェアレベリングコマンドに応答して、前記データを前記第１の行から前記第１のレジスタに転送し、前記データを前記第１のレジスタから前記第２のレジスタに転送し、後続のウェアレベリングコマンドに応答して、前記データを前記第２の行から前記第１のレジスタに転送し、前記第２のレジスタ内の前記データを前記第２の区画内の前記行に転送するように構成されている、請求項７〜９のいずれか一項に記載の装置。
  13. メモリセルのアレイであって、
    メモリセルの複数の行を含む第１の区画と、
    メモリセルの複数の行を含む第２の区画と、を含む、前記メモリセルのアレイと、
    前記第１の区画及び前記第２の区画に結合されたレジスタであって、複数のセグメントを含む、前記レジスタと、
    コントローラであって、
    前記第１の区画内のメモリセルの前記複数の行のうちのメモリセルの第１の行内のデータの第１の行のそれぞれの部分を、一度に一部分ずつ前記レジスタの前記複数のセグメントのそれぞれのセグメントに転送することと、
    データの前記第１の行のそれぞれの部分を、前記レジスタのそれぞれのセグメントから前記第２の区画内のメモリセルの前記複数の行のうちのメモリセルの行のそれぞれの部分に転送することと、
    前記第１の区画内のメモリセルの前記複数の行のうちのメモリセルの第２の行内のデータの第２の行の部分を、前記第２のレジスタの前記それぞれのセグメントに転送することであって、前記第２のレジスタの前記それぞれのセグメントから、データの前記第１の行の前記それぞれの部分が、データを前記第２のレジスタの別のセグメントから前記第２の区画内のメモリセルの前記行の別のそれぞれの部分に転送するのと同時に及び並列して転送されている、前記転送することと、
    を含む、メモリ管理動作を実行するように構成された前記コントローラと、
    を備えた、装置。
  14. 前記コントローラは、
    データの前記第１の行の前記それぞれの部分を、前記レジスタの前記それぞれのセグメントから前記第２の区画内のメモリセルの前記行の前記それぞれの部分に転送するよう、第２の区画内のメモリセルの前記行を活性化し、
    データの前記第２の行の前記部分を前記第２のレジスタの前記それぞれのセグメントに転送するよう、前記第２の区画内のメモリセルの前記行が活性化されるのと同時に及び並列して、前記第１の区画内のメモリセルの前記第２の行を活性化する、
    ように構成されている、請求項１３に記載の装置。
  15. アレイであって、
    第１の区画であって、
    メモリセルのいくつかの行であって、各々の行は、いくつかの部分を含む、前記メモリセルのいくつかの行と、
    いくつかの検知素子であって、前記いくつかの検知素子のそれぞれの検知素子は、前記第１の区画の各々の行の前記いくつかの部分のそれぞれの部分に結合されている、前記いくつかの検知素子と、を含む、前記第１の区画と、
    第２の区画であって、
    メモリセルのいくつかの行であって、各々の行は、いくつかの部分を含む、前記メモリセルのいくつかの行と、
    いくつかの検知素子であって、前記いくつかの検知素子のそれぞれの検知素子は、前記第２の区画の各々の行の前記いくつかの部分のそれぞれの部分に結合されている、前記いくつかの検知素子と、を含む、前記第２の区画と、を含む前記アレイと、
    前記第１の区画の前記それぞれの検知素子に結合された第１のレジスタと、
    前記第１のレジスタに、及び前記第２の区画の前記それぞれの検知素子に結合された第２のレジスタと、
    前記アレイに結合されたコントローラであって、前記コントローラは、メモリ管理コマンドに応答して、
    前記第１の区画の各々のそれぞれの検知素子に、前記第１の区画の第１の行のそれぞれの部分からのデータのそれぞれのセグメントを検知させ、データの前記それぞれのセグメントを前記第１のレジスタに送信させ、
    前記第１のレジスタに、データの各々のそれぞれのセグメントを前記第１の行の各々のそれぞれの部分から前記第２のレジスタに送信させ、
    前記第２のレジスタに、前記第１の区画のそれぞれの検知素子が前記第１の区画の第２の行のそれぞれの部分からデータのそれぞれのセグメントを検知する間、データのそれぞれのセグメントを前記第２の区画のそれぞれの検知素子に送信させる、
    ように構成されている、前記コントローラと、
    を備えた、装置。
  16. 前記コントローラは、前記第２の区画の前記それぞれの検知素子に、前記データを前記第２の区画内の行のそれぞれの部分に送信させるように構成されている、請求項１５に記載の装置。
  17. 前記コントローラは、
    前記第１の区画の前記それぞれの検知素子に、データの前記それぞれのセグメントを前記第２の行の前記それぞれの部分から前記第１のレジスタに送信させ、
    前記第１のレジスタに、データの前記それぞれのセグメントを前記第２の行の前記それぞれの部分から前記第２のレジスタの部分に送信させ、前記第２のレジスタの前記部分から、データの前記それぞれのセグメントが、前記第１の行の別の部分からのデータの別のそれぞれのセグメントが前記第２のレジスタの別の部分から前記第２の区画の別のそれぞれの検知素子に送信される間に、前記第２の区画の前記それぞれの検知素子に送信されている、
    ように構成されている、請求項１５に記載の装置。
  18. メモリアレイの第１の区画内のメモリセルの第１の行内のデータの第１の行のそれぞれの部分を、第１のレジスタに一度に一部分ずつ転送することと、
    データの前記第１の行の各々のそれぞれの部分を、前記第１のレジスタから第２のレジスタのそれぞれのセグメントに転送することと、
    前記第１の区画内のメモリセルの第２の行の部分内のデータの第２の行の部分を前記第１のレジスタに転送するのと同時に及び並列して、データの前記第１の行のそれぞれの部分を、前記第２のレジスタのそれぞれのセグメントから前記メモリアレイの第２の区画内のメモリセルの行のそれぞれの部分に転送することと、
    を備えた、方法。
  19. 読み出しコマンドが前記第１の行をアドレス指定したことに応答して、前記第２のレジスタ内の前記データを入力／出力回路に送信することを更に備えた、請求項１８に記載の方法。
  20. データの前記第２の行の前記部分を、前記第１のレジスタから前記第２のレジスタの前記それぞれのセグメントに転送することを更に備え、前記第２のレジスタの前記それぞれのセグメントから、データの前記第１の行の前記それぞれの部分が、データの前記第１の行の前記データの別のそれぞれの部分を、前記第２のレジスタの別のセグメントから前記第２の区画内のメモリセルの前記行の別のそれぞれの部分に転送するのと同時に及び並列して転送されている、請求項１８及び１９のいずれか一項に記載の方法。
  21. データの前記第１の行の前記それぞれの部分を前記第１のレジスタに一度に一部分ずつ転送することは、データの前記第１の行の前記それぞれの部分のうちの１つのみが前記第１のレジスタに一度に存在するように、データの前記第１の行の各々のそれぞれの部分を前記第１のレジスタに転送することを含む、請求項１８及び１９のいずれか一項に記載の方法。
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