CN112236823A - 存储器管理 - Google Patents

存储器管理 Download PDF

Info

Publication number
CN112236823A
CN112236823A CN201980036489.9A CN201980036489A CN112236823A CN 112236823 A CN112236823 A CN 112236823A CN 201980036489 A CN201980036489 A CN 201980036489A CN 112236823 A CN112236823 A CN 112236823A
Authority
CN
China
Prior art keywords
row
data
register
section
controller
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201980036489.9A
Other languages
English (en)
Other versions
CN112236823B (zh
Inventor
J·D·波特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN112236823A publication Critical patent/CN112236823A/zh
Application granted granted Critical
Publication of CN112236823B publication Critical patent/CN112236823B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G11C16/3495—Circuits or methods to detect or delay wearout of nonvolatile EPROM or EEPROM memory devices, e.g. by counting numbers of erase or reprogram cycles, by using multiple memory areas serially or cyclically
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2295—Protection circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0035—Evaluating degradation, retention or wearout, e.g. by counting writing cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1036—Read-write modes for single port memories, i.e. having either a random port or a serial port using data shift registers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7211—Wear leveling
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G11C11/2255—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G11C11/2257—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2236—Copy
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2272—Latency related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Human Computer Interaction (AREA)
  • Circuits Of Receivers In General (AREA)
  • Memory System (AREA)

Abstract

一种设备具有控制器和存储器单元阵列，所述阵列包含包括多个行的第一区段和包括多个行的第二区段。所述控制器经配置以与损耗平衡相关联地：将存储在所述第一区段的第一行中的数据从所述一行转移到寄存器；当感测所述第一区段的第二行中的数据时，将所述数据从所述寄存器转移到所述第二区段的目的地行。

Description

存储器管理
技术领域
本发明大体涉及例如存储器的设备以及其操作，且更特定来说，涉及存储器管理。
背景技术
存储器装置通常经提供为计算机或其它电子装置中的内部半导体集成电路。存在包含易失性和非易失性存储器的许多不同类型存储器。易失性存储器可需要电力来维持其数据且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)等等。非易失性存储器可通过在不被供电时保存所存储的数据来提供持久数据，且可包含NAND快闪存储器、NOR快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、可擦除可编程ROM(EPROM)及电阻可变存储器(例如相变随机存取存储器(PCRAM)、电阻随机存取存储器(RRAM)、铁电随机存取存储器(FeRAM)及磁阻随机存取存储器(MRAM))等等。
存储器单元通常布置在存储器阵列中。在一些实例中，作为存储器管理过程的部分，阵列可经损耗平衡以防止阵列的部分的过度使用，此可导致所述部分发生故障。损耗平衡可通过将使用分散到阵列的各种部分(例如，使得所述部分经历类似的使用)来延长装置的使用寿命。
附图说明
图1是说明根据本发明的若干实施例的设备的框图。
图2是根据本发明的若干实施例的存储器阵列的部分以及相关联组件的框图。
图3A说明根据本发明的若干实施例的存储器阵列的部分的实例。
图3B说明根据本发明的若干实施例的存储器单元的实例。
图4A说明根据本发明的若干实施例的在阵列内转移数据期间应用到存储器阵列的信号。
图4B说明根据本发明的若干实施例的在存储器阵列内转移数据期间的数据信号和相关联控制信号。
具体实施方式
本发明涉及设备(例如非易失性存储器(例如，FeRAM、快闪存储器等))中的技术改进。例如，相比于先前方法，所公开的实施例减少执行存储器管理操作(例如，损耗平衡操作)所花费的时间。
损耗平衡可涉及将数据从存储器阵列的一个区段(例如，子阵列)中的源位置(例如，源行)转移到存储器阵列的另一区段中的目标位置(例如，目标行)且将源位置的地址映射到目标位置的地址。源行和目标行可划分为可寻址部分，且数据可一次一部分地从源行转移到目标行。
在先前方法中，所述部分可串行地一个接一个地转移。例如，以下转移序列可对每一源行的每一部分重复：激活源行；在源行被激活时感测源行的部分，在源被激活时将源行的经感测部分转移到寄存器；将源行解除激活；激活目标行；且在目标行被激活时将源行的部分从寄存器转移到目标行的部分。但是，此可为费时的，且可减缓存储器的操作，尤其对于其中损耗平衡不作为后台操作执行的实例。
本发明通过在目标行及源行被同时并行激活时感测来自源行的数据同时与之并行地将数据从寄存器转移到目标行来解决与先前方法相关联的问题。相比于先前方法，此致使存储器管理周期时间及损耗平衡时间缩短，且因此致使存储器得到改进。
在以下具体实施方式中，参考形成其部分的附图，且其中通过说明展示特定实例。在附图中，在若干视图中，类似元件符号描述大体类似的组件。可利用其它实例，且可在不脱离本发明的范围的情况下进行结构改变、逻辑改变及电气改变。因此，以下具体实施方式不应视为是限制性的，且本发明的范围仅由所附权利要求术及其等效物定义。
本文的图遵循编号惯例，其中第一位或前几位数字对应于图号且剩余数字识别图中的元件或组件。不同图之间的类似元件或组件可通过使用类似数字识别。如将了解，可添加、交换及/或消除本文的各种实施例中展示的元件以提供本发明的若干额外实施例。另外，如将了解，图中提供的元件的比例和相对尺度意在说明本发明的实施例且不应视为是限制性的。
如本文使用，“若干”某物可指代一或多个此类事物。例如，若干存储器单元可指代一或多个存储器单元。“多个”某物是指两个或更多个。如本文使用，同时执行多个动作是指动作在特定时段内至少部分重叠。如本文中使用，术语“耦合”可包含电耦合、直接耦合及/或直接连接而没有中介元件(例如，通过直接物理接触)或与中介元件间接耦合及/或连接。术语耦合可进一步包含彼此协作或相互作用(例如，以因果关系)的两个或更多个元件。
图1是说明根据本发明的若干实施例的设备(例如电子系统)的框图。电子系统包含耦合到主机103的存储器系统(例如，非易失性存储器101(例如，FeRAM、快闪存储器等))。在一些实例中，主机103可为例如在个人计算机、手持式装置、蜂窝式电话等中的计算系统的部分。
存储器101包含存储器装置102和控制器104(例如，存储器控制器)。控制器104可包含(例如)处理器。控制器104可通过连接105从主机103接收命令信号(或命令)、地址信号(或地址)及数据信号(或数据)，且可通过连接105将数据输出到主机103。
存储器装置102可包含非易失性存储器单元的存储器阵列106。存储器阵列106可包含铁电存储器阵列、交叉点存储器阵列、快闪存储器阵列(例如，NAND快闪存储器阵列)等。在一些实例中，存储器阵列106划分为区段(例如，子阵列107-1及107-2)，但可(例如)存在多于两个子阵列107。如本文中使用，存储器(例如，101)、控制器(例如104)及/或存储器阵列(例如，106)可单独视为“设备”。
存储器装置102可包含锁存通过I/O电路112在I/O连接110上提供的地址信号的地址电路108。可由行解码器114和列解码器116接收且解码地址信号以存取存储器阵列106。
存储器装置102可通过使用感测/缓冲电路感测存储器阵列列中的电压及/或电流改变而读取存储器阵列106中的数据，感测/缓冲电路在一些实例中可为读取/锁存电路120。读取/锁存电路120可读取且锁存来自存储器阵列106的数据。可包含用于通过I/O连接110与控制器104进行双向数据通信的I/O电路112。可包含用于将数据写入到存储器阵列106的写入电路122。
读取锁存电路120可包含耦合到子阵列107-1的第一寄存器。读取锁存电路120可包含耦合到子阵列107-2及第一寄存器的第二寄存器。在一些实例中，数据可在存储器管理操作(例如，损耗平衡操作)期间经由第一寄存器从子阵列107-1(例如，作为源子阵列操作)转移到第二寄存器，且保存。例如，当感测子阵列107-1中的其它数据时，数据可在后续损耗平衡操作期间从第二寄存器转移到子阵列107-2(例如，作为目的地子阵列操作)。例如，可在目的地行及源行被同时并行激活时感测来自子阵列107-1中的源行的数据同时与之并行地将数据从第二寄存器转移到子阵列107-2中的目的地行。
保存在第二寄存器中的数据可在损耗平衡操作之间执行的读取操作期间输出到I/O电路112。例如，控制器104可将子阵列107-1中的行的地址(数据已经从所述行转移到第二寄存器)映射到第二寄存器。在一些实例中，控制器104可经配置以在存储器装置102断电时(例如，响应于预期的或非预期的电力损失)将第二寄存器中的数据转移到子阵列107-2中的目的地行。
控制电路124可解码通过接口总线126从控制器104提供的信号。这些信号可包含命令，例如，来自存储器管理组件128的存储器管理命令。例如，存储器管理命令可为(例如，可包含)来自存储器管理组件128的损耗平衡组件130的损耗平衡命令。例如，存储器装置102可响应于损耗平衡命令执行本文公开的损耗平衡操作。通过控制连接126从控制器104提供的其它信号可包含芯片启用信号、写入启用信号和地址锁存信号，其用于控制对存储器阵列106的操作(包含数据读取、数据写入和数据擦除操作)。
控制电路124可(例如)包含在控制器104中。控制器104可包含其它电路、固件、软件或类似者，无论是单独的还是组合的。控制器104可为外部控制器(例如，在与存储器阵列106分离的裸片中，无论全部还是部分)或内部控制器(例如，包含在与存储器阵列106相同的裸片中)。例如，内部控制器可能是状态机或存储器定序器。在一些实例中，如果控制器104可为内部控制器，那么控制器104可为存储器装置102的部分。控制器104经配置以执行本文公开的方法，例如，损耗平衡、存储器管理和数据转移(例如，在损耗平衡期间)。
在一些实例中，存储器管理组件128包含地址转换器，例如，逻辑到物理(L2P)地址映射表132。例如，表132可将从主机103接收的逻辑地址映射到存储器阵列106内的存储器单元的群组(例如，行)的位置的物理地址。在一些实例中，当在损耗平衡期间来自子阵列107-1中的行的数据转移到子阵列107-2中的行时，子阵列107-1中的行的逻辑地址可映射到子阵列107-2中的行。例如，响应于在损耗平衡操作期间将数据从子阵列107-1中的行转移到寄存器(例如，保存寄存器)，可所述行的逻辑地址可映射到寄存器，所述寄存器可为读取/锁存电路120的部分。如本文中使用，术语“行”可指代存储器单元群组共同耦合到的存取线(例如，选择线或字线)及/或指代单元群组自身(例如，“一行单元”)。
图2是根据本发明的若干实施例的存储器阵列(例如存储器阵列106)的部分以及相关联组件的框图。图2包含可为存储器阵列106的子阵列的子阵列207-1及子阵列207-2。例如，在实例损耗平衡操作期间子阵列201-1可充当源子阵列且子阵列201-2充当目标子阵列。行解码器214-1耦合到区段207-1的存储器单元的行235-1,1到235-1,N，且行解码器214-2耦合到区段207-2的存储器单元的行235-2,1到235-2,N。行解码器214-1和214-2可包含在(例如)行解码器114中。在实例损耗平衡操作期间，行235-1,1到235-1,N可为源行，且行235-2,1到235-2,N可为目标行。
子阵列207-1及207-2中的行包含对应于可称为列的可寻址片段的若干可寻址部分。例如，行235-1,1到235-1,N中的每一者的相应部分可对应于相应片段(例如，列236-1,1到236-1,M)，且行235-2,1到235-2,N中的每一者的相应部分可对应于相应片段(例如，列236-2,1到236-2,M)。列236-1,1到236-1,M可各自具有不同地址，且列236-2,1到236-2,M可各自具有不同地址。列236-1,1到236-1,M耦合到列解码器216-1，且列236-2,1到236-2,M耦合到列解码器216-2。列解码器216-1和216-2可包含在(例如)列解码器116中。
列236-1,1到236-1,M中的每一者包含存储器单元的子列237-1,1到237-1,K，且列236-2,1到236-2,M中的每一者包含存储器单元的子列237-2,1到237-2,K。存储器单元可定位在(例如)行和子列的每一交叉点处。列236-1,1到236-1,M分别耦合到(例如，数字)感测组件239-1,1到239-1,M，且列236-2,1到236-2,M分别耦合到感测组件239-2,1到239-2,M。例如，感测组件239-1,1到239-1,M中的每一者可包含耦合到子列237-1,1到237-1-M的相应子列的相应(例如，数字)感测放大器(未在图2中展示)，且感测组件239-2,1到239-2,M中的每一者可包含耦合到子列237-2,1到237-2-M的相应子列的相应(例如，数字)感测放大器(未在图2中展示)。
线组242-1到242-M分别将感测组件239-1,1到239-1,M耦合到多路复用器244的输入。例如，每一组线242中的线分别耦合到分别耦合到子列237-1,1到237-1-M的感测放大器。因而，线组242-1到242-M分别将列236-1,1到236-1,M耦合到多路复用器244。多路复用器244的输出耦合到(例如，非易失性)寄存器246(例如，数据感测组件)的输入。例如，多路复用器244经配置以选择性地将列236-1,1到236-1,M个别耦合到寄存器246，使得每次列236-1,1到236-1,M中的一者耦合到寄存器246。因而，多路复用器244经配置以将对应于相应列236-1,1到236-1,M的子阵列207-1的选定行的相应部分选择性地个别耦合到寄存器246。
寄存器246的输出耦合到多路复用器248的输入。多路复用器248耦合到(例如非易失性)寄存器209，其可用作保存寄存器。例如，读取/锁存电路120可包含寄存器209，使得寄存器209可耦合到I/O寄存器112。寄存器209可包含片段249-1到240-M。在一些实例中，片段249-1到249-M可称为寄存器249-1到249-M。
多路复用器248经配置以一次一个地将寄存器246选择性地耦合到片段249-1到249-M。例如，片段249-1到249-M分别保存在寄存器246处个别地从对应于相应列236-1,1到236-1,M的子阵列207-1的选定行的相应部分个别地接收的数据。注意，寄存器246的数据宽度可与列236-1,1到236-1,M中的每一者的数据宽度相同，且片段249-1到249-M中的每一者的数据宽度可与列236-1,1到236-1,M中的每一者的数据宽度相同。寄存器209可具有与子阵列207-1或207-2中的任一者中的行235相同的数据宽度，且可保持一行数据。例如，寄存器246及片段249-1到249-M中的每一者可具有与(例如)对应于列236中的一者的行235的部分相同的数据宽度。
片段249-1到249-M通过线组250-1到250-M分别耦合到感测组件239-2,1到239-2,M。例如，片段249-1到249-M分别耦合到列236-2,1到236-2,M且因此耦合到对应于列236-2,1到236-2,M的行235-2的部分。
在操作中，可响应于来自寻址行235-1,1的损耗平衡组件132的损耗平衡命令选择(例如，打开)行235-1,1。例如，可激活(例如，激发)行235-1,1。数据可经由多路复用器244从对应于相应列236-1,1到263-1,M的行235-1,1的相应部分一次一部分地转移到寄存器246。接着，数据的相应部分可经由多路复用器248转移到片段249-1到249-M且保存。
行235-1,2及235-2,1可响应于来自寻址行235-1,2的损耗平衡组件132的后续损耗平衡命令同时(例如并行)激活，且在来自片段249-1的数据转移到对应于列236-2,1的行235-2,1的部分时，对应于列236-1,1的行235-1,2的部分中的数据可经由多路复用器244转移到寄存器246。当来自片段249-2的数据转移到对应于列236-2,2的行235-2,1的部分时，可接着讲寄存器246中的数据转移到片段249-1。
在一些实施例中，当对应于列236-1,1的行235-1,2的部分中的数据由感测组件239-1,1感测时，可将来自片段249-1的数据转移到对应于列236-2,1的行235-2,1的部分。在其它实例中，行235-2,1可在感测行235-1,2的部分中的数据时预先充电。例如，对行预先充电可在激活所述行之前(例如，在将前一行解除激活之后)执行以使所述行准备好激活。
图3A说明根据本发明的若干实施例的存储器阵列的部分的实例。例如，图3A中展示的阵列部分可为铁电存储器单元352的阵列的子阵列307的列336。子阵列307可为例如子阵列207-1及子阵列207-2的子阵列，且列336可为例如图2中展示的列236的列。列336耦合到感测组件339，感测组件339可类似于图2中展示的感测组件239。
列336包含可编程以存储不同状态的存储器单元352。存储器单元352可包含存储代表可编程状态的电荷的电容器。例如，带电及不带电电容器可分别表示两个逻辑状态(例如，逻辑一“1”或逻辑零“0”)。在一些实例中，存储器单元352包含具有铁电材料的电容器。例如，铁电材料可具有自发电极化(例如，其可在没有电场的情况下具有非零极化)。铁电电容器的不同电荷电平可表示(例如)不同逻辑状态。
存储器单元352耦合到相应存取线(例如，存取线335-1到335-N中的相应一者)及相应数据(例如，数字)线(例如，数据线337-1到337-K中的一者)。例如，存储器单元352可在存取线335与数据线337之间耦合。在一些实例中，存取线335也可称为字线，且数据线337也可称为位线。
共同耦合到存取线335-1到335-N的存储器单元形成相应行335-1到335-N的部分(例如，行235-1,1到235-1,N)。
共同耦合到数据线337的存储器单元可称为存储器单元的子列。共同耦合到数据线337-1到337-K的存储器单元分别形成子列337-1到337-K。例如，子列237-1,1到237-1,K可分别配置为子列337-1到337-K，且子列237-2,1到237-2,K可分别配置为子列337-1到337-K。例如，数据线337-1到337-K可耦合到列解码器，例如，列解码器216-1或列解码器216-2。在一些实施例中，子列337-1到337-K形成列，例如图2中的列236。例如，列可定义为若干共同寻址的数据线。
感测组件339包含分别耦合到数据线337-1到337-K和子列337-1到337-K的感测放大器360-1到360-K。可通过激活行335-1(例如，通过向对应存取线施加电压)而从行的部分(例如，行335-1的部分)中的存储器单元352感测数据。行的部分中的存储器单元中的数据可通过感测放大器360-1到360-K感测，且因此通过感测组件339感测。感测到的数据可响应于用来自控制电路(例如控制电路124)的控制信号激活(例如，激发)感测放大器360-1到360-K(例如，感测组件339)而经由多路复用器248从感测放大器360-1到360-K发送到寄存器246。
为了将数据写入到行335-1的部分，可将数据可从寄存器(例如，寄存器209)的对应片段发送到感测放大器360-1到360-K。感测放大器360-1到360-K中的数据可通过激活对应存取线而写入到行335-1的部分。
图3B说明根据本发明的若干实施例的包含铁电存储器单元352的实例电路365。电路365也包含存取线335及数据线337。存储器单元352可包含逻辑存储组件(例如，电容器367)，其可具有第一极板(例如，单元极板369)及第二极板(例如单元底部370)。单元极板369及单元底部370通过定位在其之间的铁电材料371而电容式耦合。单元极板369及单元底部370的定向可在不改变存储器单元352的操作的情况下颠倒。
电路365可包含选择装置372(例如，选择晶体管)。例如，选择装置372的控制栅极373可耦合到存取线335。在图3B的实例中，单元极板369可经由极板线374存取，且单元底部370可经由数据线337存取。例如，选择装置372可经配置以响应于存取线335激活选择装置372而将数据线337选择性地耦合到单元底部370。例如，当将选择装置372解除激活时，电容器367可与数据线337电隔离，且当激活选择装置372时，电容器367可电耦合到数据线337。激活选择装置372可(例如)称为选择存储器单元352。如先前描述，各种状态可通过对电容器367进行充电或放电来存储。
存储器单元352可经编程使得电容器367处于正极化状态(例如，对应于“0”)或负极化状态(例如，对应于“1”)。存储器单元352可通过施加电压(例如，正电压(例如，电源电压Vdd))到极板线374及因此单元极板369同时施加激活电压到存取线337以激活选择装置372，借此将单元底部370耦合到可浮动的数据线337而感测。感测放大器(例如，感测放大器360)可比较数据线337上的所得电压与参考电压。例如，如果数据线上的电压大于参考电压，那么电容器367处于负极化状态中，且可从感测放大器发送对应“1”。例如，如果数据线上的电压小于参考电压，那么电容器367处于负极化状态中，且可从感测放大器发送对应“0”。然而，读取过程可覆写存储器单元352，从而摧毁其原始数据。因而，存储器单元352可需要在可类似于刷新DRAM单元的回写过程中重写。
例如，为了将“0”写入到存储器单元352，极板线374及因此单元极板369可接地，同时施加激活电压到存取线337以激活选择装置372以将施加到数据线337的正电压耦合到单元底部370。例如，为了将“1”写入到存储器单元352，可施加正电压到极板线374及因此单元极板369，同时施加激活电压到存取线337以激活选择装置372以将接地的数据线337及因此接地耦合到单元底部370。或者，例如，为了将“1”写入到存储器单元352，可使极板线374及因此单元极板369接地，同时施加激活电压到存取线337以激活选择装置372以将施加到数据线337的负电压耦合到单元底部370。
在一些实例中，可如先前描述那样读取存储器单元的行的部分，意味着存储在所述部分中的原始数据可能被摧毁且可需要重写。例如，如先前描述，在行被激活(例如，行呈高态)时，可感测行且可将“1”回写到行。例如，行可呈高态达时间tRAS。随后，如先前描述，“0’”可回写到先前为“0”的行中的任何存储器单元。可对行进行预充电，且在回写到行之前在撤销选择先前行与选择行之间可存在延迟。延迟时间和预充电时间的和可称为tRP。在一些实施例中，时间tMM可为tRAS及tRP的和，且可类似于DRAM的刷新时间。
图4A说明根据本发明的若干实施例的在阵列内转移数据期间应用到存储器阵列的信号。图4B说明根据本发明的若干实施例的在阵列内转移数据期间的数据信号和相关联控制信号。例如，图4A和4B说明(例如)在存储器管理操作期间响应于存储器管理(例如，损耗平衡)命令执行的损耗平衡操作期间的从子阵列207-1的行235-1,2到寄存器209和从寄存器209到子阵列201-2的行235-2,1的同时数据转移。例如，数据并行地从子阵列207-1的行235-1,2转移到寄存器209且从寄存器209转移到子阵列201-2的行235-2,1。例如，从寄存器209转移到行235-2,1的数据可能先前已在先前损耗平衡操作期间响应于先前损耗平衡命令从子阵列207-1的行235-1,2转移到寄存器209。
图4A的实例中的上部图与例如在时间tRAS期间从行235-1,2到寄存器209的数据转移相关联，且图4A的实例中的下部图与例如在时间tRP期间从寄存器209到行235-2,1的数据转移相关联。
图4A中的上部图与感测来自行235-1,2的数据相关联，例如先前描述。例如，行235-1,2中的数据在感测期间可能被摧毁。图4A中的下部图与将数据从寄存器209写入到行235-2,1相关联，且可类似于先前描述的“1”和“0”的回写。例如，将数据写入到行235-2,1，而不是将数据回写到行235-1,2。在先前方法中，与上部图相关联的感测及与下部图相关联的回写串行循序执行。例如，tRAS及tRP串行循序运行，使得时间tMM是tRAS及tRP的和。但是，在图4A中，并行地同时执行感测及回写，借此减少tMM。例如，可在图4A中同时运行tRAS及tRP。
例如，回写可包含施加写入电压478到列236-2,1到236-2,M的子列237-2,1到237-2,K的子列以写入逻辑1。例如，回写可包含施加写入电压479(例如，约零伏)到列236-2,1到236-2,M的子列237-2,1到237-2,K的子列以写入逻辑0。施加到行235-2,1的信号470的电压增加(例如，从零伏)到电压电平471以在施加写入电压478及/或479时激活行235-2,1。虽然电压478及479分别描述为写入逻辑1及逻辑0，但电压478及479可在其它实例中分别写入逻辑0及逻辑1。
当行235-2,1被激活时，施加到列236-1,1到236-1,M中的每一者的子列237-1,1到237-1,K的感测电压信号472可增加到电压电平473。当行235-2,1被激活且电压信号472在电压电平473时，施加到行235-1,2的信号474的电压增加(例如，从零伏)到电压电平475以激活行235-1,2，使得行235-1,2和235-2,1并行地同时在作用中。响应于激活行235-1,2，电压信号472的电压达到大于参考电压VREF的电压电平476以(例如)感测逻辑1且将逻辑1存储在寄存器209中及/或达到小于参考电压VREF的电压电平477以(例如)感测逻辑0且将逻辑0存储在寄存器209中。虽然电压电平476及477分别描述为对应于逻辑1及逻辑0，但电压电平476及477可在其它实例中分别对应于逻辑0及逻辑1。
图4B中的控制信号480可施加到感测组件239-2,1到239-2,M，且数据信号481对应于在行235-2,1激活时将数据从寄存器209转移到行235-2,1。例如，分别在寄存器209的片段249-1到249-M中的数据行的数据D1到DM可分别响应于控制信号481的激活脉冲482-1到482-M分别转移到感测组件239-2,1到239-2,M。例如，激活脉冲482-1到482-M可分别激活感测组件239-2,1到239-2,M。数据D1到DM可分别从感测组件239-2,1到239-2,M分别转移到分别对应于列236-2,1到236-2,M的行235-2,1的部分。
图4B中的控制信号483可施加到感测组件239-1,1到239-1,M，且数据信号484对应于在行235-1,2激活时经由寄存器246将数据从行235-1,2转移到寄存器209。例如，分别对应于列236-1,1到236-1,M的数据行的数据A1到AM可分别响应于控制信号483的激活脉冲485-1到485-M分别转移到感测组件239-1,1到239-1,M。例如，激活脉冲485-1到485-M可分别激活感测组件239-1,1到239-1,M。
在一些实例中，响应于激活行235-2,1将数据D1从片段249-1转移到对应于列236-2,1的行235-2,1的部分。接着，当行235-2,1保持激活时且当数据A1响应于激活行235-1,2从对应于列236-1,1的行235-1,2的部分转移到片段249-1时，将数据D2从片段249-2转移到对应于列236-2,2的行235-2,1的部分。
与将数据A1到数据AM-1从行235-1,2转移到寄存器209同时地将数据D2到数据DM从寄存器209分别转移到行235-2,1可继续直到转移数据DM。接着，将数据AM转移到片段249-M，使得片段249-1到249-M分别含有分别来自分别对应于列236-1,1到236-1,M的行235-1,2的部分的数据A1到数据AM。在一些实例中，当行235-2,1及235-1,2同时激活时且当数据从片段249发送到行235-2,1时，数据A1到数据AM-1中的每一者可响应于相应激活脉冲485通过相应感测组件239-1感测，发送到寄存器246且从寄存器246发送到相应片段249。控制器104也可经配置以当数据A1到数据AM从行235-1,2转移到寄存器209时(例如当数据A1到数据AM例如从寄存器246转移到寄存器209时)使用错误校正码(ECC)对数据A1到数据AM执行错误校正操作。
虽然本文中已说明和描述了特定实例，但所属领域的一般技术人员应了解，经计算以实现相同结果的布置可替换所展示的特定实施例。本发明期望涵盖本发明的一或多个实施例的适应或变化。应理解，以上描述已以说明性方式而非限制性方式进行。本发明的一或多个实例的范围应参考所附权利要求书以及此类权利要求书所授权的等效物的整个范围来确定。

Claims (21)

1.一种设备，其包括：
存储器单元阵列，其包括：
第一区段，其包括多个行；及
第二区段，其包括多个行；及
控制器，其经配置以与损耗平衡相关联地：
将存储在所述第一区段的第一行中的数据从所述第一行转移到寄存器；及
当感测所述第一区段的第二行中的数据时，将所述数据从所述寄存器转移到所述第二区段的目的地行。
2.根据权利要求1所述的设备，其中所述控制器经配置以并行地同时激活所述第二行及所述目的地行以在感测所述第二行中的所述数据时将所述数据从所述寄存器转移到目的地行。
3.根据权利要求1所述的设备，其中当感测所述第二行中的所述数据时，所述第二行中的所述数据被毁坏。
4.根据权利要求1到3中任一权利要求所述的设备，其中所述控制器经配置以将所述数据从所述第一行转移到所述寄存器包括所述控制器经配置以将所述数据的若干部分的相应部分从所述第一行转移到所述寄存器的相应区段。
5.根据权利要求1到3中任一权利要求所述的设备，其中所述控制器经配置以将所述数据从所述寄存器转移到所述第二区段中的所述目的地行包括所述控制器经配置以将所述数据的部分从所述寄存器的相应区段转移到所述第二区段中的所述行的相应部分。
6.根据权利要求1到3中任一权利要求所述的设备，其中所述控制器经配置以当感测所述第一区段的所述第二行中的数据时将所述数据从所述寄存器转移到所述第二区段中的所述目的地行包括所述控制器经配置以当感测所述第二行中的所述数据时将所述数据从所述寄存器转移到耦合到所述第二区段中的所述目的地行的感测放大器。
7.一种设备，其包括：
存储器单元阵列，其包括：
第一区段，其包括多个行；及
第二区段，其包括多个行；及
控制器，其经配置以：
将所述第一区段的第一行中的数据从所述第一行转移到第一寄存器；
将所述数据从所述第一寄存器转移到第二寄存器；及
与将所述第二寄存器中的所述数据从所述第二寄存器转移到所述第二区段中的行同时且并行地将所述第一区段的第二行中的数据从所述第二行转移到所述第一寄存器。
8.根据权利要求7所述的设备，其中所述控制器经配置以与感测所述第二行中的所述数据同时且并行地对所述第二区段中的所述行进行预充电。
9.根据权利要求7所述的设备，其中所述控制器经配置以在将所述数据发送到所述第二寄存器之前使用错误校正码校正来自所述第一寄存器的所述数据。
10.根据权利要求7到9中任一权利要求所述的设备，其中所述控制器经配置以
将所述第一行中的所述数据从所述第一行转移到所述第一寄存器包括所述控制器经配置以将所述第一行中的所述数据的若干部分一次一部分地转移到所述第一寄存器；及
将所述数据从所述第一寄存器转移到所述第二寄存器包括所述控制器经配置以将所述数据的每一部分从所述第一寄存器转移到所述第二寄存器的不同区段，使得所述第二寄存器含有所述数据的所述若干部分。
11.根据权利要求7到9中任一权利要求所述的设备，其中
从所述第二寄存器转移的所述数据从所述第二寄存器的第一区段转移；
所述控制器经配置以与将所述第二寄存器的第二区段中的数据转移到所述第二区段中的所述行同时且并行地进行将所述第一寄存器中的所述数据转移到所述第二寄存器的所述第一区段；及
所述数据从所述第二寄存器的所述第一区段转移到所述第二区段中的所述行的第一部分，且所述第二寄存器的所述第二区段中的所述数据转移到所述第二区段中的所述行的第二部分。
12.根据权利要求7到9中任一权利要求所述的设备，其中所述控制器经配置以响应于损耗平衡命令将所述数据从所述第一行转移到所述第一寄存器且将所述数据从所述第一寄存器转移到所述第二寄存器，且响应于后续损耗平衡命令将所述数据从所述第二行转移到所述第一寄存器且将所述第二寄存器中的所述数据转移到所述第二区段中的所述行。
13.一种设备，其包括：
存储器单元阵列，其包括：
第一区段，其包括多个存储器单元行；及
第二区段，其包括多个存储器单元行；及
寄存器，其耦合到所述第一区段及所述第二区段，所述寄存器包括多个区段；及
控制器，其经配置以执行存储器管理操作，所述存储器管理操作包括：
将所述第一区段中的所述多个存储器单元行的存储器单元的第一行中的第一行数据的相应部分一次一部分地转移到所述寄存器的所述多个区段的相应区段；
将所述第一行数据的相应部分从所述寄存器的相应区段转移到所述第二区段中的所述多个存储器单元行的存储器单元的行的相应部分；及
将所述第一区段中的所述多个存储器单元行的第二存储器单元行中的数据的第二行的部分转移到所述第二寄存器的所述相应区段，从所述相应区段转移所述第一行数据的所述相应部分，这与将数据从所述第二寄存器的另一区段转移到所述第二区段中的所述存储器单元行的另一相应部分同时且并行地进行。
14.根据权利要求13所述的设备，其中所述控制器经配置以：
激活第二区段中的所述存储器单元行以将所述第一行数据的所述相应部分从所述寄存器的所述相应区段转移到所述第二区段中的存储器单元的所述行的所述相应部分；及
与激活第二区段中的所述存储器单元行同时且并行地激活所述第一区段中的所述第二存储器单元行，以将所述第二行数据的所述部分转移到所述第二寄存器的所述相应区段。
15.一种设备，其包括：
阵列，其包括：
第一区段，其包括：
若干存储器单元行，每一行具有若干部分；及
若干感测组件，其中所述若干感测组件的相应感测组件耦合到所述第一区段的每一行的所述若干部分的相应部分；及
第二区段，其包括：
若干存储器单元行，每一行具有若干部分；及
若干感测组件，其中所述若干感测组件的相应感测组件耦合到所述第二区段的每一行的所述若干部分的相应部分；
第一寄存器，其耦合到所述第一区段的所述相应感测组件；
第二寄存器，其耦合到所述第一寄存器及所述第二区段的所述相应感测组件；及
控制器，其耦合到所述阵列，所述控制器经配置以响应于存储器管理命令使：
所述第一区段的每一相应感测组件感测来自所述第一区段的第一行的相应部分的相应数据区段且将所述相应数据区段发送到所述第一寄存器；
所述第一寄存器将每一相应数据区段从所述第一行的每一相应部分发送到所述第二寄存器；及
所述第二寄存器在所述第一区段的相应感测组件感测来自所述第一区段的第二行的相应部分的相应数据区段时将相应数据区段发送到所述第二区段的相应感测组件。
16.根据权利要求15所述的设备，其中所述控制器经配置以使所述第二区段的所述相应感测组件将所述数据发送到所述第二区段中的行的相应部分。
17.根据权利要求15所述的设备，其中所述控制器经配置以致使：
所述第一区段的所述相应感测组件将所述相应数据区段从所述第二行的所述相应部分发送到所述第一寄存器；及
所述第一寄存器将所述相应数据区段从所述第二行的所述相应部分发送到所述第二寄存器的部分，所述相应数据区段从所述第二寄存器的所述部分发送到所述第二区段的所述相应感测组件，同时将来自所述第一行的另一部分的另一相应数据区段从所述第二寄存器的另一部分发送到所述第二区段的另一相应感测组件。
18.一种方法，其包括：
将存储器阵列的第一区段中的存储器单元的第一行中的第一行数据的相应部分一次一部分地转移到第一寄存器；
将所述第一行数据的每一相应部分从所述第一寄存器转移到第二寄存器的相应区段；及
与将所述第一区段中的第二存储器单元行的部分中的第二行数据的部分转移到所述第一寄存器同时且并行地将所述第一行数据的相应部分从所述第二寄存器的相应区段转移到所述存储器阵列的第二区段中的存储器单元行的相应部分。
19.根据权利要求18所述的方法，其进一步包括响应于寻址所述第一行的读取命令将所述第二寄存器中的所述数据发送到输入/输出电路。
20.根据权利要求18及19中任一权利要求所述的方法，其进一步包括将所述第二行数据的所述部分从所述第一寄存器转移到所述第二寄存器的所述相应区段，从所述第二寄存器的所述相应区段转移所述第一行数据的所述相应部分，这与将所述第一行数据的所述数据的另一相应部分从所述第二寄存器的另一区段转移到所述第二区段中的所述存储器单元行的另一相应部分同时且并行地进行。
21.根据权利要求18及19中任一权利要求所述的方法，其中将所述第一行数据的所述相应部分一次一部分地转移到所述第一寄存器包括将所述第一行数据的每一相应部分转移到所述第一寄存器，使得在所述第一寄存器中一次仅存在所述第一行数据的所述相应部分中的一者。
CN201980036489.9A 2018-05-30 2019-04-01 存储器管理 Active CN112236823B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/992,972 US10636459B2 (en) 2018-05-30 2018-05-30 Wear leveling
US15/992,972 2018-05-30
PCT/US2019/025134 WO2019231554A1 (en) 2018-05-30 2019-04-01 Memory management

Publications (2)

Publication Number Publication Date
CN112236823A true CN112236823A (zh) 2021-01-15
CN112236823B CN112236823B (zh) 2022-07-15

Family

ID=68693862

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980036489.9A Active CN112236823B (zh) 2018-05-30 2019-04-01 存储器管理

Country Status (6)

Country Link
US (3) US10636459B2 (zh)
EP (1) EP3803875B1 (zh)
JP (1) JP2021526265A (zh)
KR (1) KR102447262B1 (zh)
CN (1) CN112236823B (zh)
WO (1) WO2019231554A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10636459B2 (en) 2018-05-30 2020-04-28 Micron Technology, Inc. Wear leveling
US11747992B2 (en) * 2020-07-10 2023-09-05 Micron Technology, Inc. Memory wear management

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5144584A (en) * 1989-12-04 1992-09-01 Nec Corporation Semiconductor memory device
US5508968A (en) * 1994-08-12 1996-04-16 International Business Machines Corporation Dynamic random access memory persistent page implemented as processor register sets
CN101681672A (zh) * 2007-05-24 2010-03-24 美光科技公司 具有本地列选择线的存储器架构
CN103703515A (zh) * 2011-07-27 2014-04-02 美光科技公司 从存储器阵列确定及转移数据
CN103946819A (zh) * 2011-09-30 2014-07-23 英特尔公司 用于非易失性系统存储器的统计耗损均衡
CN105612582A (zh) * 2013-08-30 2016-05-25 美光科技公司 可独立寻址的存储器阵列地址空间
CN107430874A (zh) * 2015-03-12 2017-12-01 美光科技公司 用于数据移动的设备及方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6266273B1 (en) * 2000-08-21 2001-07-24 Sandisk Corporation Method and structure for reliable data copy operation for non-volatile memories
JP2006127460A (ja) 2004-06-09 2006-05-18 Renesas Technology Corp 半導体装置、半導体信号処理装置、およびクロスバースイッチ
KR100764749B1 (ko) * 2006-10-03 2007-10-08 삼성전자주식회사 멀티-칩 패키지 플래시 메모리 장치 및 그것의 카피 백방법
JP4569554B2 (ja) 2006-10-31 2010-10-27 Ｔｄｋ株式会社 メモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム、並びにフラッシュメモリの制御方法
KR100816053B1 (ko) * 2006-11-21 2008-03-21 엠텍비젼 주식회사 셀프 카피 기능을 가지는 메모리 장치, 메모리 시스템 및듀얼 포트 메모리 장치
US7817470B2 (en) * 2006-11-27 2010-10-19 Mosaid Technologies Incorporated Non-volatile memory serial core architecture
JP2008257773A (ja) 2007-04-02 2008-10-23 Toshiba Corp 不揮発性半導体記憶装置、不揮発性半導体記憶装置の制御方法、不揮発性半導体記憶システム、及びメモリカード
JP5032371B2 (ja) 2008-03-01 2012-09-26 株式会社東芝 メモリシステム
US8493783B2 (en) 2008-03-18 2013-07-23 Apple Inc. Memory device readout using multiple sense times
JP4910064B2 (ja) 2010-08-31 2012-04-04 株式会社東芝 記憶制御装置、記憶装置、及びデータ移動制御方法
US8819328B2 (en) * 2010-12-30 2014-08-26 Sandisk Technologies Inc. Controller and method for performing background operations
KR102094334B1 (ko) * 2013-03-15 2020-03-27 삼성전자주식회사 비휘발성 멀티-레벨 셀 메모리 시스템 및 상기 시스템에서의 적응적 데이터 백업 방법
US20150095551A1 (en) * 2013-09-30 2015-04-02 Micron Technology, Inc. Volatile memory architecutre in non-volatile memory devices and related controllers
US9875039B2 (en) 2014-09-30 2018-01-23 Sandisk Technologies Llc Method and apparatus for wear-leveling non-volatile memory
US9875064B2 (en) 2015-03-11 2018-01-23 Toshiba Memory Corporation Storage system architecture for improved data management
TWI648737B (zh) * 2015-11-19 2019-01-21 鈺創科技股份有限公司 能夠快速寫入資料的記憶體電路
KR102438988B1 (ko) 2016-04-07 2022-09-02 삼성전자주식회사 랜덤화 연산을 수행하는 불휘발성 메모리 장치
US10082964B2 (en) 2016-04-27 2018-09-25 Micron Technology, Inc Data caching for ferroelectric memory
US10636459B2 (en) * 2018-05-30 2020-04-28 Micron Technology, Inc. Wear leveling

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5144584A (en) * 1989-12-04 1992-09-01 Nec Corporation Semiconductor memory device
US5508968A (en) * 1994-08-12 1996-04-16 International Business Machines Corporation Dynamic random access memory persistent page implemented as processor register sets
CN101681672A (zh) * 2007-05-24 2010-03-24 美光科技公司 具有本地列选择线的存储器架构
CN103703515A (zh) * 2011-07-27 2014-04-02 美光科技公司 从存储器阵列确定及转移数据
CN103946819A (zh) * 2011-09-30 2014-07-23 英特尔公司 用于非易失性系统存储器的统计耗损均衡
CN105612582A (zh) * 2013-08-30 2016-05-25 美光科技公司 可独立寻址的存储器阵列地址空间
CN107430874A (zh) * 2015-03-12 2017-12-01 美光科技公司 用于数据移动的设备及方法

Also Published As

Publication number Publication date
KR102447262B1 (ko) 2022-09-26
KR20210003305A (ko) 2021-01-11
WO2019231554A1 (en) 2019-12-05
JP2021526265A (ja) 2021-09-30
EP3803875A1 (en) 2021-04-14
US10636459B2 (en) 2020-04-28
US11646065B2 (en) 2023-05-09
US11056157B2 (en) 2021-07-06
US20200251154A1 (en) 2020-08-06
US20210335399A1 (en) 2021-10-28
US20190369881A1 (en) 2019-12-05
CN112236823B (zh) 2022-07-15
EP3803875A4 (en) 2022-03-09
EP3803875B1 (en) 2024-07-24

Similar Documents

Publication Publication Date Title
US11145370B2 (en) Apparatuses and methods for segmented SGS lines
US10741259B2 (en) Apparatuses and methods using dummy cells programmed to different states
WO2019027727A1 (en) LEVEL OF WEAR
US11646065B2 (en) Wear leveling
US11474740B2 (en) Memory system and memory controller
US20230161493A1 (en) Extended super memory blocks in memory systems
US11211129B2 (en) Nonconsecutive sensing of multilevel memory cells
US11935585B2 (en) Pseudo multi-plane read methods and apparatus for non-volatile memory devices
US12087390B2 (en) Storage device based on daisy chain topology
US20230006673A1 (en) Memory system and memory controller
US20240127898A1 (en) Memory device and method of operating the memory device
CN116343869A (zh) 存储器装置中的多层级单元和多子块编程

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant