CN115731987A - 半导体装置 - Google Patents

Abstract

一种半导体装置包括：信息更新控制电路，其被配置为生成用于自读取操作的自读取脉冲、用于自写入操作的自写入脉冲、以及当执行激活操作时在信息更新时段期间被激活的信息更新时段信号；以及列控制电路，其被配置为接收所述自读取脉冲和所述自写入脉冲，当基于自读取脉冲执行自读取操作或者根据读取脉冲执行读取操作时生成用于输出存储在核心电路中的数据或选择信息数据来读取列选通脉冲，以及当基于自写入脉冲执行自写入操作或者根据写入脉冲执行写入操作时，生成用于将数据或选择信息数据存储在核心电路中的写入列选通脉冲。

Description

半导体装置

相关申请的交叉引用

本申请要求于2021年9月1日提交的美国临时申请序列号63/239,930和于2022年3月7日提交的韩国专利申请第10-2022-0029019号的优先权，二者通过引用整体并入本文。

技术领域

本公开的实施例涉及用于存储关于字线被选择的次数的信息的半导体装置。

背景技术

在存储半导体装置之中，DRAM具有存储单元中存储的信息随时间消失的现象，这与静态随机存取存储器(SRAM)或闪存不同。为了防止这种现象，在规则时段从外部执行重写存储在单元中的信息的操作，并且这一系列操作称为刷新。刷新以这样一种方式来执行，即在存储体中每个单元的保留时间内通过激活字线至少一次来感测和放大数据。这里，保留时间是指在单元中写入一些数据之后，可以在单元中保持数据而不刷新的时间。

发明内容

本公开的实施例可以提供一种半导体装置，其包括：信息更新控制电路，其被配置为生成用于自读取操作的自读取脉冲、用于自写入操作的自写入脉冲、以及在执行激活操作时在信息更新时段期间被激活的信息更新时段信号；以及列控制电路，其被配置为：当根据自读取脉冲执行自读取操作时或者当根据读取脉冲执行读取操作时，生成用于输出存储在核心电路中的数据或选择信息数据的读取列选通脉冲，以及当根据自写入脉冲执行自写入操作时或者当根据写入脉冲执行写入操作时，生成用于将数据或选择信息数据存储在核心电路中的写入列选通脉冲。

此外，本公开的另一个实施例可以提供一种半导体装置，其包括：核心电路，其包括连接到字线的第一单元块和第二单元块，列控制电路，其被配置为：当基于激活脉冲执行自读取操作时或者当根据读取脉冲执行读取操作时，生成用于输出存储在核心电路中的数据或选择信息数据的读取列选通脉冲，以及当基于激活脉冲执行自写入操作时或者当根据写入脉冲执行写入操作时，生成用于将数据或选择信息数据存储在核心电路中的写入列选通脉冲；以及列解码器，其被配置为基于所述读取列选通脉冲、所述写入列选通脉冲和所述信息更新时段信号来生成第一列选择信号和第二列选择信号中的一个，第一列选择信号用于选择连接到第一单元块的至少一个第一位线，第二列选择信号生成用于选择连接到第二单元块的至少一个第二位线。

此外，本公开的另外的实施例可以提供一种半导体装置，其包括：信息更新控制电路，其被配置为基于在从激活脉冲被生成的时间点起经过预设时段的时间点处生成的自操作脉冲，生成用于自读取操作的自读取脉冲、用于自写入操作的自写入脉冲、以及在信息更新时段期间被激活的信息更新时段信号；以及列控制电路，其被配置为：接收自读取脉冲和自写入脉冲，当基于自读取脉冲执行自读取操作时或者当根据读取脉冲执行读取操作时，生成用于输出存储在核心电路中的数据或选择信息数据的读取列选通脉冲，以及当基于自写入脉冲执行自写入操作或当根据写入脉冲执行写入操作时，生成用于将数据或选择信息数据存储在核心电路中的写入列选通脉冲。

附图说明

图1是示出根据本公开的实施例的半导体装置的配置的框图。

图2是示出根据本公开的实施例的信息更新控制电路的配置的框图。

图3是示出本公开的实施例的命令脉冲延迟电路的配置的电路图。

图4是示出根据本公开的另外的实施例的命令脉冲延迟电路的配置的电路图。

图5是示出根据本公开的实施例的地址延迟电路的配置的框图。

图6是示出根据本公开的另外的实施例的地址延迟电路的配置的框图。

图7是示出根据本公开的实施例的信息更新时段信号生成电路的配置的电路图。

图8是示出根据本公开的实施例的信息更新时段信号生成电路的操作的时序图。

图9是示出根据本公开的实施例的核心电路的配置的图。

图10是示出根据本公开的实施例的数据控制电路的配置的框图。

图11是示出本公开的实施例的检测控制电路的配置的框图。

图12是示出根据本公开的实施例的刷新控制电路的配置的电路图。

图13至图16是示出根据本公开的实施例的半导体装置的操作的时序图。

图17是示出本公开的另外的实施例的半导体装置的配置的框图。

图18是示出根据本公开的另外的实施例的信息更新控制电路的配置的框图。

图19和图20是示出根据本公开的另外的实施例的命令脉冲延迟电路的配置的电路图。

图21和图22是示出根据本公开的另外的实施例的地址延迟电路的配置的框图。

图23和图24是示出根据本公开的另外的实施例的半导体装置的操作的时序图。

图25是示出根据本公开的实施例的半导体系统的配置的框图。

图26是示出根据本公开的另外的实施例的半导体系统的配置的框图。

图27是示出根据本公开的实施例的电子系统的配置的框图。

图28是示出根据本公开的另外的实施例的电子系统的配置的框图。

具体实施方式

在实施例的以下描述中，当参数称为“预定的”时，它可以旨在意味着参数的值是在参数用于处理或算法时提前确定的。该参数的值可以在处理或算法开始时设置，或者可以在执行处理或算法的时段期间设置。

应当理解的是，尽管本文使用术语“第一”、“第二”、“第三”等来描述各种元件，但这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一个元件区分开，并非旨在暗示元件的顺序或数量。因此，在一些实施例中的第一元件在其他实施例中可以称为第二元件，而不脱离本公开的教导。

此外，应当理解的是，当一个元件称为“连接”或“耦接”到另一个元件时，它可以直接连接或耦接到另一个元件，或者可以存在中间元件。相反，当一个元件称为“直接连接”或“直接耦接”到另一个元件时，不存在中间元件。

逻辑“高”电平和逻辑“低”电平可以用于描述电信号的逻辑电平。具有逻辑“高”电平的信号可以与具有逻辑“低”电平的信号区分开。例如，当具有第一电压的信号对应于具有逻辑“高”电平的信号时，具有第二电压的信号对应于具有逻辑“低”电平的信号。在一个实施例中，逻辑“高”电平可以设置为高于逻辑“低”电平的电压电平的电压电平。此外，根据实施例，信号的逻辑电平可以设置为不同或相反。例如，在一个实施例中具有逻辑“高”电平的某个信号可以在另外的实施例中设置为具有逻辑“低”电平。

“逻辑位组”可以意味着信号中包括的比特位的逻辑电平的组合。当信号中包括的每个比特位的逻辑电平改变时，可以不同地设置信号的逻辑位组。例如，当信号包括2比特位时，当信号中包括的2比特位的每一个的逻辑电平为“逻辑低电平、逻辑低电平”时，可以将信号的逻辑位组设置为第一逻辑位组，并且当信号中包括的2比特位的每一个的逻辑电平为“逻辑低电平、逻辑高电平”时，可以将该信号的逻辑位组设置为第二逻辑位组。

下文将参照附图详细描述本公开的多种实施例。然而，本文中所描述的实施例仅出于说明目的，并不旨在限制本公开的范围。

图1是示出根据本公开的实施例的半导体装置10的配置的框图。如图1所示，半导体装置10可以包括：控制信号解码器(CADEC)111、行控制电路(ROW CTR)113、信息更新控制电路(RH CTR)115、列控制电路(COL CTR)117、行解码器(RDEC)119、列解码器(CDEC)121、核心电路(CORE)123、输入/输出电路(I/O)125、数据控制电路(DRH CTR)127、检测控制电路(DET CTR)131和刷新控制电路(REF CTR)133。

控制信号解码器111可以从半导体装置10的外部设备接收外部控制信号CA。半导体装置10的外部设备可以是控制器(图25的311、图26的331、图27的1002、图28的2300)或测试装置。外部控制信号CA可以包括用于控制包括激活操作、预充电操作、读取操作、写入操作、刷新操作等的内部操作的命令和地址。外部控制信号CA中包括的比特位数可以根据实施例不同地设置，并且可以根据外部控制信号CA中包括的比特位的逻辑位组来执行激活操作、读取操作、写入操作和刷新操作中的每一个。控制信号解码器111可以对外部控制信号CA中包括的命令执行解码，以生成激活脉冲ACTP、预充电脉冲PREP、刷新脉冲REFP、读取脉冲RDP和写入脉冲WTP。可以为激活操作生成激活脉冲ACTP，可以为预充电操作生成预充电脉冲PREP，以及可以为刷新操作生成刷新脉冲REFP。此外，可以为读取操作生成读取脉冲RDP，以及可以为写入操作生成写入脉冲WTP。控制信号解码器111可以对外部控制信号CA中包括的地址执行解码，以生成内部地址IADD。内部地址IADD可以包括行地址RADD和列地址CADD。行地址RADD可以包括用于选择核心电路123中包括的至少一个存储体(未示出)以及用于选择所选择的存储体中包括的单元块(图9的171和173)的至少一个字线WL的地址。列地址CADD可以包括用于选择存储体中包括的单元块(图9的171和173)的至少一个位线(图9的BL<1:J+K>)的地址。

行控制电路113可以接收激活脉冲ACTP、预充电脉冲PREP、刷新脉冲REFP和内部地址IADD。行控制电路113可以基于激活脉冲ACTP、预充电脉冲PREP、刷新脉冲REFP和内部地址IADD来生成行激活信号RACT和行地址RADD。行控制电路113可以在为激活操作生成激活脉冲ACTP时生成激活的行激活信号RACT，选择核心电路123中包括的至少一个存储体(未示出)，以及生成用于选择所选择的存储体中包括的单元块(图9的171和173)的至少一个字线WL的的行地址RADD。当在执行激活操作的状态下为预充电操作生成预充电脉冲PREP并且行激活信号RACT被激活时，行控制电路113可以去激活行激活信号RACT。当为刷新操作生成刷新脉冲REFP时，行控制电路113可以生成激活的行激活信号RACT，并生成用于顺序地刷新核心电路123中包括的所有存储单元的行地址RADD。行控制电路113可以包括在刷新操作中顺序地对行地址RADD进行计数的地址计数电路(未示出)。根据实施例，可以以多种方式来实现行控制电路113在刷新操作中生成行地址RADD的方法。

信息更新控制电路115可以从控制信号解码器111接收激活脉冲ACTP和内部地址IADD。信息更新控制电路115可以基于激活脉冲ACTP和内部地址IADD来生成自读取脉冲SRDP、自读取存储体地址SR_BK、自写入脉冲SWTP、自写入存储体地址SW_BK和信息更新时段信号RH_EN。当为激活操作生成激活脉冲ACTP时，信息更新控制电路115可以生成用于自读取操作的自读取脉冲SRDP和自读取存储体地址SR_BK以及用于自写入操作的自写入脉冲SWTP和自写入存储体地址SW_BK。信息更新控制电路115可以生成信息更新时段信号RH_EN，该信号在从生成激活脉冲ACTP的时间到生成用于自读取操作的自读取脉冲SRDP和用于自写入操作的自写入脉冲SWTP的时间设置的信息更新时段期间被激活。信息更新控制电路115可以将激活脉冲ACTP延迟第一命令脉冲延迟时段以生成自读取脉冲SRDP，并且可以将自读取脉冲SRDP延迟第二命令脉冲延迟时段以生成自写入脉冲SWTP。信息更新控制电路115可以将内部地址IADD延迟第一地址延迟时段以生成自读取存储体地址SR_BK，并且可以将自读取存储体地址SR_BK延迟第二地址延迟时段以生成自写入存储体地址SW_BK。第一命令脉冲延迟时段和第一地址延迟时段的每一个可以设置为行地址到列地址延迟(tRCD)，但这只是示例，本公开不限于此。此外，第二命令脉冲延迟时段和第二地址延迟时段中的每一个可以设置为通过经由自读取操作增大从核心电路123输出的读取数据DRH_R的设定值来生成写入数据DRH_W、并且将写入数据DRH_W存储在核心电路123中所需的时段，但这仅是示例，本公开不限于此。

列控制电路117可以从控制信号解码器111接收内部地址IADD、读取脉冲RDP、写入脉冲WTP和刷新脉冲REFP，并且可以从信息更新控制电路115接收自读取脉冲SRDP、自读取存储体地址SR_BK、自写入脉冲SWTP和自写入存储体地址SW_BK。列控制电路117可以基于内部地址IADD、读取脉冲RDP、写入脉冲WTP、刷新脉冲REFP、自读取脉冲SRDP、自读取存储体地址SR_BK、自写入脉冲SWTP和自写入存储体地址SW_BK，来生成列地址CADD、读取列选通脉冲CASP_R以及写入列选通脉冲CASP_W。列控制电路117可以基于内部地址IADD生成列地址CADD，并且可以在根据激活操作来执行自读取操作时基于自读取脉冲SRDP和自读取存储体地址SR_BK生成读取列选通脉冲CASP_R。读取列选通脉冲CASP_R可以包括分别与核心电路123中包括的存储体(未示出)相对应的脉冲。当根据激活操作执行自写入操作时，列控制电路117可以基于内部地址IADD生成列地址CADD，并且可以基于自写入脉冲SWTP和自写入存储体地址SW_BK生成写入列选通脉冲CASP_W。写入列选通脉冲CASP_W可以包括分别与核心电路123中包括的存储体(未示出)相对应的脉冲。当执行刷新操作时，列控制电路117可以基于刷新脉冲REFP生成包括分别与核心电路123中包括的存储体(未示出)相对应的脉冲的写入列选通脉冲CASP_W。当执行读取操作时，列控制电路117可以基于内部地址IADD生成列地址CADD，并且可以基于读取脉冲RDP和内部地址IADD生成包括分别与核心电路123中包括的存储体(未示出)相对应的脉冲的读取列选通脉冲CASP_R。列控制电路117可以基于内部地址IADD生成列地址CADD，并且可以当执行写入操作时，基于写入脉冲WTP和内部地址IADD生成包括分别与核心电路123中包括的存储体(未示出)相对应的脉冲的写入列选通脉冲CASP_W。

行解码器119可以从行控制电路113接收行激活信号RACT和行地址RADD。行解码器119可以基于行激活信号RACT和行地址RADD选择核心电路123中包括的至少一个存储体(未示出)，并且可以当执行激活操作或刷新操作时选择所选择的存储体中包括的单元块(图9的171和173)的至少一个字线WL。

列解码器121可以从信息更新控制电路115接收信息更新时段信号RH_EN，并且可以从列控制电路117接收列地址CADD、读取列选通脉冲CASP_R和写入列选通脉冲CASP_W。当在执行读取操作的状态下生成读取列选通脉冲CASP_R并且信息更新时段信号RH_EN被去激活时，列解码器121可以基于列地址CADD生成第一列选择信号YI。当在执行写入操作的状态下生成写入列选通脉冲CASP_W并且信息更新时段信号RH_EN被去激活时，列解码器121可以基于列地址CADD生成第一列选择信号YI。第一列选择信号YI可以包括分别对应于位线(图9的BL<1:J>)的比特位，以选择单元块(图9的171)的至少一个位线(图9的BL<1:J>)。当在根据激活操作执行自读取操作的状态下生成读取列选通脉冲CASP_R并且信息更新时段信号RH_EN被激活时，列解码器121可以基于列地址CADD生成第二列选择信号RYI。当在根据激活操作执行自写入操作的状态下生成写入列选通脉冲CASP_W并且信息更新时段信号RH_EN被激活时，列解码器121可以基于列地址CADD生成第二列选择信号RYI。第二列选择信号RYI可以包括分别对应于位线(图9的BL<J+1:J+K>)的比特位，以选择单元块(图9的173)的至少一个位线(图9的BL<J+1:J+K>)。

核心电路123可以包括单元块(图9的171和173)，该单元块包括基于字线WL和位线(图9的BL<1:J+K>)选择的存储单元(未示出)。单元块(图9的171和173)的至少一个字线WL可以由行解码器119选择，并且单元块(图9的171和173)的至少一个位线(图9的BL<1:J+K>)可以由在列解码器121中生成的第一列选择信号YI和第二列选择信号RYI中的一个来选择。当执行读取操作时，核心电路123可以经由数据线DL输出存储在存储单元中的数据(未示出)，该存储单元连接到由行解码器119选择的至少一个字线WL和由列解码器121选择的至少一个位线(图9中的BL<1:J>)。当执行写入操作时，核心电路123可以将通过数据线DL输入的数据(未示出)存储在连接到由行解码器119选择的至少一个字线WL和由列解码器121选择的至少一个位线(图9中的BL<1:J>)的存储单元(未示出)。当根据激活操作执行自读取操作时，核心电路123可以通过数据线DL将存储在连接到由行解码器119选择的至少一个字线WL和由列解码器121选择的至少一个位线(图9中的BL<J+1:J+K>)的存储单元(未示出)的选择信息数据(未示出)输出作为读取数据DRH_R。当根据激活操作执行自写入操作时，核心电路123可以将通过数据线DL输入的写入数据DRH_W存储到连接到由行解码器119选择的至少一个字线WL和由列解码器121选择的至少一个位线(图9中的BL<J+1:J+K>)的存储单元(未示出)作为选择信息数据(未示出)。选择信息数据(未示出)可以包括关于字线WL被选择的次数的信息，并且可以被初始化为设置为“0”的设定值。选择信息数据可以包括分别对应于字线WL的比特位，并且选择信息数据中包括的比特位可以具有与用于相应字线被选择的次数的设定值相对应的逻辑位组。

当执行读取操作时，输入/输出电路125可以通过数据线DL接收存储在核心电路123的单元块(图9的171)中的数据(未示出)，并输出接收到的数据作为传输数据TD。当执行写入操作时，输入/输出电路125可以接收传输数据TD，并且通过数据线DL将传输数据TD存储在单元块(图9的171)中。

数据控制电路127可以从控制信号解码器111接收刷新脉冲REFP，从信息更新控制电路115接收信息更新时段信号RH_EN，并且从列控制电路117接收读取列选通脉冲CASP_R和写入列选通脉冲CASP_W。数据控制电路127可以基于信息更新时段信号RH_EN、读取列选通脉冲CASP_R、写入列选通脉冲CASP_W和刷新脉冲REFP，从读取数据DRH_R生成写入数据DRH_W或初始化写入数据DRH_W。当在根据激活操作执行自读取操作的状态下生成读取列选通脉冲CASP_R并且信息更新时段信号RH_EN被激活时，数据控制电路127可以将通过数据线DL从核心电路123接收到的读取数据DRH_R的设定值增大“1”。当在根据激活操作执行自写入操作的状态下生成写入列选通脉冲CASP_W并且信息更新时段信号RH_EN被激活时，数据控制电路127可以生成具有读取数据DRH_R的增大的设定值的写入数据DRH_W。作为示例，当在读取数据DRH_R的设定值设置为“3”的状态下根据激活操作顺序地执行自读取操作和自写入操作时，数据控制电路127可以生成具有从读取数据DRH_R的设定值“3”增大“1”的设定值“4”的写入数据DRH_W。写入数据DRH_W可以通过数据线DL存储在核心电路123中包括的单元块(图9的173)中。当在执行刷新操作的状态下生成写入列选通脉冲CASP_W并且信息更新时段信号RH_EN被去激活时，数据控制电路127可以将写入数据DRH_W的设定值初始化为“0”。

检测控制电路131可以从行控制电路113接收行地址RADD，并且从核心电路123接收读取数据DRH_R。检测控制电路131可以基于读取数据DRH_R、参考数据SV和行地址RADD来生成检测标志RH_D和目标地址TADD。参考数据SV可以被设置为对应于参考值的逻辑位组。作为示例，参考数据SV可以被设置为对应于参考值“15”的二进制逻辑位组“01111”。读取数据DRH_R可以在根据激活操作执行的自读取操作中生成。检测控制电路131可以比较读取数据DRH_R和参考数据SV以生成检测标志RH_D。检测控制电路131可以当读取数据DRH_R的设定值超过参考数据SV的参考值时生成被激活的检测标志RH_D，并且可以当读取数据DRH_R的设定值小于或等于参考数据SV的参考值时生成被去激活的检测标志RH_D。例如，当在参考数据SV的参考值被设置为二进制逻辑位组“01111”的状态下读取数据DRH_R的设定值是二进制逻辑位组“10000”时，检测控制电路131可以生成被激活为逻辑“高”电平的检测标志RH_D。当检测标志RH_D被激活时，检测控制电路131可以锁存行地址RADD，并将锁存的行地址RADD输出作为目标地址TADD。

刷新控制电路133可以从控制信号解码器111接收刷新脉冲REFP，并且从检测控制电路131接收检测标志RH_D。刷新控制电路133可以基于检测标志RH_D和刷新脉冲REFP生成内部刷新脉冲IREFP和智能刷新脉冲SREFP。刷新控制电路133可以在检测标志RH_D被去激活的状态下生成用于控制刷新操作的内部刷新脉冲IREFP。刷新控制电路133可以在检测标志RH_D被激活的状态下生成用于控制智能刷新操作的智能刷新脉冲SREFP。可以对连接到由行控制电路113生成的行地址RADD选择的字线的存储单元阵列执行刷新操作。可以对连接到由检测控制电路131生成的目标地址TADD选择的目标字线的存储单元阵列和分别连接到与目标字线相邻的相邻字线的存储单元阵列执行智能刷新操作。可以根据实施例不同地设置与目标字线相邻的相邻字线的数量。

图2是示出根据本公开的实施例的信息更新控制电路115A的配置的框图。如图2所示，信息更新控制电路115A可以包括：命令脉冲延迟电路141、地址延迟电路143和信息更新时段信号生成电路145。

命令脉冲延迟电路141可以包括第一命令脉冲延迟电路141_1和第二命令脉冲延迟电路141_3。第一命令脉冲延迟电路141_1可以延迟激活脉冲ACTP以生成延迟读取脉冲DRP和自读取脉冲SRDP。第一命令脉冲延迟电路141_1可以将激活脉冲ACTP延迟第一命令脉冲延迟时段以生成自读取脉冲SRDP。第二命令脉冲延迟电路141_3可以将自读取脉冲SRDP延迟第二命令脉冲延迟时段以生成延迟写入脉冲DWP和自写入脉冲SWTP。

地址延迟电路143可以包括第一地址延迟电路143_1和第二地址延迟电路143_3。第一地址延迟电路143_1可以将内部地址IADD延迟第一地址延迟时段以生成自读取存储体地址SR_BK。第二地址延迟电路143_3可以将自读取存储体地址SR_BK延迟第二地址延迟时段以生成自写入存储体地址SW_BK。

信息更新时段信号生成电路145可以从第一命令脉冲延迟电路141_1接收延迟读取脉冲DRP和自读取脉冲SRDP，并且可以从第二命令脉冲延迟电路141_3接收延迟写入脉冲DWP和自写入脉冲SWTP。信息更新时段信号生成电路145可以基于激活脉冲ACTP、延迟读取脉冲DRP、自读取脉冲SRDP、延迟写入脉冲DWP和自写入脉冲SWTP，生成在信息更新时段期间被激活的信息更新时段信号RH_EN。信息更新时段信号RH_EN被激活的信息更新时段可以设置为第一命令脉冲延迟时段和第二命令脉冲延迟时段相加的时段。

图3是示出本公开的实施例的命令脉冲延迟电路141A的配置的电路图。如图3所示，命令脉冲延迟电路141A可以包括第一命令脉冲延迟电路141_1A和第二命令脉冲延迟电路141_3A。

第一命令脉冲延迟电路141_1A可以包括第一读取命令脉冲锁存器至第(L+1)读取命令脉冲锁存器151(1:L+1)。第一读取命令脉冲锁存器151(1)可以与时钟CLK同步地锁存激活脉冲ACTP，并且输出锁存的激活脉冲ACTP作为延迟读取脉冲DRP的第一比特位DRP<1>。第二读取命令脉冲锁存器151(2)可以与时钟CLK同步地锁存延迟读取脉冲DRP的第一比特位DRP<1>，并且输出锁存的延迟读取脉冲DRP的第一比特位DRP<1>作为延迟读取脉冲DRP的第二比特位DRP<2>。第(L+1)读取命令脉冲锁存器151(L+1)可以与时钟CLK同步地锁存延迟读取脉冲DRP的第L比特位DRP<L>，并输出锁存的延迟读取脉冲DRP的第L比特位DRP<L>作为自读取脉冲SRDP。通过第一读取命令脉冲锁存器至第(L+1)读取命令脉冲锁存器151(1:L+1)顺序地锁存激活脉冲ACTP的时段可以被设置为第一命令脉冲延迟时段。时钟CLK可以从半导体装置10的外部设备施加或者可以实现为在半导体装置10内部生成。这里，“L”可以设置为3或更大的自然数。

第二命令脉冲延迟电路141_3A可以包括第一写入命令脉冲锁存器至第(M+1)写入命令脉冲锁存器153(1:M+1)。第一写入命令脉冲锁存器153(1)可以与时钟CLK同步地锁存自读取脉冲SRDP，并输出锁存的自读取脉冲SRDP作为延迟写入脉冲DWP的第一比特位DWP<1>。第二写入命令脉冲锁存器153(2)可以与时钟CLK同步地锁存延迟写入脉冲DWP的第一比特位DWP<1>，并且输出锁存的延迟写入脉冲DWP的第一比特位DWP<1>作为延迟写入脉冲DWP的第二比特位DWP<2>。第(M+1)写入命令脉冲锁存器153(M+1)可以与时钟CLK同步地锁存延迟写入脉冲DWP的第M比特位DWP<M>，并且可以输出锁存的延迟写入脉冲DWP的第M比特位DWP<M>作为自写入脉冲SWTP。通过第一写入命令脉冲锁存器至第(M+1)写入命令脉冲锁存器153(1:M+1)顺序地锁存自读取脉冲SRDP的时段可以被设置为第二命令脉冲延迟时段。这里，“M”可以被设置为3或更大的自然数。

图4是示出本公开的另外的实施例的命令脉冲延迟电路141B的配置的电路图。如图4所示，命令脉冲延迟电路141B可以包括第一命令脉冲延迟电路141_1B和第二命令脉冲延迟电路141_3B。

第一命令脉冲延迟电路141_1B可以包括第一读取命令脉冲延迟单元至第(L+1)读取命令脉冲延迟单元155(1:L+1)。第一读取命令脉冲延迟单元155(1)可以与时钟CLK同步地锁存激活脉冲ACTP，并且输出锁存的激活脉冲ACTP作为延迟读取脉冲DRP的第一比特位DRP<1>。第二读取命令脉冲延迟单元155(2)可以与时钟CLK同步地锁存延迟读取脉冲DRP的第一比特位DRP<1>，并输出锁存的延迟读取脉冲DRP的第一比特位DRP<1>作为延迟读取脉冲DRP的第二比特位DRP<2>。第(L+1)读取命令脉冲延迟单元155(L+1)可以与时钟CLK同步地锁存延迟读取脉冲DRP的第L比特位DRP<L>，并输出锁存的延迟读取脉冲DRP的第L比特位DRP<L>作为自读取脉冲SRDP。通过第一读取命令脉冲延迟单元至第(L+1)读取命令脉冲延迟单元155(1:L+1)顺序地锁存激活脉冲ACTP的时段可以被设置为第一命令脉冲延迟时段。

第二命令脉冲延迟电路141_3B可以包括第一写入命令脉冲延迟单元至第(M+1)写入命令脉冲延迟单元157(1:M+1)。第一写入命令脉冲延迟单元157(1)可以与时钟CLK同步地锁存自读取脉冲SRDP，并且输出锁存的自读取脉冲SRDP作为延迟写入脉冲DWP的第一比特位DWP<1>。第二写入命令脉冲延迟单元157(2)可以与时钟CLK同步地锁存延迟写入脉冲DWP的第一比特位DWP<1>，并将锁存的延迟写入脉冲DWP的第一比特位DWP<1>输出作为延迟写入脉冲DWP的第二比特位DWP<2>。第(M+1)写入命令脉冲延迟单元157(M+1)可以与时钟CLK同步地锁存延迟写入脉冲DWP的第M比特位DWP<M>，并输出锁存的延迟写入脉冲DWP的第M比特位DWP<M>作为自写入脉冲SWTP。通过第一写入命令脉冲延迟单元至第(M+1)写入命令脉冲延迟单元157(1:M+1)顺序地锁存自读取脉冲SRDP的时段可以被设置为第二命令脉冲延迟时段。

图5是示出根据本公开的实施例的地址延迟电路143A的配置的框图。如图5所示，地址延迟电路143A可以包括第一地址延迟电路143_1A和第二地址延迟电路143_3A。

第一地址延迟电路143_1A可以包括第一读取地址锁存器至第(L+1)读取地址锁存器161(1:L+1)。第一地址延迟电路143_1A可以通过第一读取地址锁存器至第(L+1)读取地址锁存器161(1:L+1)与时钟CLK同步地将内部地址IADD延迟第一地址延迟时段，以生成自读取存储体地址SR_BK。

第二地址延迟电路143_3A可以包括第一写入地址锁存器至第(M+1)写入地址锁存器163(1:M+1)。第二地址延迟电路143_3A可以通过第一写入地址锁存器至第(M+1)写入地址锁存器163(1:M+1)与时钟CLK同步地将自读取存储体地址SR_BK延迟第二地址延迟时段，以生成自写入存储体地址SW_BK。

图6是示出根据本公开的另外的实施例的地址延迟电路143B的配置的框图。如图6所示，地址延迟电路143B可以包括第一地址延迟电路143_1B和第二地址延迟电路143_3B。

第一地址延迟电路143_1B可以包括第一读取地址延迟单元至第(L+1)读取地址延迟单元165(1:L+1)。第一地址延迟单元143_1B可以通过读取地址延迟单元165(1:L+1)将内部地址IADD延迟第一地址延迟时段，以生成自读取存储体地址SR_BK。

第二地址延迟电路143_3B可以包括第一写入地址延迟单元至第(M+1)写入地址延迟单元167(1:M+1)。第二地址延迟单元143_3B可以通过第一写入地址延迟单元至第(M+1)写入地址延迟单元167(1:M+1)将自读取存储体地址SR_BK延迟第二地址延迟时段，以生成自写入存储体地址SW_BK。

图7是示出根据本公开的实施例的信息更新时段信号生成电路145A的配置的电路图。如图7所示，信息更新时段信号生成电路145A可以接收激活脉冲ACTP、延迟读取脉冲DRP、自读取脉冲SRDP、延迟写入脉冲DWP、自写入脉冲SWTP、自读取存储体地址SR_BK以及自写入存储体地址SW_BK，以执行或运算并生成信息更新时段信号RH_EN。信息更新时段信号生成电路145A可以生成在被设置为第一命令脉冲延迟时段和第二命令脉冲延迟时段之和的信息更新时段期间被激活的信息更新时段信号RH_EN。

图8是示出根据本公开的实施例的信息更新时段信号生成电路145A的操作的时序图。如图8所示，因为执行激活操作以生成激活脉冲ACTP，并且延迟读取脉冲DRP的第一比特位至第L比特位DRP<1:L>、自读取脉冲SRDP、延迟写入脉冲DWP的第一比特位至第M比特位DWP<1:M>、以及自写入脉冲SWTP被顺序地生成，所以信息更新时段信号RH_EN可以在从以逻辑“高”电平生成激活脉冲ACTP的时间到以逻辑“高”电平生成自写入脉冲SWTP的时间的时段期间，被激活为逻辑“高”电平。

图9是示出根据本公开的实施例的核心电路123A的配置的图。如图9所示，核心电路123A可以包括：第一单元块171、第二单元块173和输入/输出控制电路(I/O CNT)175。

第一单元块171可以包括分别连接到字线WL<1:N>和位线BL<1:J>的存储单元(未示出)。在包括在第一单元块171中的存储单元中，仅将连接到字线WL<1>和位线BL<1>的存储单元MC作为代表示出。当执行读取操作时，存储在连接到选自字线WL<1:N>的至少一个和选自位线BL<1:J>的至少一个的存储单元中的数据可以从第一单元块171输出。当执行写入操作时，通过数据线DL接收到第一单元块171的数据可以存储在连接到选自字线WL<1:N>的至少一个和选自位线BL<1:J>的至少一个的存储单元中。这里，“N”可以设置为2或更大的自然数。

第二单元块173可以包括分别连接到字线WL<1:N>和位线BL<J+1:J+K>的存储单元(未示出)。当根据激活操作执行自读取操作时，存储在与选自字线WL<1:N>的至少一个和选自位线BL<J+1:J+K>的至少一个连接的存储单元中的选择信息数据(未示出)可以通过数据线DL从第二单元块173输出作为读取数据(图1的DRH_R)。当根据激活操作执行自写入操作时，通过数据线DL接收到第二单元块173的写入数据(图1中的DRH_W)可以存储在连接到选自字线WL<1:N>的至少一个和选自位线BL<J+1:J+K>的至少一个的存储单元中的作为选择信息数据(未示出)。这里，“J”和“K”可以设置为2或更大的自然数。

当执行读取操作时，输入/输出控制电路175可以控制第一单元块171，使得存储在连接到选自字线WL<1:N>的至少一个和选自位线BL<1:J>的至少一个的存储单元中的数据通过数据线DL输出。当执行写入操作时，输入/输出控制电路175可以控制第一单元块171，使得通过数据线DL接收到的数据存储在连接到选自字线WL<1:N>的至少一个和选自位线BL<1:J>的至少一个的存储单元中。当根据激活操作执行自读取操作时，输入/输出控制电路175可以控制第二单元块173，使得存储在连接到选自字线WL<1:N>的至少一个和选自位线BL<J+1:J+K>的至少一个的存储单元中的选择信息数据通过数据线DL输出。当根据激活操作执行自写入操作时，输入/输出控制电路175可以控制第二单元块173，使得将通过数据线DL接收的选择信息数据存储到连接到选自字线WL<1:N>的至少一个和选自位线BL<J+1:J+K>的至少一个的存储单元。

尽管为了便于描述将图9所示的核心电路123A以一个存储体(未示出)的配置为中心，但是根据实施例可以实现为多个存储体，并且每个存储体可以被配置为包括单元块和输入/输出控制电路。

图10是示出根据本公开的实施例的数据控制电路127A的配置的框图。如图10所示，数据控制电路127A可以包括：计数脉冲生成电路181、计数器183和写入数据输出电路(DRH_W OUT)185。

计数脉冲生成电路181可以包括逻辑器件187和延迟单元(DLY)189。逻辑器件187可以接收读取列选通脉冲CASP_R和信息更新时段信号RH_EN以执行与运算。延迟单元189可以将逻辑器件187的输出信号延迟延迟时段以输出计数脉冲CNTP。在根据激活操作执行自读取操作的状态下以逻辑“高”电平生成读取列选通脉冲CASP_R并且信息更新时段信号RH_EN被激活为逻辑“高”电平时，计数脉冲生成电路181可以生成被激活为逻辑“高”电平的计数脉冲CNTP。

计数器183可以从计数脉冲生成电路181接收计数脉冲CNTP。计数器183可以当计数脉冲CNTP被激活时执行计数操作，以将读取数据DRH_R的设定值增大“1”并且输出设定值作为计数数据D_CNT。

写入数据输出电路185可以从计数器183接收计数数据D_CNT。写入数据输出电路185可以基于写入列选通脉冲CASP_W、计数数据D_CNT和刷新脉冲REFP来生成写入数据DRH_W。当在根据激活操作执行自读取操作的状态下以逻辑“高”电平生成读取列选通脉冲CASP_R并且信息更新时段信号RH_EN被激活为逻辑“高”电平时，写入数据输出电路185可以输出计数数据D_CNT作为写入数据DRH_W。写入数据DRH_W可以被设置为具有比在自读取操作中输出的读取数据DRH_R的设定值增大“1”的设定值。当在执行刷新操作的状态下以逻辑“高”电平生成写入列选通脉冲CASP_W并且信息更新时段信号RH_EN被去激活为逻辑“低”电平时，写入数据输出电路185可以将写入数据DRH_W的设定值初始化为“0”。

图11是示出本公开的实施例的检测控制电路131A的配置的框图。如图11所示，检测控制电路131A可以包括检测标志生成电路(RH_D GEN)191和目标地址生成电路(TADDGEN)193。

检测标志生成电路191可以基于读取数据DRH_R和参考数据SV来生成检测标志RH_D。检测标志生成电路191可以当读取数据DRH_R的设定值超过参考数据SV的参考值时生成被激活的检测标志RH_D，并且当读取数据DRH_R的设定值小于参考数据SV的参考值时生成被去激活的检测标志RH_D。

目标地址生成电路193可以从检测标志生成电路191接收检测标志RH_D。当检测标志RH_D被激活时，目标地址生成电路193可以输出行地址RADD作为目标地址TADD。

图12是示出根据本公开的实施例的刷新控制电路133A的配置的电路图。如图12所示，刷新控制电路133A可以包括反相器195以及逻辑器件197和199。反相器195可以反相缓冲检测标志RH_D以输出反相缓冲的检测标志RH_D。逻辑器件197可以接收刷新脉冲REFP和反相器195的输出信号并且执行与运算，以生成内部刷新脉冲IREFP。逻辑器件199可以接收刷新脉冲REFP和检测标志RH_D并且执行与运算，以生成智能刷新脉冲SREFP。当检测标志RH_D被去激活时，刷新控制电路133A可以生成用于控制对在连接到由行地址RADD选择的字线的存储单元阵列执行的刷新操作的内部刷新脉冲IREFP。当检测标志RH_D被激活时，刷新控制电路133A可以生成用于控制对分别连接到与目标字线相邻的相邻字线的存储单元阵列执行的智能刷新操作的智能刷新脉冲SREFP。

将参照图13至图16描述如上所述配置的半导体装置10的操作。

如图13所示，在顺序地执行激活操作和读取操作的情况下，当从生成用于激活操作的激活脉冲ACTP的时间起经过第一时段td111时可以生成用于自读取操作的自读取脉冲SRDP，当从生成自读取脉冲SRDP的时间起经过第二时段td112时可以生成用于自写入操作的自写入脉冲SWTP，并且当从生成自写入脉冲SWTP的时间起经过第三时段td113时可以生成用于读取操作的读取脉冲RDP。这里，第一时段td111和第三时段td113中的每一个可以被设置为行地址到列地址延迟tRCD，并且第二时段td112可以被设置为通过自读取操作增大从从核心电路(图1的123)输出的读取数据DRH_R的设定值来生成写入数据DRH_W并且将写入数据DRH_W存储在核心电路123中所必需的时段。

如图14所示，在顺序地执行激活操作和写入操作的情况下，当从生成用于激活操作的激活脉冲ACTP的时间起经过第一时段td121时可以生成用于自读取操作的自读取脉冲SRDP，当从生成自读取脉冲SRDP的时间起经过第二时段td122时可以生成用于自写入操作的自写入脉冲SWTP，并且当从生成自写入脉冲SWTP的时间起经过第三时段td123时可以生成用于写入操作的写入脉冲WTP。这里，第一时段td121和第三时段td123中的每一个可以被设置为行地址到列地址延迟tRCD，并且第二时段td122可以被设置为通过自读取操作增大从核心电路(图1的123)输出的读取数据DRH_R的设定值来生成写入数据DRH_W并且将写入数据DRH_W存储在核心电路123中所必需的时段。

如图15所示，当生成刷新脉冲REFP时，可以激活行激活信号RACT，可以生成对应于第“X”字线的行地址RADD，并且可以生成写入列选通脉冲CASP_W。当第“X”字线被选择的次数小于或等于参考值时，可以对连接到第一单元块(图9的171)的第“X”字线的存储单元执行刷新操作。当执行这样的刷新操作时，通过写入列选通脉冲CASP_W初始化为设定值“0”的写入数据DRH_W可以存储在连接到包括在核心电路(图9中的123A)中第二单元块(图9的173)的第“X”字线的存储单元中，使得执行刷新操作的第“X”字线被选择的次数可以被初始化为“0”。这里，“X”可以被设置为等于或小于图9所示的“N”的自然数。

如图16所示，当生成刷新脉冲REFP时，可以激活行激活信号RACT，可以生成对应于第“X”字线的行地址RADD，并且可以生成写入列选通脉冲CASP_W。当第“X”字线被选择的次数超过参考值时，与第“X”字线相对应的行地址RADD可以被设置为目标地址TADD，并且可以执行分别连接到第一单元块的(图9的171)的第“X-1”字线、第“X”字线和第“X+1”字线的存储单元被顺序地刷新的智能刷新操作。图16示出了作为智能刷新操作的目标的各个的第“X”字线、第“X-1”字线和第“X+1”字线的地址SRADD。当执行这样的智能刷新操作时，通过写入列选通脉冲CASP_W初始化为设定值“0”的写入数据DRH_W可以存储在连接到包括在核心电路(图9的123A)中的第二单元块(图9的173)的第“X”字线的存储单元中，使得执行智能刷新操作的第“X”字线被选择的次数可以被初始化为“0”。

每当执行激活操作时，半导体装置10可以顺序地执行自读取操作和自写入操作以更新关于字线被选择的次数的信息，并且可以将更新的信息存储在第二单元块(图9的173)作为选择信息数据。每当执行激活操作时，半导体装置10可以通过列路径电路(图1的列控制电路117)和列解码器(图1中的121)执行自读取操作和自写入操作，它们也用于读取操作和写入操作，从而最大限度地减少自读取/自写入操作的电路面积的增大。此外，当更新关于字线被选择的次数的信息时，半导体装置10利用字线共享的计数器(图10中的183)而不是专用于各个字线的计数器，从而最小化面积的增大。此外，当根据激活操作字线被选择的次数超过参考值时，半导体装置10控制智能刷新操作要被执行，从而防止存储在连接到目标字线和相邻的字线的单元块中的数据变差。当执行刷新操作时，半导体装置10初始化关于字线被选择的次数的信息，从而防止过度执行智能刷新操作并降低功耗。

图17是示出根据本公开的另外的实施例的半导体装置20的配置的框图。如图17所示，半导体装置20可以包括：控制信号解码器(CADEC)211、行控制电路(ROW CTR)213、信息更新控制电路(RH CTR)215、列控制电路(COL CTR)217、行解码器(RDEC)219、列解码器(CDEC)221、核心电路(CORE)223、输入/输出电路(I/O)225、数据控制电路(DRH CTR)227、检测控制电路(DET CTR)231和刷新控制电路(REF CTR)233。

控制信号解码器211可以从半导体装置20的外部设备接收外部控制信号CA。控制信号解码器211可以对外部控制信号CA中包括的命令进行解码，以生成激活脉冲ACTP、预充电脉冲PREP、刷新脉冲REFP、自操作脉冲RHP、读取脉冲RDP和写入脉冲WTP。在生成用于激活操作的激活脉冲ACTP之后，可以生成自操作脉冲RHP以执行包括自读取操作和自写入操作的自操作。自操作脉冲RHP可以在从生成激活脉冲ACTP的时间点起经过行地址到列地址延迟tRCD时段的时间点处生成，但是这仅是示例并且本公开不限于此。控制信号解码器211可以对外部控制信号CA中包括的地址进行解码以生成内部地址IADD。内部地址IADD可以包括行地址RADD、列地址CADD等。

行控制电路213可以接收激活脉冲ACTP、预充电脉冲PREP、刷新脉冲REFP和内部地址IADD。行控制电路213可以基于激活脉冲ACTP、预充电脉冲PREP、刷新脉冲REFP和内部地址IADD来生成行激活信号RACT和行地址RADD。行控制电路213可以当生成用于激活操作的激活脉冲ACTP时生成激活的行激活信号RACT，并且生成用于选择至少一个字线WL的行地址RADD。当在执行激活操作的状态下为预充电操作生成预充电脉冲PREP并且行激活信号RACT被激活时，行控制电路213可以去激活行激活信号RACT。当生成用于刷新操作的刷新脉冲REFP时，行控制电路213可以生成激活的行激活信号RACT，并且可以生成用于顺序地刷新核心电路223中包括的所有存储单元的行地址RADD。

信息更新控制电路215可以从控制信号解码器211接收自操作脉冲RHP和内部地址IADD。信息更新控制电路215可以基于自操作脉冲RHP和内部地址IADD来生成自读取脉冲SRDP、自读取存储体地址SR_BK、自写入脉冲SWTP、自写入存储体地址SW_BK和信息更新时段信号RH_EN。当为自操作生成自操作脉冲RHP时，信息更新控制电路215可以生成用于自读取操作的自读取脉冲SRDP和自读取存储体地址SR_BK，并生成用于自写入操作的自写入脉冲SWTP和自写入存储体地址SW_BK。信息更新控制电路215可以在信息更新时段期间生成被激活的信息更新时段信号RH_EN，该信息更新时段设置为从生成自操作脉冲RHP的时间直到生成用于自读取操作的自读取脉冲SRDP和用于自写入操作的自写入脉冲SWTP为止的时段。信息更新控制电路215可以从自操作脉冲RHP生成自读取脉冲SRDP，并且将自操作脉冲RHP延迟命令脉冲延迟时段以生成自写入脉冲SWTP。信息更新控制电路215可以从内部地址IADD生成自读取存储体地址SR_BK，并将内部地址IADD延迟地址延迟时段以生成自写入存储体地址SW_BK。命令脉冲延迟时段和地址延迟时段中的每一个可以被设置为通过经由自读取操作增大从核心电路223输出的读取数据DRH_R的设定值来生成写入数据DRH_W并且将写入数据DRH_W存储在核心电路223中所必需的时段，但这只是一个示例，本公开不限于此。

列控制电路217可以从控制信号解码器211接收内部地址IADD、读取脉冲RDP、写入脉冲WTP和刷新脉冲REFP，并且从信息更新控制电路215接收自读取脉冲SRDP、自读取存储体地址SR_BK、自写入脉冲SWTP和自写入存储体地址SW_BK。列控制电路217可以基于内部地址IADD、读取脉冲RDP、写入脉冲WTP和刷新脉冲REFP、自读取脉冲SRDP、自读取存储体地址SR_BK、自写入脉冲SWTP和自写入存储体地址SW_BK来生成列地址CADD、读取列选通脉冲CASP_R和写入列选通脉冲CASP_W。列控制电路217可以当根据激活操作执行自读取操作时基于内部地址IADD生成列地址CADD，并且基于自读取脉冲SRDP和自读取存储体地址SR_BK来生成读取列选通脉冲CASP_R，读取列选通脉冲CASP_R由分别与核心电路223中包括的存储体(未示出)相对应的脉冲而组成。列控制电路217可以当根据激活操作执行自写入操作时基于内部地址IADD生成列地址CADD，并且基于自写入脉冲SWTP和自写入存储体地址SRW_BK来生成写入列选通脉冲CASP_W，写入列选通脉冲CASP_W由分别与核心电路223中包括的存储体(未示出)相对应的脉冲而组成。当执行刷新操作时，列控制电路217可以基于刷新脉冲REFP生成写入列选通脉冲CASP_W，写入列选通脉冲CASP_W由分别与包括在核心电路223中的存储体(未示出)相对应的脉冲而组成。列控制电路217可以当执行读取操作时基于内部地址IADD生成列地址CADD，并且基于读取脉冲RDP和内部地址IADD生成读取列选通脉冲CASP_R，读取列选通脉冲CASP_R由分别与核心电路223中包括的存储体(未示出)相对应的脉冲而组成。列控制电路217可以当执行写入操作时基于内部地址IADD生成列地址CADD，并且基于写入脉冲WTP和内部地址IADD生成写入列选通脉冲CASP_W，写入列选通脉冲CASP_W由分别与包括在核心电路223中的存储体(未示出)相对应的脉冲而组成。

行解码器219可以从行控制电路213接收行激活信号RACT和行地址RADD。行解码器219可以基于行激活信号RACT和行地址RADD选择核心电路223中包括的至少一个存储体(未示出)，并且当执行激活操作或刷新操作时选择所选择的存储体中包括的至少一个字线WL。

列解码器221可以从信息更新控制电路215接收信息更新时段信号RH_EN，并且从列控制电路217接收列地址CADD、读取列选通脉冲CASP_R和写入列选通脉冲CASP_W。当在执行读取操作的状态下生成读取列选通脉冲CASP_R并且信息更新时段信号RH_EN被去激活时，列解码器221可以基于列地址CADD生成第一列选择信号YI。当在执行写入操作的状态下生成写入列选通脉冲CASP_W并且信息更新时段信号RH_EN被去激活时，列解码器221可以基于列地址CADD生成第一列选择信号YI。当在根据激活操作执行自读取操作的状态下生成读取列选通脉冲CASP_R并且信息更新时段信号RH_EN被激活时，列解码器221可以基于列地址CADD生成第二列选择信号RYI。当在根据激活操作执行自写入操作的状态下生成写入列选通脉冲CASP_W并且信息更新时段信号RH_EN被激活时，列解码器221可以基于列地址CADD生成第二列选择信号RYI。

核心电路223可以包括由字线WL、第一列选择信号YI和第二列信号RYI存取的单元块(未示出)。当执行读取操作时，核心电路223可以通过数据线DL输出存储在由字线WL和第一列选择信号YI选择的单元块(未示出)的存储单元中的数据。当执行写入操作时，核心电路223可以将通过数据线DL输入的数据(未示出)存储在由字线WL和第一列选择信号YI选择的单元块(未示出)的存储单元中。当执行自读取操作时，核心电路223可以通过数据线DL将选择信息数据(未示出)输出到由字线WL和第二列选择信号RYI选择的单元块(未示出)的存储单元，作为读取数据DRH_R。当执行自写入操作时，核心电路223可以将通过数据线DL输入的写入数据DRH_W存储在由字线WL和第二列选择信号RYI选择的单元块(未示出)的存储单元中，作为选择信息数据(未示出)。

当执行读取操作和写入操作时，输入/输出电路225可以通过核心电路223的传输数据TD来控制数据输入/输出操作。

数据控制电路227可以从控制信号解码器211接收刷新脉冲REFP，从信息更新控制电路215接收信息更新时段信号RH_EN，并且从列控制电路217接收读取列选通脉冲CASP_R和写入列选通脉冲CASP_W。数据控制电路227可以基于信息更新时段信号RH_EN、读取列选通脉冲CASP_R、写入列选通脉冲CASP_W和刷新脉冲REFP，从读取数据DRH_R生成写入数据DRH_W并且初始化写入数据DRH_W。当在执行自读取操作的状态下生成读取列选通脉冲CASP_R并且信息更新时段信号RH_EN被激活时，数据控制电路227可以将通过数据线DL从核心电路223接收到的读取数据DRH_R的设定值增大“1”。当在执行自写入操作的状态下生成写入列选通脉冲CASP_W并且信息更新时段信号RH_EN被激活时，数据控制电路227可以生成具有增大的读取数据DRH_R的设定值的写入数据DRH_W。当在执行刷新操作的状态下生成写入列选通脉冲CASP_W并且信息更新时段信号RH_EN被去激活时，数据控制电路227可以将写入数据DRH_W的设定值初始化为“0”。

检测控制电路231可以从行控制电路213接收行地址RADD，并且从核心电路223接收读取数据DRH_R。检测控制电路231可以基于读取数据DRH_R、参考数据SV和行地址RADD来生成检测标志RH_D和目标地址TADD。检测控制电路231可以比较读取数据DRH_D和参考数据SV以生成检测标志RH_D。检测控制电路231可以当读取数据DRH_R的设定值超过参考数据SV的参考值时生成被激活的检测标志RH_D，并且当读取数据DRH_R的设定值小于或等于参考数据SV的参考值时生成被去激活的检测标志RH_D。当检测标志RH_D被激活时，检测控制电路231可以锁存行地址RADD，并且输出锁存的行地址RADD作为目标地址TADD。

刷新控制电路233可以从控制信号解码器211接收刷新脉冲REFP并且从检测控制电路231接收检测标志RH_D。刷新控制电路233可以基于检测标志RH_D和刷新脉冲REFP生成内部刷新脉冲IREFP和智能刷新脉冲SREFP。刷新控制电路233可以在检测标志RH_D被去激活的状态下生成用于控制刷新操作的内部刷新脉冲IREFP。刷新控制电路233可以在检测标志RH_D被激活的状态下生成用于控制智能刷新操作的智能刷新脉冲SREFP。

图18是示出根据本公开的另外的实施例的信息更新控制电路215A的配置的框图。如图18所示，信息更新控制电路215A可以包括：命令脉冲延迟电路241、地址延迟电路243和信息更新时段信号生成电路245。

命令脉冲延迟电路241可以输出自操作脉冲RHP作为自读取脉冲SRDP。命令脉冲延迟电路241可以将自读取脉冲SRDP延迟命令脉冲延迟时段以生成延迟写入脉冲DWP和自写入脉冲SWTP。

地址延迟电路243可以输出内部地址IADD作为自读取存储体地址SR_BK。地址延迟电路243可以将自读取存储体地址SR_BK延迟地址延迟时段，以生成自写入存储体地址SW_BK。

信息更新时段信号生成电路245可以从命令脉冲延迟电路241接收自读取脉冲SRDP、延迟写入脉冲DWP和自写入脉冲SWTP。信息更新时段信号生成电路245可以基于自读取脉冲SRDP、延迟写入脉冲DWP和自写入脉冲SWTP来生成在信息更新时段期间被激活的信息更新时段信号RH_EN。信息更新时段信号RH_EN被激活的信息更新时段可以被设置为命令脉冲延迟时段。

图19是示出根据本公开的实施例的命令脉冲延迟电路241A的配置的电路图。如图19所示，命令脉冲延迟电路241A可以包括第一写入命令脉冲锁存器至第“M+1”写入命令脉冲锁存器253(1:M+1)。第一写入命令脉冲锁存器253(1)可以与时钟CLK同步地锁存自操作脉冲RHP，并且输出锁存的自操作脉冲RHP作为延迟写入脉冲DWP的第一比特位DWP<1>。第二写入命令脉冲锁存器253(2)可以与时钟CLK同步地锁存延迟写入脉冲DWP的第一比特位DWP<1>，并且输出锁存的延迟写入脉冲DWP的第一比特位DWP<1>作为延迟写入脉冲DWP的第二比特位DWP<2>。第“M+1”写入命令脉冲锁存器253(M+1)可以与时钟CLK同步地锁存延迟写入脉冲DWP的第“M”比特位DWP<M>，并输出锁存的延迟写入脉冲DWP的第“M”比特位DWP<M>作为自写入脉冲SWTP。通过第一写入命令脉冲锁存器至第“M+1”写入命令脉冲锁存器253(1:M+1)顺序地锁存自操作脉冲RHP的时段可以被设置为命令脉冲延迟时段。

图20是示出本公开的另外的实施例的命令脉冲延迟电路241B的配置的电路图。如图20所示，命令脉冲延迟电路241B可以包括第一写入命令脉冲延迟单元至第“M+1”写入命令脉冲延迟单元257(1:(M+1))。第一写入命令脉冲延迟单元257(1)可以与时钟CLK同步地锁存自操作脉冲RHP，并且输出锁存的自操作脉冲RHP作为延迟写入脉冲DWP的第一比特位DWP<1>。第二写入命令脉冲延迟单元257(2)可以与时钟CLK同步地锁存延迟写入脉冲DWP的第一比特位DWP<1>，并将锁存的延迟写入脉冲DWP的第一比特位DWP<1>输出作为延迟写入脉冲DWP的第二比特位DWP<2>。第“M+1”写入命令脉冲延迟单元257(M+1)可以与时钟CLK同步地锁存延迟写入脉冲DWP的第“M”比特位DWP<M>，并输出锁存的延迟写入脉冲DWP的第“M”比特位DWP<M>作为自写入脉冲SWTP。通过第一写入命令脉冲延迟单元至第“M+1”写入命令脉冲延迟单元257(1:M+1)顺序锁存自操作脉冲RHP的时段可以被设置为命令脉冲延迟时段。

图21是示出根据本公开的实施例的地址延迟电路243A的配置的框图。如图21所示，地址延迟电路243A可以包括第一写入地址锁存器至第“M+1”写入地址锁存器263(1:M+1)。地址延迟电路243A可以与时钟CLK同步地通过第一写入地址锁存器至第“M+1”写入地址锁存器263(1:M+1)将内部地址IADD延迟地址延迟时段，以生成自写入存储体地址SW_BK。

图22是示出根据本公开的另外的实施例的地址延迟电路243B的配置的框图。如图22所示，地址延迟电路243B可以包括第一写入地址延迟单元至第“M+1”写入地址延迟单元267(1:M+1))。地址延迟电路243B可以与时钟CLK同步地通过第一写入地址延迟单元至第“M+1”写入地址延迟单元267(1:M+1)将内部地址IADD延迟地址延迟时段，以生成自写入存储体地址SW_BK。

将参照图23和图24来描述如上所述配置的半导体装置20的操作。

如图23所示，当顺序地执行激活操作和读取操作时，可以在从生成用于激活操作的激活脉冲ACTP的时间起经过第一时段td211的时间点处生成用于自操作的自操作脉冲RHP，可以在从生成自操作脉冲RHP的时间起经过第二时段td212的时间点处生成用于自写入操作的自写入脉冲SWTP，并且可以在从生成自写入脉冲SWTP的时间点起经过第三时段td213的时间点处生成用于读取操作的读取脉冲RDP。这里，第一时段td211和第三时段td213中的每一个可以被设置为行地址到列地址延迟tRCD，并且第二时段td212可以被设置为通过经由自读取操作增大从核心电路(图17的223)输出的读取数据DRH_R的设定值来生成写入数据DRH_W并且将写入数据DRH_W存储在核心电路223中所必需的时段。

如图24所示，当顺序地执行激活操作和写入操作时，可以在从生成用于激活操作的激活脉冲ACTP的时间点起经过第一时段td221的时间点处生成用于自操作的自操作脉冲RHP，可以在从生成自操作脉冲RHP的时间点起经过第二时段td222的时间点处生成用于自写入操作的自写入脉冲SWTP，并且可以在从生成自写入脉冲SWTP的时间起经过第三时段td223的时间点处生成用于写入操作的写入脉冲WTP。这里，第一时段td221和第三时段td223中的每一个可以被设置为行地址到列地址延迟tRCD，并且第二时段td222可以设置为通过经由自读取操作增大从核心电路(图17的223)输出的读取数据DRH_R的设定值来生成写入数据DRH_W并且将写入数据DRH_W存储在核心电路223中所必需的时段。

每当执行激活操作以更新关于字线被选择的次数的信息时，半导体装置20可以顺序地执行自读取操作和自写入操作。此外，半导体装置20通过共用列路径电路(图17的列控制电路217和图1的列解码器221)来实现每当执行激活操作时执行的自读取操作和自写入操作，从而最小化由于添加单独电路而导致的面积增大，所述列路径电路在每当执行的用于自读取操作和自写入操作的读取操作和写入操作中使用。此外，当更新关于字线被选择的次数的信息时，半导体装置20不包括在每个字线中的计数器，而是利用包括在由字线共享的数据控制电路227中的计数器(未示出)，从而最小化面积增大。此外，当根据激活操作字线被选择的次数超过参考值时，半导体装置20控制要执行的智能刷新操作，使得可以防止存储在连接到目标字线和相邻字线的单元块中的数据变差。此外，半导体装置20在执行刷新操作时初始化与字线被选择的次数有关的信息，以防止过度执行智能刷新操作，从而降低功耗。

图25是示出根据本公开的实施例的半导体系统31的配置的框图。如图25所示，半导体系统31可以包括控制器311和半导体装置313。

控制器311可以包括第一控制引脚311_1和第二控制引脚311_3。半导体装置313可以包括第一器件引脚313_1和第二器件引脚313_3。控制器311可以通过连接在第一控制引脚311_1和第一器件引脚313_1之间的第一传输线312_1将外部控制信号CA传输到半导体装置313。第一控制引脚311_1、第一传输线312_1和第一器件引脚313_1中的每一个可以根据外部控制信号CA的比特位数实现为多个。控制器311可以通过连接在第二控制引脚311_3和第二器件引脚313_3之间的第二传输线312_3将传输数据TD施加到半导体装置313。控制器311可以通过连接在第二控制引脚311_3和第二器件引脚313_3之间的第二传输线312_3从半导体装置313接收传输数据TD。

每当执行激活操作时，半导体装置313可以顺序地执行自读取操作和自写入操作以更新关于字线被选择的次数的信息。每当执行激活操作时，半导体装置313可以执行通过列路径电路执行的自读取操作和自写入操作，列路径电路也用于读取操作和写入操作，从而最小化用于自读取/自写入操作的电路区域的增大。此外，当更新关于字线被选择的次数的信息时，半导体装置313利用由字线共享的计数器而不是专用于各个字线的计数器，从而最小化面积的增大。此外，当根据激活操作字线被选择的次数超过参考值时，半导体装置313可以执行智能刷新操作，从而防止存储在连接到目标字线和相邻字线的单元块中的数据变差。当执行刷新操作时，半导体装置313可以初始化关于字线被选择的次数的信息，从而防止过度执行智能刷新操作并降低功耗。

图26是示出根据本公开的实施例的半导体系统33的配置的框图。如图26所示，半导体系统33可以包括控制器331和半导体装置333。

控制器331可以包括第一控制引脚331_1、第二控制引脚331_3和第三控制引脚331_5。半导体装置333可以包括第一器件引脚333_1、第二器件引脚333_3和第三器件引脚333_5。控制器331可以通过连接在第一控制引脚331_1与第一器件引脚333_1之间的第一传输线332_1将外部控制信号CA传输到半导体装置333。控制器331可以通过连接在第二控制引脚331_3与第二器件引脚333_3之间的第二传输线332_3将传输数据TD施加到半导体装置333。控制器331可以通过连接在第二控制引脚331_3与第二器件引脚333_3之间的第二传输线332_3从半导体装置333接收传输数据TD。半导体装置333可以通过连接在第三器件引脚333_5与第三控制引脚331_5之间的第三传输线332_5将检测标志RH_D施加到控制器331。

半导体装置313可以当根据激活操作字线被选择的次数超过基于外部控制信号CA的参考值时生成被激活的检测标志RH_D。当接收到检测标志RH_D并且检测标志RH_D被激活时，控制器331可以将外部控制信号CA施加到半导体装置333以便控制半导体装置333执行智能刷新操作。每当根据外部控制信号CA执行激活操作以更新关于字线被选择的次数的信息时，半导体装置333可以顺序地执行自读取操作和自写入操作。此外，半导体装置333可以通过共享读取操作和写入操作中使用的列路径电路来实现每当根据外部控制信号CA执行激活操作时执行的自读取操作和自写入操作。此外，当基于外部控制信号CA更新关于字线被选择的次数的信息时，半导体装置333可以不在每个字线中包括计数器，而是可以使用由字线共享的计数器。此外，半导体装置313可以在根据外部控制信号CA执行刷新操作时初始化关于字线被选择的次数的信息。

图1所示的半导体装置10、图17所示的半导体装置20、图25所示的半导体装置313以及图26所示的半导体装置333可以应用于包括存储系统、图形系统、计算系统和移动系统的电子系统。例如，参见图27，根据本公开的实施例的电子系统1000可以包括：数据存储单元1001、存储器控制器1002、缓冲存储装置(在下文中，缓冲存储器)1003和输入/输出接口1004。

根据来自存储器控制器1002的控制信号，数据存储单元1001可以存储从存储器控制器1002施加的数据(未示出)，读取存储的数据(未示出)，并将该数据输出至存储器控制器1002。此外，数据存储单元1001可以包括非易失性存储器，其即使电源被切断也能够连续地存储数据而不丢失数据。非易失性存储器可以实现为闪存(NOR闪存或NAND闪存)、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移扭矩随机存取存储器(STTRAM)或磁性随机存取存储器(MRAM)。

存储器控制器1002对通过输入/输出接口1004从外部设备(主机设备)施加的命令进行解码，并且根据解码结果来控制对数据存储单元1001和缓冲存储器1003的数据输入/输出。在图27中，存储器控制器1002示为一个块，但是存储器控制器1002可以单独地包括用于控制数据存储单元1001的控制器和用于控制为易失性存储装置的缓冲存储器1003的控制器。存储器控制器1002可以包括图25所示的控制器311或图26所示的控制器331。

缓冲存储器1003可以暂时地存储要由存储器控制器1002处理的数据，即，输入到数据存储单元1001(未示出)/从数据存储单元1001输出的数据。缓冲存储器1003可以根据控制信号存储从存储器控制器1002施加的数据(未示出)。缓冲存储器1003可以包括：图1所示的半导体装置10、图17所示的半导体装置20、图25所示的半导体装置313或者图26所示的半导体装置333。缓冲存储器1003可以读取存储的数据并且将该数据输出至存储器控制器1002。缓冲存储器1003可以包括易失性存储器，例如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)。

输入/输出接口1004可以提供存储器控制器1002与外部设备(主机)之间的物理连接，使得存储器控制器1002可以接收用于从外部设备输入/输出的数据并且与外部设备交换数据的控制信号。输入/输出接口1004可以包括诸如USB、MMC、PCI-E、SAS、SATA、PATA、SCSI、ESDI和IDE的多种接口协议的一种。

电子系统1000可以用作主机设备的辅助存储装置或外部存储装置。电子系统1000可以包括：固态盘(SSD)、通用串行总线(USB)存储器、安全数字卡(SD)、迷你安全数字卡(mSD)、微型安全数字卡(微型SD)、安全数字大容量(SDHC)、记忆棒卡、智能媒体卡(SM)、多媒体卡(MMC)、嵌入式多媒体卡(EMMC)、紧凑快闪(CF)卡等。

图28是示出根据本公开的另外的实施例的电子系统2000的配置的框图。如图28所示，电子系统2000可以包括主机2100和半导体系统2200。

主机2100和半导体系统2200可以利用接口协议相互发送信号。主机2100与半导体系统2200之间使用的接口协议可以包括：多媒体卡(MMC)、增强型小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、外围组件互连-快速(PCI-e或者PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、串行附接SCSI(SAS)、通用串行总线(USB)等。

半导体系统2200可以包括控制器2300和半导体装置2400(1:K)。每当执行激活操作以更新字线被选择的次数的信息时，半导体装置2400(1:K)的每一个可以顺序地执行自读取操作和自写入操作。半导体装置2400(1:K)的每一个可以实现每当通过共享在读取操作和写入操作中使用的列路径电路来执行激活操作时执行的自读取操作和自写入操作。半导体装置2400(1:K)的每一个可以进行控制使得当根据激活操作字线被选择的次数超过参考值时执行智能刷新操作。半导体装置2400(1:K)的每一个可以当执行刷新操作时，初始化字线被选择的次数的信息。

半导体装置2400(1:K)的每一个可以包括图1所示的半导体装置10、图17所示的半导体装置20、图25所示的半导体装置313或者图26所示的半导体装置333。半导体装置2400(1:K)的每一个可以利用动态随机存取存储器(DRAM)、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)和铁电随机存取存储器(FRAM)的一个来实现。

已经结合以上所述的一些实施例描述了构思。本领域技术人员将理解的是，在不脱离本公开的范围和精神的情况下，能够进行各种修改、添加和替换。因此，本说明书中公开的实施例不应该从限制性的角度而是从说明性的角度来考虑。构思的范围不限于以上描述，而是由所附权利要求限定，并且在等同范围内的所有显著特征应被解释为包括在构思中。此外，可以组合实施例以形成附加实施例。

Claims (31)

1.一种半导体装置，包括：

信息更新控制电路，其：在执行激活操作时生成用于自读取操作的自读取脉冲、用于自写入操作的自写入脉冲、以及在信息更新时段期间被激活的信息更新时段信号；以及

列控制电路，其：

当根据所述自读取脉冲执行所述自读取操作时或者当根据读取脉冲执行读取操作时，生成用于输出存储在核心电路中的数据或选择信息数据的读取列选通脉冲，以及

当根据所述自写入脉冲执行所述自写入操作时或者当根据写入脉冲执行写入操作时，生成用于将所述数据或所述选择信息数据存储在所述核心电路中的写入列选通脉冲。

2.根据权利要求1所述的半导体装置，其中，所述信息更新控制电路包括命令脉冲延迟电路，所述命令脉冲延迟电路：

基于在执行所述激活操作时生成的激活脉冲来生成延迟读取脉冲和所述自读取脉冲，以及

基于所述自读取脉冲来生成延迟写入脉冲和所述自写入脉冲。

3.根据权利要求2所述的半导体装置，其中，所述命令脉冲延迟电路包括：

第一命令脉冲延迟电路，其：将所述激活脉冲延迟第一命令脉冲延迟时段以生成所述自读取脉冲；以及

第二命令脉冲延迟电路，其：将所述自读取脉冲延迟第二命令脉冲延迟时段以生成所述自写入脉冲。

4.根据权利要求3所述的半导体装置，

其中，所述第一命令脉冲延迟时段被设置为行地址到列地址延迟tRCD，以及

其中，所述第二命令脉冲延迟时段被设置为通过增大在所述自读取操作期间输出的读取数据的设定值来生成写入数据并且将所述写入数据存储在所述核心电路中所必需的时段。

5.根据权利要求3所述的半导体装置，其中，所述第一命令脉冲延迟电路包括读取命令脉冲锁存器或读取命令脉冲延迟单元，所述读取命令脉冲锁存器或所述读取命令脉冲延迟单元：顺序地延迟所述激活脉冲以生成所述延迟读取脉冲。

6.根据权利要求5所述的半导体装置，其中，所述第二命令脉冲延迟电路包括写入命令脉冲锁存器或写入命令脉冲延迟单元，所述写入命令脉冲锁存器或所述写入命令脉冲延迟单元：顺序地延迟所述自读取脉冲以生成所述延迟写入脉冲。

7.根据权利要求3所述的半导体装置，其中，所述信息更新控制电路还包括：

第一地址延迟电路，其：将内部地址延迟第一地址延迟时段，以生成自读取存储体地址；以及

第二地址延迟电路，其：将所述自读取存储体地址延迟第二地址延迟时段，以生成自写入存储体地址。

8.根据权利要求7所述的半导体装置，

其中，所述第一命令脉冲延迟时段被设置为与所述第一地址延迟时段相同，以及

其中，所述第二命令脉冲延迟时段被设置为与所述第二地址延迟时段相同。

9.根据权利要求3所述的半导体装置，其中，所述信息更新控制电路还包括信息更新时段信号生成电路，所述信息更新时段信号生成电路：基于所述激活脉冲、所述延迟读取脉冲、所述自读取脉冲、所述延迟写入脉冲和所述自写入脉冲来生成信息更新时段信号。

10.根据权利要求9所述的半导体装置，

其中，所述信息更新时段信号生成电路：生成在信息更新时段期间被激活的所述信息更新时段信号，以及

其中，所述信息更新时段是所述第一命令脉冲延迟时段和所述第二命令脉冲延迟时段的总和。

11.根据权利要求1所述的半导体装置，

其中，所述核心电路包括第一单元块和第二单元块，

其中，所述第一单元块和所述第二单元块被连接到相同的字线，以及

其中，所述第一单元块与所述第二单元块被连接到不同的位线。

12.根据权利要求11所述的半导体装置，

其中，通过数据线接收到的所述数据在所述写入操作中被存储在所述第一单元块中，

其中，存储在所述第一单元块中的所述数据在所述读取操作中通过所述数据线被输出，

其中，通过所述数据线接收到的写入数据在所述自写入操作中被存储在所述第二单元块中作为所述选择信息数据，以及

其中，存储在所述第二单元块中的所述选择信息数据在所述自读取操作中通过所述数据线被输出作为读取数据。

13.根据权利要求12所述的半导体装置，其中，所述选择信息数据包括关于根据所述激活操作字线被选择的次数的信息。

14.根据权利要求11所述的半导体装置，还包括列解码器，所述列解码器：基于所述信息更新时段信号、所述读取列选通脉冲和所述写入列选通脉冲来生成第一列选择信号和第二列选择信号中的一个，所述第一列选择信号用于选择与所述第一单元块连接的至少一个第一位线，所述第二列选择信号用于选择与所述第二单元块连接的至少一个第二位线。

15.根据权利要求14所述的半导体装置，其中，所述列解码器：

当所述读取操作或所述写入操作被执行时，生成所述第一列选择信号，以及

当所述自读取操作或所述自写入操作被执行时，生成所述第二列选择信号。

16.根据权利要求1所述的半导体装置，还包括数据控制电路，所述数据控制电路：

在所述自读取操作被执行时，增大从单元块输出的读取数据的设定值，以及

当所述自写入操作被执行时，生成具有增大的所述设定值的写入数据。

17.根据权利要求16所述的半导体装置，其中，所述数据控制电路包括：

计数脉冲生成电路，其：生成计数脉冲，所述计数脉冲根据所述信息更新时段信号和所述读取列选通脉冲在执行所述自读取操作时被激活；

计数器，其：基于所述计数脉冲增大所述读取数据的设定值以输出计数数据；以及

写入数据输出电路，其：当根据所述写入列选通脉冲执行所述自写入操作时，输出所述计数数据作为所述写入数据。

18.一种半导体装置，包括：

核心电路，其包括连接到字线的第一单元块和第二单元块；

列控制电路，其：

当根据激活脉冲执行自读取操作时或者当根据读取脉冲执行读取操作时，生成用于输出存储在所述核心电路中的数据或选择信息数据的读取列选通脉冲，以及

当根据所述激活脉冲执行自写入操作时或者当根据写入脉冲执行写入操作时，生成用于将所述数据或所述选择信息数据存储在所述核心电路中的写入列选通脉冲；以及

列解码器，其：基于读取列选通脉冲、写入列选通脉冲和信息更新时段信号来生成第一列选择信号和第二列选择信号中的一个，所述第一列选择信号用于选择与所述第一单元块连接的至少一个第一位线，所述第二列选择信号用于选择与所述第二单元块连接的至少一个第二位线。

19.根据权利要求18所述的半导体装置，其中，所述选择信息数据包括关于根据激活操作字线被选择的次数的信息。

20.根据权利要求18所述的半导体装置，

其中，通过数据线接收到的所述数据在所述写入操作中被存储在所述第一单元块中，

其中，存储在所述第一单元块中的所述数据在所述读取操作中通过所述数据线被输出，

其中，通过所述数据线接收到的写入数据在所述自写入操作中被存储在所述第二单元块中作为所述选择信息数据，以及

其中，存储在所述第二单元块中的所述选择信息数据在所述自读取操作中通过所述数据线被输出作为读取数据。

21.根据权利要求18所述的半导体装置，其中，所述列解码器：

当所述读取操作或所述写入操作被执行时，生成所述第一列选择信号，以及

当所述自读取操作或所述自写入操作被执行时，生成所述第二列选择信号。

22.根据权利要求18所述的半导体装置，还包括数据控制电路，所述数据控制电路：

当所述自读取操作被执行时，增大从所述第二单元块输出的读取数据的设定值，以及

当所述自写入操作被执行时，生成具有增大的所述设定值的写入数据。

23.根据权利要求22所述的半导体装置，其中，所述数据控制电路包括：

计数脉冲生成电路，其：生成计数脉冲，所述计数脉冲根据所述信息更新时段信号和所述读取列选通脉冲在执行所述自读取操作时被激活；

计数器，其：基于所述计数脉冲来增大所述读取数据的设定值以输出计数数据；以及

写入数据输出电路，其：当根据所述写入列选通脉冲执行所述自写入操作时，输出所述计数数据作为所述写入数据。

24.一种半导体装置，包括：

信息更新控制电路，其：基于在从激活脉冲被生成的时间点起经过预设时段的时间点处生成的自操作脉冲，生成用于自读取操作的自读取脉冲、用于自写入操作的自写入脉冲、以及在信息更新时段期间被激活的信息更新时段信号；以及

列控制电路，其：

当根据所述自读取脉冲执行所述自读取操作时或者当根据读取脉冲执行读取操作时，生成用于输出存储在核心电路中的数据或选择信息数据的读取列选通脉冲，以及

当根据所述自写入脉冲执行所述自写入操作时或者当根据写入脉冲执行写入操作时，生成用于将所述数据或所述选择信息数据存储在所述核心电路中的写入列选通脉冲。

25.根据权利要求24所述的半导体装置，

还包括控制信号解码器，所述控制信号解码器：对外部控制信号进行解码，以生成用于激活操作的所述激活脉冲，

其中，所述控制信号解码器：在从所述激活脉冲被生成的时间点起经过行地址到列地址延迟tRCD时段的时间点处生成所述自操作脉冲。

26.根据权利要求25所述的半导体装置，其中，所述信息更新控制电路包括命令脉冲延迟电路，所述命令脉冲延迟电路：

输出所述自操作脉冲作为自读取脉冲，以及

基于所述自操作脉冲来生成延迟写入脉冲和所述自写入脉冲。

27.根据权利要求26所述的半导体装置，其中，所述命令脉冲延迟电路：将所述自操作脉冲延迟命令脉冲延迟时段，以生成所述自写入脉冲。

28.根据权利要求26所述的半导体装置，其中，所述命令脉冲延迟电路包括写入命令脉冲锁存器或写入命令脉冲延迟单元，所述写入命令脉冲锁存器或所述写入命令脉冲延迟单元：顺序地延迟所述自操作脉冲以生成所述延迟写入脉冲。

29.根据权利要求27所述的半导体装置，其中，所述信息更新控制电路还包括地址延迟电路，所述地址延迟电路：

输出内部地址作为自读取存储体地址，以及

将所述内部地址延迟地址延迟时段，以生成自写入存储体地址。

30.根据权利要求29所述的半导体装置，其中，所述命令脉冲延迟时段被设定为与所述地址延迟时段相同。

31.根据权利要求26所述的半导体装置，还包括信息更新时段信号生成电路，所述信息更新时段信号生成电路：基于所述自操作脉冲、所述延迟写入脉冲和所述自写入脉冲来生成所述信息更新时段信号。

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