KR102471567B1 - 메모리 장치 및 메모리 장치의 제어 방법 - Google Patents

메모리 장치 및 메모리 장치의 제어 방법 Download PDF

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Abstract

본 개시의 일 실시 형태의 메모리 장치는, 메모리 셀을 구비하고 있다. 이 메모리 셀은, 저항 상태가 제1 저항 상태와 제2 저항 상태로 변화하는 저항 변화형 소자와, 선택 소자를 포함하고 있다. 이 메모리 장치는, 또한 저항 변화형 소자의 상태를 변화시킴으로써 메모리 셀에 대한 데이터 기입과 데이터 소거를 행하는 구동 회로를 구비하고 있다. 구동 회로는, 데이터 소거 시에, 메모리 셀에 인가하는 전압을 단계적으로 바꿈과 함께, 메모리 셀에 흐르는 전류의 크기를 제한하는 전류 제한값을 단계적으로 바꾼다.

Description

메모리 장치 및 메모리 장치의 제어 방법
본 개시는, 메모리 장치 및 메모리 장치의 제어 방법에 관한 것이다.
불휘발성 메모리로서, ReRAM(Resistive Random Access Memory: 저항 변화형 메모리), CBRAM(Conduction Bridge Random Access Memory: 도전성 브리지 메모리), PCRAM(Phase-Change Random Access Memory: 상 변화 메모리), MRAM(Magnetoresistive Random Access Memory: 자기 저항 메모리), STTRAM(Spin Transfer Torque Random Access Memory: 스핀 주입 메모리) 등이 알려져 있다. ReRAM은, 저항 상태의 변화에 의해 데이터를 기억하는 저항 변화형 소자를 불휘발성 기억 소자로서 사용하고 있다(예를 들어 특허문헌 1, 2 참조).
또한, 상기 불휘발성 메모리를 사용한 메모리 셀의 구성으로서, 1R(1 Resistor) 타입이나 1D1R(1 Diode 1 Resistor) 타입이 알려져 있다. 그러한 메모리 셀을 복수의 비트선과 복수의 워드선의 교차부에 배치한 크로스 포인트형 메모리 장치가 알려져 있다.
일본 특허 공개 제2011-243265호 공보 국제 공개 제2016/072173호
메모리 셀에 저항 변화형 소자를 사용한 크로스 포인트형 메모리 장치에 있어서, 데이터의 기입은, 예를 들어 메모리 셀에 기입에 필요한 전압을 인가하여 저항 변화형 소자를 고저항 상태로부터 저저항 상태로 변화시킴으로써 행해진다. 이 데이터의 기입은 「세트」라고 불린다. 데이터의 소거는, 예를 들어 메모리 셀에 소거에 필요한 전압을 인가하여 저항 변화형 소자를 저저항 상태로부터 고저항 상태로 변화시킴으로써 행해진다. 이 데이터의 소거는 「리셋」이라고 불린다.
리셋된 메모리 셀에서는, 인가되는 전압의 크기에 따라 유지 특성이나 수명이 크게 상이하다. 예를 들어, 메모리 셀에 인가되는 전압(메모리 셀 전압)이 적정한 범위를 하회한 경우에는, 유지 특성이 열화된다. 또한, 예를 들어 메모리 셀 전압이 적정한 범위를 상회한 경우에는, 기입ㆍ소거의 반복 스트레스에 의해, 재기입 수명이 저하된다. 따라서, 리셋된 메모리 셀의 유지 특성이나 재기입 수명의 저하를 억제하는 것이 가능한 메모리 장치 및 메모리 장치의 제어 방법을 제공하는 것이 바람직하다.
본 개시의 일 실시 형태의 메모리 장치는, 제1 배선과 제2 배선의 교차부에 배치되어 메모리 셀을 구비하고 있다. 이 메모리 셀은, 저항 상태가 제1 저항 상태와 제2 저항 상태로 변화하는 저항 변화형 소자와, 선택 소자를 포함하고 있다. 이 메모리 소자는, 또한 저항 변화형 소자를 제1 상태로부터 제2 상태로 변화시킴으로써 메모리 셀에 데이터의 기입을 행하고, 저항 변화형 소자를 제2 상태로부터 제1 상태로 변화시킴으로써 메모리 셀에 기억된 데이터의 소거를 행하는 구동 회로를 구비하고 있다. 구동 회로는, 데이터의 소거를 행할 때, 메모리 셀에 인가하는 전압을 단계적으로 바꿈과 함께, 메모리 셀에 흐르는 전류의 크기를 제한하는 전류 제한값을 단계적으로 바꾼다.
본 개시의 일 실시 형태의 메모리 장치의 제어 방법은, 제1 배선과 제2 배선의 교차부에 배치되어 메모리 셀에 대하여, 구동 회로에 의해 이하의 2개를 행하는 것을 포함한다. 여기서, 메모리 셀은, 저항 상태가 제1 저항 상태와 제2 저항 상태로 변화하는 저항 변화형 소자와, 선택 소자를 포함하고 있다.
(1) 저항 변화형 소자를 제1 상태로부터 제2 상태로 변화시킴으로써 메모리 셀에 데이터의 기입을 행하는 것
(2) 저항 변화형 소자를 제2 상태로부터 제1 상태로 변화시킴으로써 메모리 셀에 기억된 데이터의 소거를 행하는 것
이 제어 방법은, 데이터의 소거를 행할 때, 메모리 셀에 인가하는 전압을 단계적으로 바꿈과 함께, 메모리 셀에 흐르는 전류의 크기를 제한하는 전류 제한값을 단계적으로 바꾼다.
본 개시의 일 실시 형태의 메모리 장치 및 메모리 장치의 제어 방법에서는, 데이터의 소거를 행할 때, 메모리 셀에 인가하는 전압이 단계적으로 바뀌고, 메모리 셀에 흐르는 전류의 크기를 제한하는 전류 제한값도 단계적으로 바뀐다. 이에 의해, 데이터의 소거가 완료되었을 때 저항 변화형 소자에 인가되는 전압을 적정 전압 범위 내에 수용할 수 있다.
본 개시의 일 실시 형태의 메모리 장치 및 메모리 장치의 제어 방법에 따르면, 데이터의 소거가 완료되었을 때 저항 변화형 소자에 인가되는 전압을 적정 전압 범위 내에 수용할 수 있도록 하였으므로, 리셋된 메모리 셀의 유지 특성이나 재기입 수명의 저하를 억제할 수 있다. 또한, 본 기술의 효과는, 여기에 기재된 효과에 반드시 한정되지는 않으며, 본 명세서 내에 기재된 어느 효과여도 된다.
도 1은, 불휘발성 기억 소자로서 저항 변화형 소자를 사용한 저항 변화형 메모리 소자의 제1 예를 도시하는 회로도이다.
도 2는, 불휘발성 기억 소자로서 저항 변화형 소자를 사용한 저항 변화형 메모리 소자의 제2 예를 도시하는 회로도이다.
도 3은, 본 개시의 제1 실시 형태에 관한 정보 처리 시스템의 기능 블록의 일례를 도시하는 도면이다.
도 4는, 도 3의 메모리 셀 어레이 유닛의 기능 블록의 일례를 도시하는 도면이다.
도 5는, 도 3의 메모리 셀 어레이의 회로 구성의 일례를 도시하는 도면이다.
도 6은, 도 3의 전압 제어 회로의 회로 구성의 일례를 도시하는 도면이다.
도 7은, 도 3의 전압 제어 회로의 회로 구성의 일례를 도시하는 도면이다.
도 8은, 도 3의 전류 제어 회로의 회로 구성의 일례를 도시하는 도면이다.
도 9는, 비교예 1에 관한 메모리 셀에 있어서의 리셋 동작의 일례를 도시하는 타이밍 차트이다.
도 10은, 비교예 2에 관한 메모리 셀에 있어서의 리셋 동작의 일례를 도시하는 타이밍 차트이다.
도 11은, 비교예 3에 관한 메모리 셀에 있어서의 리셋 동작의 일례를 도시하는 타이밍 차트이다.
도 12는, 본 실시 형태에 관한 정보 처리 시스템에 관한 메모리 셀에 있어서의 리셋 동작의 일례를 도시하는 타이밍 차트이다.
도 13은, 본 개시의 제3 실시 형태에 관한 정보 처리 시스템에 관한 메모리 셀에 있어서의 리셋 동작의 일례를 도시하는 타이밍 차트이다.
도 14는, 도 13의 리셋 동작의 일 변형예를 도시하는 타이밍 차트이다.
도 15는, 도 11의 리셋 동작의 일 변형예를 도시하는 타이밍 차트이다.
도 16은, 도 1의 정보 처리 시스템의 기능 블록의 일 변형예를 도시하는 도면이다.
도 17은, 도 16의 전류 검출 회로의 회로 구성의 일례를 도시하는 도면이다.
도 18은, 도 16의 메모리 장치에 있어서의 에러 처리의 일례를 도시하는 흐름도이다.
이하, 개시를 실시하기 위한 형태에 대하여, 도면을 참조하여 상세하게 설명한다. 또한, 설명은 이하의 순서로 행한다.
0. 저항 변화형 메모리 소자의 설명(도 1, 도 2)
1. 제1 실시 형태(도 3 내지 도 12)
2. 제2 실시 형태(도 13 내지 도 14)
3. 각 실시 형태의 변형예(도 15)
4. 제3 실시 형태의 변형예(도 16 내지 도 18)
<0. 저항 변화형 메모리 소자의 설명>
[구성]
도 1은, 불휘발성 기억 소자로서 저항 변화형 소자 VR을 사용한 저항 변화형 메모리 소자의 제1 예를 도시한 것이다. 도 2는, 저항 변화형 메모리 소자의 제2 예를 도시한 것이다.
도 1에 도시한 저항 변화형 메모리 소자는, 저항 변화형 소자 VR과 3단자의 MOS(Metal Oxide Semiconductor) 트랜지스터 TE를 포함하는 1T1R(1 Transistor 1 Resistor) 타입의 메모리 셀 MC를 갖는 구조로 되어 있다. MOS 트랜지스터 TE의 게이트 단자는 워드선 WL에 접속되고, 드레인 단자는 비트선 BL에 접속되고, 소스 단자는 저항 변화형 소자 VR을 통하여 소스선 SL에 접속되어 있다. 비트선 BL 및 소스선 SL에는 각각, 배선 저항 RBL, RSL이 존재한다. 비트선 BL 및 소스선 SL에는 또한, 각각 기생 용량 CBL, CSL이 존재한다.
1T1R 타입의 저항 변화형 메모리 소자를 사용하여 메모리 셀 어레이를 구성하는 경우, 비트선 BL, 워드선 WL 및 소스선 SL의 3개의 배선이 필요하게 되어, 크로스 포인트형 메모리 장치의 장점인 메모리 셀 MC의 고밀도 배치가 곤란하게 된다. 1T1R 타입에서는, 워드선 WL에 의해 메모리 셀 MC의 전류값을 제어할 수 있다. 이에 의해 저항 변화형 소자 VR의 저항 변화 시의 비트선 BL과 워드선 WL의 전압 변화를 억제할 수 있다.
도 2에 도시한 저항 변화형 메모리 소자는, 저항 변화형 소자 VR과 선택 소자 SE를 직렬 접속한 1S1R(1 Selector 1 Resistor) 타입의 메모리 셀 MC를 갖는 구조로 되어 있다. 또한, 도 2에서는 1S1R 타입의 메모리 셀 MC로서, 선택 소자 SE에 다이오드를 사용한 1D1R(1 Diode 1 Resistor) 타입의 메모리 셀 MC의 구조를 도시한다.
이러한 1D1R 타입의 메모리 셀 MC를, 복수의 비트선 BL과 복수의 워드선 WL의 교차부에 배치함으로써 크로스 포인트형 메모리 장치가 구성된다. 그러한 크로스 포인트형 메모리 장치에 있어서, 비트선 BL은 저항 변화형 소자 VR의 일단에 접속되고, 워드선 WL은 선택 소자 SE의 일단에 접속된다. 비트선 BL 및 워드선 WL에는 각각, 배선 저항 RBL, RWL이 존재한다. 비트선 BL 및 워드선 WL에는 또한, 각각 기생 용량 CBL, CWL이 존재한다.
저항 변화형 메모리 소자에 있어서, 저항 변화형 소자 VR의 저항 상태는 고저항 상태와 저저항 상태로 변화하며, 기억되는 데이터값은 예를 들어 고저항 상태라면 "0", 저저항 상태라면 "1"로 구별된다.
[과제]
크로스 포인트형 메모리 장치에 있어서는, 고밀도의 메모리 셀 어레이를 실현하기 위해, 1D1R 타입과 같이 선택 소자 SE에 3단자의 MOS 트랜지스터 TE가 아니라, 2단자의 선택 소자 SE가 사용되는 경우가 많다. 그 때문에, 선택 소자 SE가 전류를 제한하기 위한 기능을 갖지 않는다.
저항 변화형 메모리 소자에 있어서는, 소거(리셋) 동작 시에, 2종류의 전압이 존재한다. 구체적으로는, 1종류째 전압은, 저저항 상태의 저항 변화형 소자 VR의 저항 상태를 반전시키기 위해 필요한 전류를 흘리기 위한 전압이다. 2종류째 전압은, 저항 변화형 소자 VR이 고저항 상태로 변화한 후, 그 고저항 상태의 특성을 안정시키기 위해 필요한 어떤 일정한 범위의 전압 Vhrs_limit이다. 전압 Vhrs_limit가, 본 개시의 「적정 전압 범위」의 일 구체예에 상당한다. 전압 Vhrs_limit는, 데이터의 소거를 행할 때 후술하는 초기 리셋 전압 Vrst1이 메모리 셀 MC에 인가되었을 때 선택 소자 SE에 인가되는 전압값과, 데이터의 소거를 행할 때 초기 리셋 전압 Vrst1이 메모리 셀 MC에 인가되었을 때 저항 변화형 소자 VR에 인가되는 전압값의 사이에 끼워진 범위에 상당한다.
선택 소자 SE의 변동의 크기에 따라서는, 선택 소자 SE의 한 번의 선택에 의해, 저항 변화형 소자 VR에 인가되는 전압이 소정 범위의 전압 Vhrs_limit보다 낮아지는 경우가 있다. 이 경우, 저항 변화형 소자 VR의 저항값이 원하는 값보다 낮은 것으로 되어 버려, 유지 특성이 열화될 가능성이 있다. 또한, 선택 소자 SE의 변동의 크기에 따라서는, 선택 소자 SE의 두 번의 선택에 의해, 저항 변화형 소자 VR에 인가되는 전압이 소정 범위의 전압 Vhrs_limit보다 높아지는 경우가 있다. 이 경우, 기입ㆍ소거의 반복 스트레스에 의해, 저항 변화형 소자 VR이 열화, 파괴되기 쉬워져, 재기입 수명이 저하될 가능성이 있다.
<1. 제1 실시 형태>
[구성]
도 3은, 본 개시의 제1 실시 형태에 관한 정보 처리 시스템의 기능 블록의 일례를 도시한 것이다. 이 정보 처리 시스템은, 호스트 컴퓨터(100) 및 메모리 장치(200)를 구비하고 있다. 메모리 장치(200)는, 메모리 컨트롤러(300), 1개 또는 복수의 메모리 셀 어레이 유닛(400) 및 전원 회로(500)를 구비하고 있다. 또한, 도 3에는, 1개의 메모리 셀 어레이 유닛(400)이 마련되어 있는 모습이 예시되어 있다. 메모리 컨트롤러(300)가, 본 개시의 「판정부」의 일 구체예에 상당한다.
(호스트 컴퓨터(100))
호스트 컴퓨터(100)는, 메모리 장치(200)를 제어한다. 구체적으로는, 호스트 컴퓨터(100)는, 액세스처의 논리 어드레스를 지정하는 커맨드를 발행하여, 그 커맨드나 데이터를 메모리 장치(200)에 공급한다. 또한, 호스트 컴퓨터(100)는, 메모리 장치(200)로부터 출력된 데이터를 수취한다. 여기서, 커맨드는, 메모리 장치(200)를 제어하기 위한 것이며, 예를 들어 데이터의 기입 처리를 지시하는 라이트 커맨드, 데이터의 판독 처리를 지시하는 리드 커맨드, 또는 데이터의 소거 처리를 지시하는 리셋 커맨드를 포함한다. 또한, 논리 어드레스는, 호스트 컴퓨터(100)가 정의하는 어드레스 공간에 있어서, 호스트 컴퓨터(100)가 메모리 장치(200)에 액세스할 때의 액세스 단위의 영역마다 할당된 어드레스이다. 이 액세스 단위의 영역을 이하, 「섹터」라고 칭한다.
(메모리 컨트롤러(300))
메모리 컨트롤러(300)는, 1개 또는 복수의 메모리 셀 어레이 유닛(400)을 제어한다. 메모리 컨트롤러(300)는, 호스트 컴퓨터(100)로부터, 논리 어드레스를 지정하는 라이트 커맨드를 수취한다. 또한, 메모리 컨트롤러(300)는, 라이트 커맨드에 따라, 데이터의 기입 처리를 실행한다. 이 기입 처리에 있어서는, 논리 어드레스가 물리 어드레스로 변환되고, 그 물리 어드레스에 데이터가 기입된다. 여기서, 물리 어드레스는, 메모리 컨트롤러(300)가 1개 또는 복수의 메모리 셀 어레이 유닛(400)에 액세스할 때의 액세스 단위마다 1개 또는 복수의 메모리 셀 어레이 유닛(400)에 있어서 할당된 어드레스이다. 메모리 컨트롤러(300)가 1개 또는 복수의 메모리 셀 어레이 유닛(400)에 액세스하는 단위는, 예를 들어 섹터와 동일한 것으로 한다. 이 경우, 1개 또는 복수의 메모리 셀 어레이 유닛(400)에 있어서, 섹터마다 물리 어드레스가 할당된다. 또한, 메모리 컨트롤러(300)는, 논리 어드레스를 지정하는 리드 커맨드를 수취하면, 그 논리 어드레스를 물리 어드레스로 변환하고, 그 물리 어드레스로부터 데이터를 판독한다. 그리고, 메모리 컨트롤러(300)는, 판독한 데이터를 리드 데이터로서 호스트 컴퓨터(100)에 출력한다. 또한, 메모리 컨트롤러(300)는, 호스트 컴퓨터(100)로부터, 논리 어드레스를 지정하는 리셋 커맨드를 수취하면, 그 논리 어드레스를 물리 어드레스로 변환하고, 그 물리 어드레스에 기입된 데이터를 소거한다. 메모리 컨트롤러(300)에 의한 액세스 단위는, 호스트 컴퓨터(100)에 의한 액세스 단위와 동일하게 되어 있어도 되고, 상이해도 된다.
(전원 회로(500))
전원 회로(500)는, 1개 또는 복수의 메모리 셀 어레이 유닛(400)에 대하여 원하는 전압을 공급하는 것이다. 구체적으로는, 전원 회로(500)는, 후술하는 비트선 디코더(26)에 대하여, 기입 시에 사용하는 세트 전압, 판독 시에 사용하는 센스 전압 및 소거 시에 사용하는 리셋 전압을 공급한다. 이때의 리셋 전압에는, 예를 들어 초기 비트 전압 Vbl1, 후기 비트 전압 Vbl2, 공통 전압 Vinh 등이 포함된다. 또한, 전원 회로(500)는, 후술하는 워드선 디코더(23)에 대하여, 센스 전압 및 리셋 전압을 공급한다. 이때의 리셋 전압에는, 예를 들어 초기 워드 전압 Vwl1, 후기 워드 전압 Vwl2 등이 포함된다. 초기 워드 전압 Vwl1과 초기 비트 전압 Vbl1의 차분(=초기 워드 전압 Vwl1-초기 비트 전압 Vbl1)인 초기 리셋 전압 Vrst1이, 본 개시의 「제1 전압」의 일 구체예에 상당한다. 초기 리셋 전압 Vrst1은, 리셋 동작에 있어서, 저항 변화형 소자 VR이 저저항 상태로 되었을 때 선택 소자 SE를 선택 상태로 하는 전압이다. 후기 워드 전압 Vwl2와 후기 비트 전압 Vbl2의 차분(=후기 워드 전압 Vwl2-후기 비트 전압 Vbl2)인 후기 리셋 전압 Vrst2가, 본 개시의 「제2 전압」의 일 구체예에 상당한다. 후기 리셋 전압 Vrst2는, 리셋 동작에 있어서, 저항 변화형 소자 VR이 고저항 상태로 되었을 때 선택 소자 SE를 선택 상태로 하는 전압이며, 초기 리셋 전압 Vrst1보다 큰 값으로 되어 있다.
(메모리 셀 어레이 유닛(400))
이어서, 메모리 셀 어레이 유닛(400)에 대하여 설명한다. 도 4는, 메모리 셀 어레이 유닛(400)의 기능 블록의 일례를 도시한 것이다. 메모리 셀 어레이 유닛(400)은, 예를 들어 반도체 칩으로 구성되어 있다. 메모리 셀 어레이 유닛(400)은, 제어 회로(10), 구동 회로(20) 및 메모리 셀 어레이(30)를 갖고 있다. 제어 회로(10)는, 메모리 컨트롤러(300)와의 사이에서, 커맨드, 라이트 데이터 및 리드 데이터 등을 교환한다. 제어 회로(10)는, 라이트 커맨드에 따라, 메모리 셀 어레이(30)에 데이터를 기입하고, 리드 커맨드에 따라, 메모리 셀 어레이(30)로부터 데이터를 판독한다. 또한, 제어 회로(10)는, 리셋 커맨드에 따라, 메모리 셀 어레이(30)에 있어서의 소정의 개소의 데이터를 소거한다.
(메모리 셀 어레이(30))
도 5는, 메모리 셀 어레이(30)의 회로 구성의 일례를 도시한 것이다. 메모리 셀 어레이(30)는, n(n은 2 이상의 정수)개의 섹터를 갖고 있다. 각각의 섹터는, 섹터의 사이즈에 따른 개수의 복수의 메모리 셀 MC를 갖고 있다. 그리고, 섹터마다 물리 어드레스가 할당된다.
메모리 셀 어레이(30)는, 소위 크로스 포인트형 메모리 셀 어레이이며, 구체적으로는 복수의 워드선 WL과, 복수의 비트선 BL과, 워드선 WL과 비트선 BL이 서로 대향하는 위치마다 1개씩 배치된 복수의 메모리 셀 MC를 갖고 있다. 워드선 WL이, 본 개시의 「제1 배선」의 일 구체예에 상당한다. 비트선 BL이, 본 개시의 「제2 배선」의 일 구체예에 상당한다. 도 5에는, 3개의 비트선 BL0, BL1, BL2와 3개의 워드선 WL0, WL1, WL2의 교차부에 메모리 셀 MC가 배치된 예가 도시되어 있다. 또한, 비트선 BL, 워드선 WL 및 메모리 셀 MC의 수는 도시한 예에 한정되지 않는다.
메모리 셀 어레이(30)에서는, 외부로부터의 어드레스 입력에 의해 지정되는 메모리 셀 MC에 데이터를 기입할 수 있다. 또한, 어드레스 입력에 의해 지정되는 메모리 셀 MC에 기억된 데이터를 판독할 수 있다. 메모리 셀 MC에 기억되는 데이터값은 저항 변화형 소자 VR의 저항 상태로 구별된다. 예를 들어 고저항 상태라면"0", 저저항 상태라면 "1"로 구별된다. 고저항 상태가, 본 개시의 「제1 저항 상태」의 일 구체예에 상당한다. 저저항 상태가, 본 개시의 「제2 저항 상태」의 일 구체예에 상당한다.
(구동 회로(20))
이어서, 구동 회로(20)에 대하여 설명한다. 구동 회로(20)는, 데이터의 소거를 행할 때, 메모리 셀 MC에 인가하는 전압을 단계적으로 바꿈과 함께, 메모리 셀 MC에 흐르는 전류의 크기를 제한하는 전류 제한값을 단계적으로 바꾼다. 구체적으로는, 구동 회로(20)는, 데이터의 소거를 행할 때, 메모리 셀 MC에 인가하는 전압을 단계적으로 크게 하고, 메모리 셀 MC에 흐르는 전류의 크기를 제한하는 전류 제한값을 단계적으로 작게 한다.
구동 회로(20)는, 예를 들어 도 4에 도시한 바와 같이, 타이밍 제어 회로(21), 전압 제어 회로(22), 워드선 디코더(23), 전압 제어 회로(24), 전류 제어 회로(25) 및 비트선 디코더(26)를 갖고 있다.
타이밍 제어 회로(21)는, 전압 제어 회로(22, 24)에 대하여 출력 전압을 변경하는 타이밍을 제어하는 신호를 출력한다. 타이밍 제어 회로(21)는, 예를 들어 후술하는 제1 리셋 인에이블 신호/rst_en1을 high로 함으로써, 전압 제어 회로(22)의 출력 전압을 전압 Vwl1로 설정한다. 타이밍 제어 회로(21)는, 예를 들어 후술하는 제2 리셋 인에이블 신호/rst_en2를 high로 함으로써, 전압 제어 회로(22)의 출력 전압을 전압 Vwl2로 설정한다. 타이밍 제어 회로(21)는, 예를 들어 후술하는 제3 리셋 인에이블 신호/rst_en3을 high로 함으로써, 전압 제어 회로(24)의 출력 전압을 전압 Vbl1로 설정한다. 타이밍 제어 회로(21)는, 예를 들어 후술하는 제4 리셋 인에이블 신호/rst_en4를 high로 함으로써, 전압 제어 회로(24)의 출력 전압을 전압 Vbl2로 설정한다.
타이밍 제어 회로(21)는, 또한 전류 제어 회로(25)에 대하여 전류 제한값을 변경하는 타이밍을 제어하는 신호를 출력한다. 타이밍 제어 회로(21)는, 예를 들어 후술하는 제5 리셋 인에이블 신호/rst_en5를 high로 함으로써, 전류 제어 회로(25)의 전류 제한값을 정전류(초기 리셋 전류 Irst1)로 설정한다. 타이밍 제어 회로(21)는, 예를 들어 후술하는 제6 리셋 인에이블 신호/rst_en6을 high로 함으로써, 전류 제어 회로(25)의 전류 제한값을 정전류 Irst2(후기 리셋 전류 Irst2)로 설정한다.
전압 제어 회로(22)는, 데이터 「1」을 기입하는 동작을 행할 때, 즉 메모리 셀 MC의 저항 변화형 소자 VR을 고저항 상태로부터 저저항 상태로 변화시키는 기입(세트) 동작을 행할 때, 데이터 「1」을 기입하는 워드선 WL을 세트 동작에 필요한 소정의 전압(세트 전압)으로 드라이브하는 회로를 포함하고 있다. 즉, 전압 제어 회로(22)는, 저항 변화형 소자 VR을 고저항 상태로부터 저저항 상태로 변화시킴으로써 메모리 셀 MC에 데이터의 기입을 행한다. 전압 제어 회로(22)는, 또한 데이터 「0」을 기입하는 동작을 행할 때, 즉 메모리 셀 MC의 저항 변화형 소자 VR을 저저항 상태로부터 고저항 상태로 변화시키는 기입(리셋) 동작을 행할 때, 데이터 「0」을 기입하는 워드선 WL을 리셋 동작에 필요한 소정의 전압(리셋 전압)으로 드라이브하는 회로를 포함하고 있다. 즉, 전압 제어 회로(22)는, 저항 변화형 소자 VR을 저저항 상태로부터 고저항 상태로 변화시킴으로써 메모리 셀 MC에 기억된 데이터의 소거를 행한다.
전압 제어 회로(22)는, 데이터 「1」의 소거를 행할 때 초기 리셋 전압 Vrst1이 소정의 전압값으로 되도록, 워드선 WL에 인가되는 전압(초기 워드 전압 Vwl1)을 제어한다. 전압 제어 회로(22)는, 또한 데이터 「1」의 소거를 행할 때 후기 리셋 전압 Vrst2가 소정의 전압값으로 되도록, 워드선 WL에 인가되는 전압(후기 워드 전압 Vwl2)을 제어한다. 전압 제어 회로(22)는, 데이터의 소거를 행할 때, 저항 변화형 소자 VR이 저저항 상태로 되었을 때 선택 소자 SE를 선택 상태로 하는 초기 리셋 전압 Vrst1을 메모리 셀 MC에 인가한다. 전압 제어 회로(22)는, 초기 리셋 전압 Vrst1을 메모리 셀 MC에 인가한 후, 저항 변화형 소자 VR이 고저항 상태로 되었을 때 선택 소자 SE를 선택 상태로 하는 후기 리셋 전압 Vrst2(>초기 리셋 전압 Vrst1)를 메모리 셀 MC에 인가한다. 전압 제어 회로(22)는, 워드선 WL에 대하여, 초기 워드 전압 Vwl1을 인가한 후, 계속해서 후기 워드 전압 Vwl2를 인가한다.
도 6은, 전압 제어 회로(22)의 회로 구성의 일례를 도시한 것이다. 전압 제어 회로(22)는, 워드선 WL에 인가하는 전압을 전환하는 기능을 갖는다. 전압 제어 회로(22)는, 예를 들어 PMOS형 트랜지스터 T1, T2와, NMOS형 트랜지스터 T3과, AND 회로 A1을 갖고 있다. 트랜지스터 T3의 게이트 단자는 AND 회로 A1의 출력 단자에 접속되어 있다.
전압 제어 회로(22)에서는, 제1 리셋 인에이블 신호/rst_en1이 high일 때, 트랜지스터 T1이 온으로 되고, 워드선 WL(또는 워드선 WL과 접속되는 디코더선 WL_dec)의 전압을 초기 워드 전압 Vwl1로 한다. 또한, 제2 리셋 인에이블 신호/rst_en2가 high일 때 트랜지스터 T2가 온으로 되고, 워드선 WL의 전압을 후기 워드 전압 Vwl2로 한다. 제1 리셋 인에이블 신호/rst_en1과 제2 리셋 인에이블 신호/rst_en2는 동시에 high로 되는 것은 허용되지 않는다. 제1 리셋 인에이블 신호/rst_en1과 제2 리셋 인에이블 신호/rst_en2가 동시에 low인 경우, AND 회로 A1은 high를 출력하고, 트랜지스터 T3이 온으로 되고, 트랜지스터 T1, T2는 오프로 된다. 이 경우, 워드선 WL은 비선택으로 되고, 그 전압은 공통 전압 Vinh로 된다.
워드선 디코더(23)는, 메모리 셀 어레이(30)의 각 워드선 WL에 접속되고, 어드레스선으로부터 입력된 행 어드레스에 의해, 대응하는 워드선 WL을 선택한다. 워드선 디코더(23)에 의해 선택된 워드선 WL을 선택 워드선이라고 칭하고, 워드선 디코더(23)에 의해 선택되지 않은 워드선 WL을 전부 비선택 워드선이라고 칭한다.
전압 제어 회로(24)는, 데이터 「1」을 기입하는 동작을 행할 때, 즉 메모리 셀 MC의 저항 변화형 소자 VR을 고저항 상태로부터 저저항 상태로 변화시키는 기입(세트) 동작을 행할 때, 데이터 「1」을 기입하는 비트선 BL을 세트 동작에 필요한 소정의 전압(세트 전압)으로 드라이브하는 회로를 포함하고 있다. 전압 제어 회로(24)는, 또한 데이터 「0」을 기입하는 동작을 행할 때, 즉 메모리 셀 MC의 저항 변화형 소자 VR을 저저항 상태로부터 고저항 상태로 변화시키는 기입(리셋) 동작을 행할 때, 데이터 「0」을 기입하는 비트선 BL을 리셋 동작에 필요한 소정의 전압(리셋 전압)으로 드라이브하는 회로를 포함하고 있다.
전압 제어 회로(24)는, 데이터 「1」의 소거를 행할 때 초기 리셋 전압 Vrst1이 소정의 전압값으로 되도록, 비트선 BL에 인가되는 전압(초기 비트 전압 Vbl1)을 제어한다. 전압 제어 회로(24)는, 또한 데이터 「1」의 소거를 행할 때 후기 리셋 전압 Vrst2가 소정의 전압값으로 되도록, 비트선 BL에 인가되는 전압(후기 비트 전압 Vbl2)을 제어한다.
도 7은, 전압 제어 회로(24)의 회로 구성의 일례를 도시한 것이다. 전압 제어 회로(24)는, 비트선 BL에 인가하는 전압을 전환하는 기능을 갖는다. 전압 제어 회로(24)는, 예를 들어 PMOS형 트랜지스터 T4, T5와, NMOS형 트랜지스터 T6과, AND 회로 A2를 갖고 있다. 트랜지스터 T6의 게이트 단자는 AND 회로 A2의 출력 단자에 접속되어 있다.
전압 제어 회로(24)에서는, 제3 리셋 인에이블 신호/rst_en3이 high일 때, 트랜지스터 T4가 온으로 되고, 비트선 BL(또는 비트선 BL과 접속되는 디코더선 BL_dec)의 전압을 초기 비트 전압 Vbl1로 한다. 또한, 제4 리셋 인에이블 신호/rst_en4가 high일 때 트랜지스터 T5가 온으로 되고, 비트선 WL의 전압을 후기 비트 전압 Vbl2로 한다. 제3 리셋 인에이블 신호/rst_en3과 제4 리셋 인에이블 신호/rst_en4는 동시에 high로 되는 것은 허용되지 않는다. 제3 리셋 인에이블 신호/rst_en3과 제4 리셋 인에이블 신호/rst_en4가 동시에 low인 경우, AND 회로 A2는 high를 출력하고, 트랜지스터 T6이 온으로 되고, 트랜지스터 T4, T5는 오프로 된다. 이 경우, 비트선 BL은 비선택으로 되고, 그 전압은 공통 전압 Vinh로 된다.
비트선 디코더(26)는, 메모리 셀 어레이(30)의 각 비트선 BL에 접속되고, 어드레스선으로부터 입력된 열 어드레스에 의해, 대응하는 비트선 BL을 선택한다. 비트선 디코더(26)에 의해 선택된 비트선 BL을 선택 비트선이라고 칭하고, 비트선 디코더(26)에 의해 선택되지 않은 워드선 WL을 전부 비선택 비트선이라고 칭한다.
전류 제어 회로(25)는, 비트선 BL에 흐르는 전류를 소정의 제한 전류값으로 제한하기 위한 회로이다. 전류 제어 회로(25)는, 초기 리셋 전압 Vrst1을 메모리 셀 MC에 인가함으로써 메모리 셀 MC에 소거 전류가 흐르는 기간(후술하는 t3 내지 t5)에 있어서 비트선 BL의 전류 제한값을, 저항 변화형 소자 VR을 저저항 상태로부터 고저항 상태로 변화시키는 데 필요한 전류값(초기 리셋 전류 Irst1)으로 설정한다. 전류 제어 회로(25)는, 예를 들어 후술하는 t3 내지 t5를 포함하고, 후기 리셋 전압 Vrst2를 메모리 셀 MC에 인가하는 기간(후술하는 t8 이후)을 포함하지 않는 기간 동안(예를 들어 후술하는 t0 내지 t6), 비트선 BL의 전류 제한값을 초기 리셋 전류 Irst1로 설정한다.
전류 제어 회로(25)는, 또한 후기 리셋 전압 Vrst2를 메모리 셀 MC에 인가하는 기간(후술하는 t8 이후)에 있어서 비트선 BL의 전류 제한값을, 저항 변화형 소자 VR에 인가되는 전압의 값이 적정한 전압 범위(전압 Vhrs_limit) 내의 값으로 되는 데 필요한 전류값(후기 리셋 전류 Irst2)으로 설정한다. 전류 제어 회로(25)는, 예를 들어 후술하는 t8 이후의 기간 동안 비트선 BL의 전류 제한값을 후기 리셋 전류 Irst2로 설정한다. 후기 리셋 전류 Irst2는, 초기 리셋 전류 Irst1보다 작은 값이며, 소거 시의 저항 변화형 소자 VR의 저항값을 유지하는 데 필요한 전류값이다. 초기 리셋 전류 Irst1이, 본 개시의 「제1 전류값」의 일 구체예에 상당한다. 후기 리셋 전류 Irst2가, 본 개시의 「제2 전류값」의 일 구체예에 상당한다.
도 8은, 전류 제어 회로(25)의 회로 구성의 일례를 도시한 것이다. 전류 제어 회로(25)는, 예를 들어 서로의 게이트 단자가 접속된 NMOS형 트랜지스터 T9, T10과, 정전류원 I1, I2와, 정전류원 I1과 직렬로 접속된 트랜지스터 T7과, 정전류원 I2와 직렬로 접속된 트랜지스터 T8을 갖고 있다. 정전류원 I1은, 초기 리셋 전류 Irst1을 흘린다. 정전류원 I2는, 후기 리셋 전류 Irst2를 흘린다.
정전류원 I1은, 트랜지스터 T7을 통하여, 트랜지스터 T10의 소스 단자에 접속되어 있다. 정전류원 I2는, 트랜지스터 T8을 통하여, 트랜지스터 T10의 소스 단자에 접속되어 있다. 즉, 정전류원 I1, I2는, 트랜지스터 T7, T8을 통하여, 트랜지스터 T10의 소스 단자에 대하여, 서로 병렬로 접속되어 있다. 트랜지스터 T10의 게이트 단자 및 소스 단자는, 서로 전기적으로 접속되어 있다. 트랜지스터 T9의 소스가 비트선 BL(예를 들어, 비트선 BL)에 접속된 디코더선 BL-dec에 접속되어 있다. 즉, 전류 제어 회로(25)는, 커런트 미러 회로를 구성하고 있다.
전류 제어 회로(25)는, 트랜지스터 T9가 포화 영역에서 동작하는 경우, 소정의 제한 전류로 되는 컴플리언스 전류 Icomp로서, 초기 리셋 전류 Irst1 또는 후기 리셋 전류 Irst2를 비트선 BL에 공급한다. 전류 제어 회로(25)는, 제5 리셋 인에이블 신호/rst_en5가 high일 때, 트랜지스터 T7이 온으로 되고, 컴플리언스 전류 Icomp로서, 초기 리셋 전류 Irst1을 비트선 BL(또는 비트선 BL과 접속되는 디코더선 BL_dec)에 공급한다. 이때, 전류 제어 회로(25)는, 비트선 BL에 흐르는 전류의 상한값(전류 제한값)을, 초기 리셋 전류 Irst1로 제한하고 있다. 전류 제어 회로(25)는, 제6 리셋 인에이블 신호/rst_en6이 high일 때, 트랜지스터 T8이 온으로 되고, 컴플리언스 전류 Icomp로서, 후기 리셋 전류 Irst2를 비트선 BL(또는 비트선 BL과 접속되는 디코더선 BL_dec)에 공급한다. 이때, 전류 제어 회로(25)는, 비트선 BL에 흐르는 전류의 상한값(전류 제한값)을, 후기 리셋 전류 Irst2로 제한하고 있다.
[리셋 동작]
이어서, 도 9, 도 10, 도 11을 참조하여, 비교예 1, 2, 3에 있어서의 리셋 동작의 일례를 설명한다. 도 9, 도 10, 도 11에 있어서, 상단에는 횡축을 시간, 종축을 전압값으로 한 비트선 BL 및 워드선 WL의 전압 파형을 나타낸다. 중단에는 횡축을 시간, 종축을 전압값으로 한 선택 소자 SE 및 저항 변화형 소자 VR에 인가되는 전압 파형을 나타낸다. 하단에는 횡축을 시간, 종축을 전류값으로 한 비트선 BL의 전류 파형을 나타낸다.
전류 제어 회로(25)는, 리셋 동작 전체에 걸쳐, 비트선 BL의 전류 제한값을, 리셋 전류 Irst로 설정한다. 전압 제어 회로(22, 24)는, 최초로 비트선 디코더(26)와 워드선 디코더(23)를 통하여, 리셋 동작 전에 모든 비트선 BL과 워드선 WL을 공통 전압 Vinh로 드라이브한다. 리셋 동작이 개시되면, 전압 제어 회로(24)는, 비트선 디코더(26)를 통하여, 선택 비트선을 소정의 전압 Vbl로 드라이브한다. 계속해서, 전압 제어 회로(22)는, 워드선 디코더(23)를 통하여, 선택 워드선을 소정의 전압 Vwl로 드라이브한다. 이에 의해, 메모리 셀 MC에는, 리셋 전압 Vrst(=Vwl-Vbl)가 인가된다.
비선택 상태의 선택 소자 SE에 대하여, 선택 상태에의 변화에 필요한 전압 Vth_sel이 시각 t3에 있어서 인가되면, 선택 소자 SE가 선택 상태(저저항 상태)로 된다. 이때, 선택 소자 SE 및 저항 변화형 소자 VR이 모두 저저항 상태로 되므로, 저저항 상태의 메모리 셀 MC에 대하여, 저저항 상태의 저항 변화형 소자 VR이 고저항 상태로 변화하는 데 필요한 전류가 시각 t4에 있어서 흐른다. 그 결과, 저항 변화형 소자 VR은 고저항 상태로 변화한다. 저항 변화형 소자 VR이 고저항 상태로 변화하면, 메모리 셀 MC에 흐르는 전류가 급격하게 감소한다.
이때, 선택 소자 SE의 저항값의 변동에 따라, 메모리 셀 MC에 흐르는 전류의 감소량이 변화한다. 그 결과, 예를 들어 도 9에 도시한 바와 같이, 메모리 셀 MC에 흐르는 전류가, 선택 소자 SE가 비선택 상태(고저항 상태)로 변화하는 데 충분한 크기로까지 감소한 경우에는, 선택 소자 SE 및 저항 변화형 소자 VR이 모두 시각 t5에 있어서 고저항 상태로 된다. 이때, 선택 소자 SE 및 저항 변화형 소자 VR에 인가되는 전압의 분압비가 선택 소자 SE의 저항값의 변동에 따라 변화한다. 그 결과, 예를 들어 도 9에 도시한 바와 같이, 선택 소자 SE가 고저항 상태로 변화함과 함께, 저항 변화형 소자 VR이 저저항 상태로 변화한다. 또한, 예를 들어 도 10에 도시한 바와 같이, 메모리 셀 MC에 흐르는 전류가, 선택 소자 SE가 비선택 상태(고저항 상태)로 변화하는 데 충분한 크기로까지 감소하지 않은 경우에는, 선택 소자 SE는 저저항 상태를 유지하고, 저항 변화형 소자 VR도 고저항 상태를 유지한다.
그런데, 도 9에 도시한 바와 같이, 리셋 동작 완료 후, 저항 변화형 소자 VR에 인가되는 전압이 적정한 전압 범위(전압 Vhrs_limit)로부터 벗어나는 경우가 있다. 이 경우에는, 기입ㆍ소거의 반복 스트레스에 의해, 저항 변화형 소자 VR이 열화, 파괴되기 쉬워져, 재기입 수명이 저하될 가능성이 있다. 또한, 도 10에 도시한 바와 같이, 리셋 동작 완료 후, 저항 변화형 소자 VR에 인가되는 전압이 적정한 전압 범위(전압 Vhrs_limit)의 하한 근처의 값으로 되는 경우가 있다. 이 경우에는, 저항 변화형 소자 VR의 저항값이 원하는 값보다 낮은 것으로 되어 버려, 유지 특성이 열화될 가능성이 있다.
재기입 수명의 저하를 방지하는 방법으로서, 예를 들어 도 11에 도시한 방법이 고려된다. 구체적으로는, 전압 제어 회로(22, 24)가, 비트선 디코더(26)와 워드선 디코더(23)를 통하여, 리셋 동작 완료 후에, 선택 워드선의 전압을 전압 Vwl(=Vwl1)보다 약간 작은 전압 Vwl2로 드라이브한다. 동시에, 전압 제어 회로(22) 및 워드선 디코더(23)가, 선택 워드선을 전압 Vbl(=Vbl1)보다 약간 큰 전압 Vdl2로 드라이브한다. 이에 의해, 메모리 셀 MC에는, 리셋 전압 Vrst(=Vrst1)보다 약간 작은 리셋 전압 Vrst2(=Vwl2-Vbl2)가 인가된다. 그 결과, 고저항 상태로 변화한 저항 변화형 소자 VR에 인가되는 전압 Vmem을, Vw1-Vw2만큼 하강시킬 수 있어, 적정한 전압 범위(전압 Vhrs_limit) 내에 수용할 수 있다. 따라서, 재기입 수명의 저하를 억제할 수 있다.
이어서, 도 12를 참조하여, 본 실시 형태에 있어서의 리셋 동작의 일례를 설명한다. 도 12에 있어서, 상단에는 횡축을 시간, 종축을 전압값으로 한 비트선 BL 및 워드선 WL의 전압 파형을 나타낸다. 중단에는 횡축을 시간, 종축을 전압값으로 한 선택 소자 SE 및 저항 변화형 소자 VR에 인가되는 전압 파형을 나타낸다. 하단에는 횡축을 시간, 종축을 전류값으로 한 비트선 BL의 전류 파형을 나타낸다.
전류 제어 회로(25)는, 리셋 동작 개시 전부터 t6의 기간 동안, 비트선 BL의 전류 제한값을, 초기 리셋 전류 Irst1로 설정한다. 전압 제어 회로(22, 24)는, 최초로 비트선 디코더(26)와 워드선 디코더(23)를 통하여, 리셋 동작 전에 모든 비트선 BL과 워드선 WL을 공통 전압 Vinh로 드라이브한다. 리셋 동작이 개시되면, 전압 제어 회로(24)는, 비트선 디코더(26)를 통하여, 선택 비트선을 소정의 전압 Vbl1로 드라이브한다. 이어서, 전압 제어 회로(22)는, 워드선 디코더(23)를 통하여, 선택 워드선을 소정의 전압 Vwl1로 드라이브한다. 이에 의해, 메모리 셀 MC에는, 리셋 전압 Vrst1(=Vwl1-Vbl1)이 인가된다.
비선택 상태의 선택 소자 SE에 대하여, 선택 상태에의 변화에 필요한 전압 Vth_sel이 시각 t3에 있어서 인가되면, 선택 소자 SE가 선택 상태(저저항 상태)로 된다. 이때, 선택 소자 SE 및 저항 변화형 소자 VR이 모두 저저항 상태로 되므로, 저저항 상태의 메모리 셀 MC에 대하여, 저저항 상태의 저항 변화형 소자 VR이 고저항 상태로 변화하는 데 필요한 전류가 시각 t4에 있어서 흐른다. 그 결과, 저항 변화형 소자 VR은 고저항 상태로 변화한다. 저항 변화형 소자 VR이 고저항 상태로 변화하면, 메모리 셀 MC에 흐르는 전류가 급격하게 감소한다.
이때, 선택 소자 SE의 저항값의 변동에 의해, 메모리 셀 MC에 흐르는 전류의 감소량이 변화한다. 그 결과, 예를 들어 도 12에 도시한 바와 같이, 메모리 셀 MC에 흐르는 전류가, 선택 소자 SE가 비선택 상태(고저항 상태)로 변화하는 데 충분한 크기로까지 감소한 경우에는, 선택 소자 SE 및 저항 변화형 소자 VR이 모두 시각 t5에 있어서 고저항 상태로 된다. 이때, 선택 소자 SE 및 저항 변화형 소자 VR에 인가되는 전압의 분압비가 선택 소자 SE의 저항값의 변동에 따라 변화한다. 그 결과, 예를 들어 도 12에 도시한 바와 같이, 선택 소자 SE가 고저항 상태로 변화함과 함께, 저항 변화형 소자 VR이 저저항 상태로 변화한다.
계속해서, 전류 제어 회로(25)는, 선택 비트선에 소정의 전압 Vbl2(<Vbl1)가 인가되기 전의 단계(t6)에서부터, 비트선 BL의 전류 제한값을, 후기 리셋 전류 Irst2로 설정한다. 전압 제어 회로(24)는, 비트선 디코더(26)를 통하여, 선택 비트선을 소정의 전압 Vbl2로 드라이브한다. 즉, 전압 제어 회로(24)는, 선택 비트선에 인가하는 전압을 전압 Vbl1로부터 전압 Vbl2로 낮춘다. 또한, 예를 들어 선택 비트선에 인가하는 전압을 전압 Vbl1로부터 전압 Vbl2로 낮춤과 동시에, 전압 제어 회로(22)는, 워드선 디코더(23)를 통하여, 선택 워드선을 소정의 전압 Vwl2(>Vw11)로 드라이브한다. 즉, 전압 제어 회로(22)는, 선택 워드선에 인가하는 전압을 전압 Vwl1로부터 전압 Vwl2로 높인다. 이에 의해, 메모리 셀 MC에는, 리셋 전압 Vrst1보다 큰 값의 리셋 전압 Vrst2(=Vwl2-Vbl2)가 인가된다.
비선택 상태(고저항 상태)의 선택 소자 SE에 대하여, 선택 상태로의 변화에 필요한 전압 Vth_sel이 시각 t8에 있어서 인가되면, 선택 소자 SE가 선택 상태(저저항 상태)로 된다. 이에 의해, 메모리 셀 MC에 큰 전류가 흐르기 시작한다. 그러나, 전류 제어 회로(25)에 의해, 비트선 BL의 전류 제한값이 후기 리셋 전류 Irst2로 설정되어 있으므로, 메모리 셀 MC에 흐르는 전류의 상한값은, 후기 리셋 전류 Irst2로 제한된다. 또한, 이때, 저항 변화형 소자 VR은 고저항 상태를 유지하고 있으므로, 저항 변화형 소자 VR에 인가되는 전압 Vmem이 급격하게 상승한다. 그러나, 메모리 셀 MC에 흐르는 전류의 상한값이 후기 리셋 전류 Irst2로 제한되어 있으므로, 저항 변화형 소자 VR에 인가되는 전압은, 후기 리셋 전류 Irst2와, 저항 변화형 소자 VR의 저항값의 승산에 의해 얻어지는 값으로 제한된다. 그 결과, 저항 변화형 소자 VR에 인가되는 전압은, 적정한 전압 범위(전압 Vhrs_limit) 내의 전압값이며, 또한 적정한 전압 범위(전압 Vhrs_limit)의 상한값보다 약간 작은 전압값으로 된다.
[효과]
이어서, 본 실시 형태의 메모리 장치(200)의 효과에 대하여 설명한다.
본 실시 형태에서는, 데이터의 소거를 행할 때, 메모리 셀 MC에 인가하는 전압이 단계적으로 바뀌고, 메모리 셀 MC에 흐르는 전류의 크기를 제한하는 전류 제한값이 단계적으로 바뀐다. 구체적으로는, 데이터의 소거를 행할 때, 메모리 셀 MC에 인가하는 전압이 단계적으로 커지고, 메모리 셀 MC에 흐르는 전류의 크기를 제한하는 전류 제한값이 단계적으로 작아진다. 이에 의해, 데이터의 소거가 완료되었을 때 저항 변화형 소자 VR에 인가되는 전압을 적정 전압 범위(전압 Vhrs_limit) 내에 수용할 수 있다. 그 결과, 리셋된 메모리 셀 MC의 유지 특성이나 재기입 수명의 저하를 억제할 수 있다.
또한, 본 실시 형태에서는, 데이터의 소거를 행할 때, 초기 리셋 전압 Vrst1이 메모리 셀 MC에 인가된 후, 초기 리셋 전압 Vrst1보다 큰 값의 후기 리셋 전압 Vrst2가 메모리 셀 MC에 인가된다. 이에 의해, 데이터의 소거가 완료되었을 때 저항 변화형 소자 VR에 인가되는 전압을 적정 전압 범위(전압 Vhrs_limit) 내에 수용할 수 있다. 그 결과, 리셋된 메모리 셀 MC의 유지 특성이나 재기입 수명의 저하를 억제할 수 있다.
또한, 본 실시 형태에서는, 초기 리셋 전압 Vrst1을 메모리 셀 MC에 인가함으로써 메모리 셀 MC에 소거 전류가 흐르는 기간(t3 내지 t5)에 있어서 전류 제한값이, 저항 변화형 소자 VR을 저저항 상태로부터 고저항 상태로 변화시키는 데 필요한 전류값(Irst1)으로 설정된다. 또한, 후기 리셋 전압 Vrst2를 메모리 셀 MC에 인가하는 기간(t6 이후)에 있어서 전류 제한값이, 저항 변화형 소자 VR에 인가되는 전압의 값이 적정 전압 범위(전압 Vhrs_limit) 내의 값으로 되는 데 필요한 전류값(Irst2)으로 설정된다. 이에 의해, 데이터의 소거가 완료되었을 때 저항 변화형 소자 VR에 인가되는 전압을 적정 전압 범위(전압 Vhrs_limit) 내에 수용할 수 있다. 그 결과, 리셋된 메모리 셀 MC의 유지 특성이나 재기입 수명의 저하를 억제할 수 있다.
또한, 본 실시 형태에서는, 전압 Vhrs_limit는, 데이터의 소거를 행할 때 초기 리셋 전압 Vrst1이 메모리 셀 MC에 인가되었을 때 선택 소자 SE에 인가되는 전압값과, 데이터의 소거를 행할 때 초기 리셋 전압 Vrst1이 메모리 셀 MC에 인가되었을 때 저항 변화형 소자 VR에 인가되는 전압값의 사이에 끼워진 범위에 상당한다. 이에 의해, 데이터의 소거가 완료되었을 때 저항 변화형 소자 VR에 인가되는 전압을 적정 전압 범위(전압 Vhrs_limit) 내에 수용함으로써, 리셋된 메모리 셀 MC의 유지 특성이나 재기입 수명의 저하를 억제할 수 있다.
<2. 제2 실시 형태>
도 13은, 본 개시의 제2 실시 형태에 관한 정보 처리 시스템에 있어서의 리셋 동작의 일례를 도시한 것이다. 본 실시 형태에서는, 구동 회로(20)는, 데이터의 소거를 행할 때, 저항 변화형 소자 VR이 저저항 상태로 되었을 때 선택 소자 SE를 선택 상태로 하는 초기 리셋 전압 Vrst1을 메모리 셀 MC에 인가한 후, 초기 리셋 전압 Vrst1보다 작은 후기 리셋 전압 Vrst3을 메모리 셀 MC에 인가한다. 후기 리셋 전압 Vrst3이, 본 개시의 「제3 전압」의 일 구체예에 상당한다.
전류 제어 회로(25)는, 초기 리셋 전압 Vrst1을 메모리 셀 MC에 인가함으로써 선택 소자 SE가 비선택 상태로부터 선택 상태로 변화하는 시점(후술하는 t3)에 있어서 비트선 BL의 전류 제한값을, 저항 변화형 소자 VR이 저저항 상태를 유지하는 데 필요한 전류값(초기 리셋 전류 Irst3)으로 설정한다. 전류 제어 회로(25)는, 후기 리셋 전압 Vrst4를 메모리 셀 MC에 인가하는 기간(후술하는 t6 이후)에 있어서 전류 제한값을, 저항 변화형 소자 VR에 인가되는 전압의 값이 적정 전압 범위(전압 Vhrs_limit) 내의 값으로 되는 데 필요한 전류값(후기 리셋 전류 Irst4)(>초기 리셋 전류 Irst3)으로 설정한다. 초기 리셋 전류 Irst3이, 본 개시의 「제3 전류값」의 일 구체예에 상당한다. 후기 리셋 전류 Irst4가, 본 개시의 「제4 전류값」의 일 구체예에 상당한다.
본 실시 형태에서는, 적정 전압 범위(전압 Vhrs_limit)는, 데이터의 소거를 행할 때 전류 제한값을 설정하지 않고 초기 리셋 전압 Vrst1이 메모리 셀 MC에 인가되었을 때 선택 소자 SE에 인가되는 전압값과, 데이터의 소거를 행할 때 초기 리셋 전압 Vrst1이 메모리 셀 MC에 인가되었을 때 저항 변화형 소자 VR에 인가되는 전압값의 사이에 끼워진 범위에 상당한다.
이어서, 도 13을 참조하여, 본 실시 형태에 있어서의 리셋 동작의 일례를 설명한다. 도 13에 있어서, 상단에는 횡축을 시간, 종축을 전압값으로 한 비트선 BL 및 워드선 WL의 전압 파형을 나타낸다. 중단에는 횡축을 시간, 종축을 전압값으로 한 선택 소자 SE 및 저항 변화형 소자 VR에 인가되는 전압 파형을 나타낸다. 하단에는 횡축을 시간, 종축을 전류값으로 한 비트선 BL의 전류 파형을 나타낸다.
전압 제어 회로(22, 24)는, 최초로 비트선 디코더(26)와 워드선 디코더(23)를 통하여, 리셋 동작 전에 모든 비트선 BL과 워드선 WL을 공통 전압 Vinh로 드라이브한다. 리셋 동작이 개시되면, 전압 제어 회로(24)는, 비트선 디코더(26)를 통하여, 선택 비트선을 소정의 비트 전압 Vbl로 드라이브한다. 계속해서, 전압 제어 회로(22)는, 워드선 디코더(23)를 통하여, 선택 워드선을 소정의 전압 Vwl1로 드라이브한다. 이에 의해, 메모리 셀 MC에는, 리셋 전압 Vrst1(=Vwl1-Vbl)이 인가된다. 전류 제어 회로(25)는, 리셋 동작 개시 전부터, 선택 워드선에 대하여 소정의 전압 Vwl의 드라이브가 개시될 때(t2)보다 전의 시점(t1)까지 동안, 비트선 BL의 전류 제한값을, 후기 리셋 전류 Irst4로 설정한다. 전류 제어 회로(25)는, 또한 t1부터, 후기 리셋 전압 Vrst3이 메모리 셀 MC에 인가될 때(t5)보다 후의 시간(t6)까지의 동안, 비트선 BL의 전류 제한값을, 초기 리셋 전류 Irst3으로 설정한다.
비선택 상태의 선택 소자 SE에 대하여, 선택 상태에의 변화에 필요한 전압 Vth_sel이 시각 t3에 있어서 인가되면, 선택 소자 SE가 선택 상태(저저항 상태)로 된다. 이때, 선택 소자 SE 및 저항 변화형 소자 VR이 모두 저저항 상태로 되므로, 저저항 상태의 메모리 셀 MC에 흐르는 전류량이 증가하기 시작한다. 그러나, 메모리 셀 MC에 흐르는 전류의 상한값이 초기 리셋 전류 Irst3으로 제한되어 있으므로, 저항 변화형 소자 VR에는, 저항 변화형 소자 VR이 고저항 상태로 변화하는 데 필요한 전압 Vth_mem 이상의 값의 전압이 인가되지 않는다. 그 결과, 저항 변화형 소자 VR은 저저항 상태를 유지한다.
계속해서, 전압 제어 회로(22)는, 워드선 디코더(23)를 통하여, 선택 워드선을 소정의 전압 Vwl3(Vinh<Vwl3<Vwl1)으로 드라이브한다. 즉, 전압 제어 회로(22)는, 선택 워드선에 인가하는 전압을 전압 Vw1로부터 전압 Vw3으로 작게 한다. 이때, 전압 Vwl3은, 선택 소자 SE의 선택 상태를 유지할 수 있는 범위 내로 설정된다. 그 후, 전류 제어 회로(25)는, t6부터, 비트선 BL의 전류 제한값을, 후기 리셋 전류 Irst4로 설정한다. 그러면, 메모리 셀 MC에 흐르는 전류의 상한값이 초기 리셋 전류 Irst3으로부터 후기 리셋 전류 Irst4로 확대되므로, 저항 변화형 소자 VR에 흐르는 전류량이 증가하기 시작하여, 저항 변화형 소자 VR이 고저항 상태로 변화하는 데 필요한 전류 Ith_mem 이상의 값의 전압이 인가된다. 이에 의해, 저항 변화형 소자 VR은 저저항 상태로부터 고저항 상태로 변화하고, 저항 변화형 소자 VR에 인가되는 전압 Vmem이 급격하게 상승한다. 이때, 저항 변화형 소자 VR은 저저항 상태로부터의 전압 상승으로 되었으므로, 저항 변화형 소자 VR의 전압 Vmem이 적정한 전압 범위(전압 Vhrs_limit)를 초과할 때까지 상승하지 않는다. 그 결과, 저항 변화형 소자 VR에 인가되는 전압은, 적정한 전압 범위(전압 Vhrs_limit) 내의 전압값이며, 또한 적정한 전압 범위(전압 Vhrs_limit)의 상한값보다 약간 작은 전압값으로 된다.
[효과]
이어서, 본 실시 형태의 메모리 장치(200)의 효과에 대하여 설명한다.
본 실시 형태에서는, 데이터의 소거를 행할 때, 메모리 셀 MC에 인가하는 전압이 단계적으로 바뀌고, 메모리 셀 MC에 흐르는 전류의 크기를 제한하는 전류 제한값이 단계적으로 바뀐다. 구체적으로는, 데이터의 소거를 행할 때, 저항 변화형 소자 VR이 저저항 상태로 되었을 때 선택 소자 SE를 선택 상태로 하는 초기 리셋 전압 Vrst1이 메모리 셀 MC에 인가된 후, 초기 리셋 전압 Vrst1보다 작은 후기 리셋 전압 Vrst3이 메모리 셀 MC에 인가된다. 또한, 초기 리셋 전압 Vrst1을 메모리 셀 MC에 인가함으로써 선택 소자 SE가 비선택 상태로부터 선택 상태로 변화하는 시점(후술하는 t3)에 있어서 비트선 BL의 전류 제한값이, 저항 변화형 소자 VR이 저저항 상태를 유지하는 데 필요한 전류값(초기 리셋 전류 Irst3)으로 설정된다. 또한, 후기 리셋 전압 Vrst3을 메모리 셀 MC에 인가하는 기간(후술하는 t6 이후)에 있어서 전류 제한값이, 저항 변화형 소자 VR에 인가되는 전압의 값이 적정 전압 범위(전압 Vhrs_limit) 내의 값으로 되는 데 필요한 전류값(후기 리셋 전류 Irst4)(>초기 리셋 전류 Irst3)으로 설정된다. 이에 의해, 데이터의 소거가 완료되었을 때 저항 변화형 소자 VR에 인가되는 전압을 적정 전압 범위(전압 Vhrs_limit) 내에 수용할 수 있다. 그 결과, 리셋된 메모리 셀 MC의 유지 특성이나 재기입 수명의 저하를 억제할 수 있다.
또한, 본 실시 형태에서는, 전압 Vhrs_limit는, 데이터의 소거를 행할 때 전류 제한값을 설정하지 않고 초기 리셋 전압 Vrst1이 메모리 셀 MC에 인가되었을 때 선택 소자 SE에 인가되는 전압값과, 데이터의 소거를 행할 때 초기 리셋 전압 Vrst1이 메모리 셀 MC에 인가되었을 때 저항 변화형 소자 VR에 인가되는 전압값의 사이에 끼워진 범위에 상당한다. 이에 의해, 데이터의 소거가 완료되었을 때 저항 변화형 소자 VR에 인가되는 전압을 적정 전압 범위(전압 Vhrs_limit) 내에 수용함으로써, 리셋된 메모리 셀 MC의 유지 특성이나 재기입 수명의 저하를 억제할 수 있다.
또한, 도 14에 도시한 바와 같이, 선택 소자 SE의 변동에 의해, 선택 소자 SE에 인가되는 전압 Vsel의 값과, 저항 변화형 소자 VR에 인가되는 전압 Vmem의 값이 역전되는 경우도 있다. 이러한 경우라도, 데이터의 소거가 완료되었을 때 저항 변화형 소자 VR에 인가되는 전압을 적정 전압 범위(전압 Vhrs_limit) 내에 수용할 수 있다. 그 결과, 리셋된 메모리 셀 MC의 유지 특성이나 재기입 수명의 저하를 억제할 수 있다.
또한, 도 15에 도시한 바와 같이, 전압 제어 회로(24)가, 비트 전압 Vbl을 선택 비트선에 인가한 후에, 비트 전압 Vbl보다 작은 전압(예를 들어 접지 전압)을 선택 비트선에 인가해도 된다. 또한, 전압 제어 회로(22)가, 후기 리셋 전압 Vrst3을 선택 워드선에 인가한 후, 후기 리셋 전압 Vrst3 및 초기 리셋 전압 Vrst1보다 큰 값의 후기 리셋 전압 Vrst2를 선택 워드선에 인가해도 된다. 이에 의해, 데이터의 소거가 완료되었을 때 저항 변화형 소자 VR에 인가되는 전압을 적정 전압 범위(전압 Vhrs_limit) 내에 수용하는 것이 가능하게 된다. 그 결과, 리셋된 메모리 셀 MC의 유지 특성이나 재기입 수명의 저하를 억제할 수 있다.
<3. 각 실시 형태에 공통인 변형예>
도 16은, 상기 각 실시 형태에 관한 정보 처리 시스템에 사용되는 메모리 셀 어레이 유닛(400)의 기능 블록의 일 변형예를 도시한 것이다. 본 변형예에 관한 메모리 셀 어레이 유닛(400)은, 상기 각 실시 형태에 관한 메모리 셀 어레이 유닛(400)에 대하여, 전류 검출 회로(27)를 더 구비한 것에 상당한다.
전류 검출 회로(27)는, 메모리 셀 MC에 흐르는 전류를 검출한다. 전류 검출 회로(27)에서의 검출 결과(검출 데이터)는, 메모리 컨트롤러(300)에 송신된다. 전류 검출 회로(27)는, 예를 들어 도 17에 도시한 바와 같이, 인버터 INV1, INV2와, 컴퍼레이터 CP1과, NMOS형 트랜지스터 T1, T2와, 전류 검출 저항 R1을 갖고 있다.
컴퍼레이터 CP1의 비반전 입력 단자(+)에는, 전류 검출 저항 R1에 접속된 비트선 BL이 접속되어 있다. 컴퍼레이터 CP1의 반전 입력 단자(-)에는, 기준 전류 Iref'가 입력된다. 컴퍼레이터 CP1은, 비트선 BL의 전류값이 기준 전류 Iref'보다 클 때에는 검출 신호로서 high를 출력하고, 작을 때에는 검출 신호로서 low를 출력하는 전류 검지 회로로 되어 있다.
리셋 동작을 개시하는 경우에는 사전에 트랜지스터 T2의 게이트에 초기화 펄스 int_pls를 인가하고, 인버터 INV1, INV2를 포함하는 래치를 초기화한다. 래치가 초기화되면, 출력 reset_en1은 high로 되고, 출력 reset_en2는 low로 된다.
트랜지스터 T1은, 래치가 초기화 상태에 있을 때에는 전류 검지 회로와 래치를 접속하고, 전류 검지 회로가 검출 신호로서 high를 출력하면, 출력 reset_en1이 low로 됨으로써, 전류 검지 회로와 래치의 접속을 오프로 한다. 그렇게 함으로써, 1회의 리셋 동작 중에는 1회만 비트선 BL의 전류의 상승이 검출된다.
이어서, 본 변형예에 관한 메모리 장치에 있어서의 에러 처리에 대하여 설명한다. 도 18은, 본 변형예에 관한 메모리 장치에 있어서의 에러 처리의 일례를 도시하는 흐름도이다.
우선, 메모리 컨트롤러(300)는, 호스트 컴퓨터(100)로부터, 논리 어드레스를 지정하는 리셋 커맨드를 수취한다(스텝 S101). 메모리 컨트롤러(300)는, 호스트 컴퓨터(100)로부터 리셋 커맨드를 수취하면, 그 논리 어드레스를 물리 어드레스로 변환하고, 그 물리 어드레스에 기입된 데이터의 소거를, 메모리 셀 어레이 유닛(400)에 지시한다(스텝 S102). 메모리 셀 어레이 유닛(400)은, 메모리 컨트롤러(300)로부터, 데이터의 소거 지시를 수취하면, 지정된 어드레스에 있어서의 데이터의 소거를 실시한다. 이때, 메모리 셀 어레이 유닛(400)은, 전류 검출 회로(27)로부터, 소거를 실시한 메모리 셀 MC로 흐르는 전류의 검출 결과(검출 데이터)를 취득한다(스텝 S103).
메모리 컨트롤러(300)는, 취득한 검출 결과(검출 데이터)와, 저항 변화형 소자 VR의 저항값을 서로 승산함으로써, 소거를 실시한 메모리 셀 MC에 포함되는 저항 변화형 소자 VR에 인가되는 전압 Vmem을 도출한다(스텝 S104). 여기서, 저항 변화형 소자 VR의 저항값은, 예를 들어 리셋 후의 상태 안정화에 필요한 비교적 높은 전압 부근에서의 저항값의 통계적인 데이터로부터 산출한 값이다. 메모리 컨트롤러(300)는, 도출에 의해 얻어진 전압 Vmem이 적정 전압 범위(전압 Vhrs_limit) 내에 있는지 여부를 판정한다(스텝 S105). 그 결과, 전압 Vmem이 적정 전압 범위(전압 Vhrs_limit) 내에 있는 경우에는, 메모리 컨트롤러(300)는, 리셋 동작이 적정하게 완료되었음(소거 성공)을 호스트 컴퓨터(100)에 통지한다(스텝 S106).
한편, 전압 Vmem이 적정 전압 범위(전압 Vhrs_limit) 외에 있는 경우에는, 메모리 컨트롤러(300)는, 지정된 어드레스에 대하여 데이터 소거를 지시한 횟수를 카운트함과 함께, 그 카운트수(재소거 트라이수)가 소정의 상한값을 초과하였는지 여부를 판정한다(스텝 S107). 그 결과, 재소거 트라이수가 소정의 상한값을 초과하지 않은 경우에는, 메모리 컨트롤러(300)는, 스텝 S102를 실행한다. 즉, 메모리 컨트롤러(300)는, 지정된 어드레스에 있어서의 데이터의 재소거를 실시한다. 한편, 재소거 트라이수가 소정의 상한값을 초과한 경우에는, 메모리 컨트롤러(300)는, 지정된 어드레스를 기록하고, 경고 정보로서 호스트 컴퓨터(100)에 통지한다(스텝 S108, S109).
본 변형예에서는, 메모리 셀 어레이 유닛(400) 내의 전류 검출 회로(27)에 의해 얻어진 검출 결과(검출 데이터)에 기초하여, 소거를 실시한 메모리 셀 MC에는 문제가 있는지 여부가 판정된다. 이에 의해, 소거를 실시한 메모리 셀 MC에 문제가 있는 경우에는, 즉시, 대체의 메모리 셀 MC를 나누어 줄 수 있다. 그 결과, 메모리 셀 어레이 유닛(400)을 유효하게 활용할 수 있다.
이상, 실시 형태 및 그 변형예를 들어 본 개시를 설명하였지만, 본 개시는 상기 실시 형태 등에 한정되는 것은 아니며, 여러 가지 변형이 가능하다. 또한, 본 명세서 내에 기재된 효과는, 어디까지나 예시이다. 본 개시의 효과는, 본 명세서 내에 기재된 효과에 한정되는 것은 아니다. 본 개시가, 본 명세서 내에 기재된 효과 이외의 효과를 가져도 된다.
또한, 예를 들어 본 개시는 이하와 같은 구성을 취할 수 있다.
(1) 제1 배선과 제2 배선의 교차부에 배치되고, 저항 상태가 제1 저항 상태와 제2 저항 상태로 변화하는 저항 변화형 소자와, 선택 소자를 포함하는 메모리 셀과,
상기 저항 변화형 소자를 상기 제1 저항 상태로부터 상기 제2 저항 상태로 변화시킴으로써 상기 메모리 셀에 데이터의 기입을 행하여, 상기 저항 변화형 소자를 상기 제2 저항 상태로부터 상기 제1 저항 상태로 변화시킴으로써 상기 메모리 셀에 기억된 상기 데이터의 소거를 행하는 구동 회로
를 구비하고,
상기 구동 회로는, 상기 데이터의 소거를 행할 때, 상기 메모리 셀에 인가하는 전압을 단계적으로 바꿈과 함께, 상기 메모리 셀에 흐르는 전류의 크기를 제한하는 전류 제한값을 단계적으로 바꾸는
메모리 장치.
(2) 상기 구동 회로는, 상기 데이터의 소거를 행할 때, 상기 메모리 셀에 인가하는 전압을 단계적으로 크게 하고, 상기 메모리 셀에 흐르는 전류의 크기를 제한하는 전류 제한값을 단계적으로 작게 하는
(1)에 기재된 메모리 장치.
(3) 상기 구동 회로는, 상기 데이터의 소거를 행할 때, 상기 저항 변화형 소자가 상기 제2 저항 상태로 되었을 때 상기 선택 소자를 선택 상태로 하는 제1 전압을 상기 메모리 셀에 인가한 후, 상기 저항 변화형 소자가 상기 제1 저항 상태로 되었을 때 상기 선택 소자를 선택 상태로 하는 제2 전압(>상기 제1 전압)을 상기 메모리 셀에 인가하는
(2)에 기재된 메모리 장치.
(4) 상기 구동 회로는, 상기 제1 전압을 상기 메모리 셀에 인가함으로써 상기 메모리 셀에 소거 전류가 흐르는 기간에 있어서 상기 전류 제한값을, 상기 저항 변화형 소자를 상기 제2 저항 상태로부터 상기 제1 저항 상태로 변화시키는 데 필요한 제1 전류값으로 설정하고, 상기 제2 전압을 상기 메모리 셀에 인가하는 기간에 있어서 상기 전류 제한값을, 상기 저항 변화형 소자에 인가되는 전압의 값이 적정 전압 범위 내의 값으로 되는 데 필요한 제2 전류값(<상기 제1 전류값)으로 설정하는
(3)에 기재된 메모리 장치.
(5) 상기 적정 전압 범위는, 상기 데이터의 소거를 행할 때 상기 제1 전압이 상기 메모리 셀에 인가되었을 때 상기 선택 소자에 인가되는 전압값과, 상기 데이터의 소거를 행할 때 상기 제1 전압이 상기 메모리 셀에 인가되었을 때 상기 저항 변화형 소자에 인가되는 전압값의 사이에 끼워진 범위에 상당하는
(4)에 기재된 메모리 장치.
(6) 상기 구동 회로는, 상기 데이터의 소거를 행할 때, 상기 저항 변화형 소자가 상기 제2 저항 상태로 되었을 때 상기 선택 소자를 선택 상태로 하는 제1 전압을 상기 메모리 셀에 인가한 후, 상기 제1 전압보다 작은 제3 전압을 상기 메모리 셀에 인가하는
(1)에 기재된 메모리 장치.
(7) 상기 구동 회로는, 상기 제1 전압을 상기 메모리 셀에 인가함으로써 상기 선택 소자가 비선택 상태로부터 선택 상태로 변화하는 시점에 있어서 상기 전류 제한값을, 상기 저항 변화형 소자가 상기 제2 저항 상태를 유지하는 데 필요한 제3 전류값으로 설정하고, 상기 제3 전압을 상기 메모리 셀에 인가하는 기간에 있어서 상기 전류 제한값을, 상기 저항 변화형 소자에 인가되는 전압의 값이 적정 전압 범위 내의 값으로 되는 데 필요한 제4 전류값(>상기 제3 전류값)으로 설정하는
(6)에 기재된 메모리 장치.
(8) 상기 적정 전압 범위는, 상기 데이터의 소거를 행할 때 상기 전류 제한값을 설정하지 않고 상기 제1 전압이 상기 메모리 셀에 인가되었을 때 상기 선택 소자에 인가되는 전압값과, 상기 데이터의 소거를 행할 때 상기 제1 전압이 상기 메모리 셀에 인가되었을 때 상기 저항 변화형 소자에 인가되는 전압값의 사이에 끼워진 범위에 상당하는
(7)에 기재된 메모리 장치.
(9) 상기 메모리 셀에 흐르는 전류를 검출하는 전류 검출 회로와,
상기 전류 검출 회로에서의 검출 결과로부터 얻어진 전류값과, 상기 메모리 셀의 저항값을 서로 승산함으로써, 상기 저항 변화형 소자에 인가되는 전압의 값을 도출하고, 그에 의해 얻어진 전압값이 상기 적정 전압 범위 내인지 여부를 판정하는 판정부
를 더 구비한
(5) 또는 (8)에 기재된 메모리 장치.
(10) 제1 배선과 제2 배선의 교차부에 배치되고, 저항 상태가 제1 저항 상태와 제2 저항 상태로 변화하는 저항 변화형 소자와, 선택 소자를 포함하는 메모리 셀에 대하여, 구동 회로에 의해,
상기 저항 변화형 소자를 상기 제1 저항 상태로부터 상기 제2 저항 상태로 변화시킴으로써 상기 메모리 셀에 데이터의 기입을 행하는 것과,
상기 데이터의 소거를 행할 때, 상기 메모리 셀에 인가하는 전압을 단계적으로 바꿈과 함께, 상기 메모리 셀에 흐르는 전류의 크기를 제한하는 전류 제한값을 단계적으로 바꾸는 것
을 포함하고,
상기 데이터의 소거를 행할 때, 상기 메모리 셀에 인가하는 전압을 단계적으로 크게 하고, 상기 메모리 셀에 흐르는 전류의 크기를 제한하는 전류 제한값을 단계적으로 작게 하는
메모리 장치의 제어 방법.
본 출원은, 일본 특허청에 있어서 2017년 5월 19일에 출원된 일본 특허 출원 번호 제2017-099626호를 기초로 하여 우선권을 주장하는 것이며, 이 출원의 모든 내용을 참조에 의해 본 출원에 원용한다.
당업자라면, 설계상의 요건이나 다른 요인에 따라, 여러 가지 수정, 콤비네이션, 서브 콤비네이션 및 변경을 상도할 수 있지만, 그것들은 첨부의 청구범위나 그의 균등물의 범위에 포함되는 것임이 이해된다.

Claims (10)

  1. 제1 배선과 제2 배선의 교차부에 배치되고, 저항 상태가 제1 저항 상태와 제2 저항 상태로 변화하는 저항 변화형 소자와, 선택 소자를 포함하는 메모리 셀과,
    상기 저항 변화형 소자를 상기 제1 저항 상태로부터 상기 제2 저항 상태로 변화시킴으로써 상기 메모리 셀에 데이터의 기입을 행하여, 상기 저항 변화형 소자를 상기 제2 저항 상태로부터 상기 제1 저항 상태로 변화시킴으로써 상기 메모리 셀에 기억된 상기 데이터의 소거를 행하는 구동 회로
    를 구비하고,
    상기 구동 회로는, 상기 데이터의 소거를 행할 때, 상기 메모리 셀에 인가하는 전압을 단계적으로 크게 하고, 상기 메모리 셀에 흐르는 전류의 크기를 제한하는 전류 제한값을 단계적으로 작게 하는,
    메모리 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 구동 회로는, 상기 데이터의 소거를 행할 때, 상기 저항 변화형 소자가 상기 제2 저항 상태로 되었을 때 상기 선택 소자를 선택 상태로 하는 제1 전압을 상기 메모리 셀에 인가한 후, 상기 저항 변화형 소자가 상기 제1 저항 상태로 되었을 때 상기 선택 소자를 선택 상태로 하는 제2 전압(>상기 제1 전압)을 상기 메모리 셀에 인가하는,
    메모리 장치.
  4. 제3항에 있어서,
    상기 구동 회로는, 상기 제1 전압을 상기 메모리 셀에 인가함으로써 상기 메모리 셀에 소거 전류가 흐르는 기간에 있어서 상기 전류 제한값을, 상기 저항 변화형 소자를 상기 제2 저항 상태로부터 상기 제1 저항 상태로 변화시키는 데 필요한 제1 전류값으로 설정하고, 상기 제2 전압을 상기 메모리 셀에 인가하는 기간에 있어서 상기 전류 제한값을, 상기 저항 변화형 소자에 인가되는 전압의 값이 적정 전압 범위 내의 값으로 되는 데 필요한 제2 전류값(<상기 제1 전류값)으로 설정하는,
    메모리 장치.
  5. 제4항에 있어서,
    상기 적정 전압 범위는, 상기 데이터의 소거를 행할 때 상기 제1 전압이 상기 메모리 셀에 인가되었을 때 상기 선택 소자에 인가되는 전압값과, 상기 데이터의 소거를 행할 때 상기 제1 전압이 상기 메모리 셀에 인가되었을 때 상기 저항 변화형 소자에 인가되는 전압값의 사이에 끼워진 범위에 상당하는,
    메모리 장치.
  6. 제1 배선과 제2 배선의 교차부에 배치되고, 저항 상태가 제1 저항 상태와 제2 저항 상태로 변화하는 저항 변화형 소자와, 선택 소자를 포함하는 메모리 셀과,
    상기 저항 변화형 소자를 상기 제1 저항 상태로부터 상기 제2 저항 상태로 변화시킴으로써 상기 메모리 셀에 데이터의 기입을 행하여, 상기 저항 변화형 소자를 상기 제2 저항 상태로부터 상기 제1 저항 상태로 변화시킴으로써 상기 메모리 셀에 기억된 상기 데이터의 소거를 행하는 구동 회로
    를 구비하고,
    상기 구동 회로는, 상기 데이터의 소거를 행할 때, 상기 메모리 셀에 인가하는 전압을 단계적으로 바꿈과 함께, 상기 메모리 셀에 흐르는 전류의 크기를 제한하는 전류 제한값을 단계적으로 바꾸고,
    상기 구동 회로는, 상기 데이터의 소거를 행할 때, 상기 저항 변화형 소자가 상기 제2 저항 상태로 되었을 때 상기 선택 소자를 선택 상태로 하는 제1 전압을 상기 메모리 셀에 인가한 후, 상기 제1 전압보다 작은 제3 전압을 상기 메모리 셀에 인가하는,
    메모리 장치.
  7. 제6항에 있어서,
    상기 구동 회로는, 상기 제1 전압을 상기 메모리 셀에 인가함으로써 상기 선택 소자가 비선택 상태로부터 선택 상태로 변화하는 시점에 있어서 상기 전류 제한값을, 상기 저항 변화형 소자가 상기 제2 저항 상태를 유지하는 데 필요한 제3 전류값으로 설정하고, 상기 제3 전압을 상기 메모리 셀에 인가하는 기간에 있어서 상기 전류 제한값을, 상기 저항 변화형 소자에 인가되는 전압의 값이 적정 전압 범위 내의 값으로 되는 데 필요한 제4 전류값(>상기 제3 전류값)으로 설정하는,
    메모리 장치.
  8. 제7항에 있어서,
    상기 적정 전압 범위는, 상기 데이터의 소거를 행할 때 상기 전류 제한값을 설정하지 않고 상기 제1 전압이 상기 메모리 셀에 인가되었을 때 상기 선택 소자에 인가되는 전압값과, 상기 데이터의 소거를 행할 때 상기 제1 전압이 상기 메모리 셀에 인가되었을 때 상기 저항 변화형 소자에 인가되는 전압값의 사이에 끼워진 범위에 상당하는,
    메모리 장치.
  9. 제5항에 있어서,
    상기 메모리 셀에 흐르는 전류를 검출하는 전류 검출 회로와,
    상기 전류 검출 회로에서의 검출 결과로부터 얻어진 전류값과, 상기 메모리 셀의 저항값을 서로 승산함으로써, 상기 저항 변화형 소자에 인가되는 전압의 값을 도출하고, 그에 의해 얻어진 전압값이 상기 적정 전압 범위 내인지 여부를 판정하는 판정부
    를 더 구비한,
    메모리 장치.
  10. 제1 배선과 제2 배선의 교차부에 배치되고, 저항 상태가 제1 저항 상태와 제2 저항 상태로 변화하는 저항 변화형 소자와, 선택 소자를 포함하는 메모리 셀에 대하여, 구동 회로에 의해,
    상기 저항 변화형 소자를 상기 제1 저항 상태로부터 상기 제2 저항 상태로 변화시킴으로써 상기 메모리 셀에 데이터의 기입을 행하는 것과,
    상기 저항 변화형 소자를 상기 제2 저항 상태로부터 상기 제1 저항 상태로 변화시킴으로써 상기 메모리 셀에 기억된 상기 데이터의 소거를 행하는 것
    을 포함하고,
    상기 데이터의 소거를 행할 때, 상기 메모리 셀에 인가하는 전압을 단계적으로 크게 하고, 상기 메모리 셀에 흐르는 전류의 크기를 제한하는 전류 제한값을 단계적으로 작게 하는,
    메모리 장치의 제어 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220277791A1 (en) * 2019-08-02 2022-09-01 Peking University Resistive random access memory operation circuit and operation method
US20230004293A1 (en) * 2019-11-27 2023-01-05 Sony Semiconductor Solutions Corporation Controller, memory system, and method of controlling memory
KR20220050303A (ko) * 2020-10-15 2022-04-25 삼성전자주식회사 상 변화 메모리 셀을 포함하는 메모리 장치 및 그것의 동작 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080219040A1 (en) * 2007-03-08 2008-09-11 Jan Boris Philipp Method to prevent overreset
US20130308368A1 (en) 2008-02-29 2013-11-21 Kabushiki Kaisha Toshiba Semiconductor memory device
US20140071734A1 (en) 2012-09-12 2014-03-13 Kabushiki Kaisha Toshiba Resistance-change memory

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3595691B2 (ja) * 1998-08-25 2004-12-02 株式会社東芝 不揮発性半導体記憶装置
US7366046B2 (en) * 2005-08-16 2008-04-29 Novelics, Llc DRAM density enhancements
JP2007080311A (ja) * 2005-09-12 2007-03-29 Sony Corp 記憶装置及び半導体装置
US7817475B2 (en) * 2007-12-05 2010-10-19 Ovonyx, Inc. Method and apparatus for accessing a phase-change memory
US7466584B1 (en) * 2008-01-02 2008-12-16 Ovonyx, Inc. Method and apparatus for driving an electronic load
JP4719233B2 (ja) * 2008-03-11 2011-07-06 株式会社東芝 不揮発性半導体記憶装置
US8305793B2 (en) * 2008-05-16 2012-11-06 Qimonda Ag Integrated circuit with an array of resistance changing memory cells
JP4720912B2 (ja) * 2009-01-22 2011-07-13 ソニー株式会社 抵抗変化型メモリデバイス
JP4846813B2 (ja) 2009-03-12 2011-12-28 株式会社東芝 不揮発性半導体記憶装置
JP5359663B2 (ja) * 2009-08-03 2013-12-04 ソニー株式会社 半導体メモリデバイスおよびその動作方法
JP5044617B2 (ja) * 2009-08-31 2012-10-10 株式会社東芝 不揮発性半導体記憶装置
JP5121864B2 (ja) * 2010-03-02 2013-01-16 株式会社東芝 不揮発性半導体記憶装置
JP5407949B2 (ja) * 2010-03-11 2014-02-05 ソニー株式会社 不揮発性記憶装置及びデータ書き込み方法
JP5306283B2 (ja) 2010-05-20 2013-10-02 株式会社東芝 不揮発性記憶装置及びその駆動方法
US8693233B2 (en) * 2010-06-18 2014-04-08 Sandisk 3D Llc Re-writable resistance-switching memory with balanced series stack
JP5091999B2 (ja) * 2010-09-24 2012-12-05 シャープ株式会社 半導体記憶装置
KR20120063136A (ko) * 2010-12-07 2012-06-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 구동방법
US8345472B2 (en) * 2010-12-21 2013-01-01 Intel Corporation Three-terminal ovonic threshold switch as a current driver in a phase change memory
US9153319B2 (en) * 2011-03-14 2015-10-06 Panasonic Intellectual Property Management Co., Ltd. Method for driving nonvolatile memory element, and nonvolatile memory device having a variable resistance element
US8934292B2 (en) * 2011-03-18 2015-01-13 Sandisk 3D Llc Balanced method for programming multi-layer cell memories
JP2014032724A (ja) * 2012-08-03 2014-02-20 Sharp Corp 半導体記憶装置
KR20140029814A (ko) * 2012-08-30 2014-03-11 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 구동 방법
CN104871314B (zh) * 2012-12-25 2019-03-08 索尼半导体解决方案公司 存储元件和存储装置
US10186658B2 (en) * 2012-12-26 2019-01-22 Sony Semiconductor Solutions Corporation Memory device and method of manufacturing memory device
US8987699B2 (en) * 2013-01-18 2015-03-24 Macronix International Co., Ltd. Conductive bridge resistive memory device and method of manufacturing the same
US8995167B1 (en) * 2013-02-01 2015-03-31 Adesto Technologies Corporation Reverse program and erase cycling algorithms
US9373399B2 (en) * 2013-07-22 2016-06-21 Micron Technology, Inc. Resistance variable element methods and apparatuses
KR102179275B1 (ko) * 2014-02-21 2020-11-16 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 리셋 방법
TWI584283B (zh) * 2014-07-16 2017-05-21 東芝股份有限公司 非揮發性記憶裝置及其控制方法
KR102264162B1 (ko) * 2014-10-29 2021-06-11 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
TWI688957B (zh) 2014-11-06 2020-03-21 日商索尼半導體解決方案公司 非揮發性記憶體裝置、及非揮發性記憶體裝置之控制方法
US9672907B2 (en) * 2015-01-27 2017-06-06 Brocere Electronics company limited Controlling both current and voltage of resistive random access memory device
US9570167B2 (en) * 2015-02-23 2017-02-14 Micron Technology, Inc. Apparatuses and methods of reading memory cells
CN106033679B (zh) * 2015-03-12 2019-03-08 华邦电子股份有限公司 电阻式存储器及量测该电阻式存储器的量测系统
US10002665B1 (en) * 2017-04-05 2018-06-19 Arm Ltd. Memory devices formed from correlated electron materials

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080219040A1 (en) * 2007-03-08 2008-09-11 Jan Boris Philipp Method to prevent overreset
US20130308368A1 (en) 2008-02-29 2013-11-21 Kabushiki Kaisha Toshiba Semiconductor memory device
US20140071734A1 (en) 2012-09-12 2014-03-13 Kabushiki Kaisha Toshiba Resistance-change memory

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Publication number Publication date
TW201901666A (zh) 2019-01-01
US20200098425A1 (en) 2020-03-26
JP2018195365A (ja) 2018-12-06
US11024376B2 (en) 2021-06-01
WO2018212082A1 (ja) 2018-11-22
KR20200008998A (ko) 2020-01-29
CN110612574A (zh) 2019-12-24
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