TW202324412A - 記憶體模組 - Google Patents

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TW202324412A
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TW111126603A
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森陽太郎
西野理市
柴原禎之
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日商索尼半導體解決方案公司
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Abstract

本揭示之一態樣之記憶體模組具備複數個記憶胞陣列單元。各記憶胞陣列單元具有記憶胞逐一設置於複數條第1配線與複數條第2配線之交點之記憶胞陣列。各記憶胞陣列單元進而具有控制對於記憶胞陣列之資料之讀寫之控制部。記憶胞具有：電阻變化元件，其藉由電阻值之高低之狀態記錄1位元之資訊；及選擇元件，其與電阻變化元件串聯連接。控制部對於記憶胞進行檢測記憶胞之狀態之檢測動作，接著，於藉由檢測動作使選擇元件導通時，對導通之記憶胞進行自低電阻狀態變化至高電阻狀態之重設動作。

Description

記憶體模組
本揭示係關於一種記憶體模組。
先前，已知一種具備可重寫之複數個記憶胞之記憶體模組，該記憶胞具備非揮發性。於各記憶胞設置有藉由根據電壓之施加而變化之胞之電阻值之狀態而記錄資訊之電阻變化型RAM(ReRAM(Resistive RAM：電阻式隨機存取記憶體))。於該記憶體模組設置有複數個記憶胞陣列，各記憶胞陣列為於複數條字元線及複數條位元線之各交點設置記憶胞之交叉點型(例如，參照專利文獻1)。 [先前技術文獻] [專利文獻]
專利文獻1：日本專利特開2011-204297號公報
然而，於上述之記憶體模組中，要求儘量縮短刪除(重設)或寫入(設置)所需之時間(等待時間)。因此，期望提供一種可縮短等待時間之記憶體模組。
本揭示之一態樣之記憶體模組具備：複數個記憶胞陣列單元；及記憶體控制器，其控制資料對複數個記憶胞陣列單元之讀寫。各記憶胞陣列單元具有：複數條第1配線；複數條第2配線；及記憶胞陣列，其中記憶胞逐一設置於上述複數條第1配線與上述複數條第2配線之交點。各記憶胞陣列單元進而具有：控制部，其基於記憶體控制器之控制，控制資料對記憶胞陣列之讀寫。記憶胞具有：電阻變化元件，其藉由電阻值之高低之狀態記錄1位元之資訊；及選擇元件，其與電阻變化元件串聯連接。控制部對於記憶胞進行檢測記憶胞之狀態之檢測動作，接著，於藉由檢測動作使選擇元件導通時，對導通之記憶胞進行自低電阻狀態變化至高電阻狀態之重設動作。
於本揭示之一態樣之記憶體模組中，對記憶胞進行檢測記憶胞之狀態之檢測動作，接著，於藉由檢測動作使選擇元件導通時，對導通之記憶胞進行自低電阻狀態變化至高電阻狀態之重設動作。藉此，可防止對未預定重設動作之記憶胞進行重設動作。又，因可於一個記憶體模組中，於進行設置動作之期間，於其他記憶體模組進行一連串檢測動作及重設動作，故於進行重設動作或設置動作之前可省略預讀。
以下，對用以實施本揭示之形態，參照圖式進行詳細說明。但，以下說明之實施形態僅為例示，並未意欲排除以下未明示之各種變化或技術之應用。本技術可於未脫離其主旨之範圍內進行各種變化(例如組合各實施形態等)並實施。又，於以下之圖式之記載中，對同一或類似之部分標註同一或類似之符號而表示。圖式係模式性者，未必與實際之尺寸或比例等一致。於圖式彼此間，亦有時包含彼此之尺寸之關係或比例不同之部分。
＜1.實施形態＞ [構成] 圖1表示本揭示之一實施形態之資訊處理系統之功能區塊之一例。該資訊處理系統具備主機電腦100及記憶體模組200。記憶體模組200具備記憶體控制器300、複數個記憶胞陣列單元400及電源部500。
(主機電腦100) 主機電腦100控制記憶體模組200。具體而言，主機電腦100發行指定存取目標之邏輯位址之指令，將其指令或資料供給至記憶體模組200。主機電腦100接收自記憶體模組200輸出之資料。此處，指令係用以控制記憶體模組200者，例如，包含指示資料之寫入處理之寫入指令、或指示資料之讀取處理之讀取指令。又，邏輯位址係於主機電腦100定義之位址空間中，由主機電腦100按存取記憶體模組200時之各存取單位之區域分配之位址。
(記憶體控制器300) 記憶體控制器300控制對於複數個記憶胞陣列單元400之資料之讀寫。記憶體控制器300自主機電腦100，接收指定邏輯位址之寫入指令。又，記憶體控制器300根據寫入指令，執行資料之寫入處理。於該寫入處理中，邏輯位址轉換為物理位址，於該物理位址寫入資料。此處，物理位址係記憶體控制器300對複數個記憶胞陣列單元400存取時按各存取單位於複數個記憶胞陣列單元400中分配之位址。記憶體控制器300若接收指定邏輯位址之讀取指令，則將該邏輯位址轉換為物理位址，自該物理位址讀取資料。且，記憶體控制器300將讀取之資料作為讀出資料輸出至主機電腦100。
(電源部500) 電源部500對複數個記憶胞陣列單元400供給期望之電壓。電源部500例如對後述之電壓控制電路40、70，供給寫入時(設置時、重設時)或讀取時(感測時)所使用之電壓。
(記憶胞陣列單元400) 接著，對記憶胞陣列單元400進行說明。圖2表示記憶胞陣列單元400之功能區塊之一例。記憶胞陣列單元400例如由半導體晶片構成。記憶胞陣列單元400係例如圖2所示，具有複數條字元線WL、複數條位元線BL、及記憶胞陣列10。
(記憶胞陣列10) 記憶胞陣列10例如圖3所示，具有2層記憶胞陣列10a、10b。記憶胞陣列10a、10b分別例如圖3所示於上部字元線UWL與位元線BL之各交點、與下部字元線LWL與位元線BL之各交點具有1位元之記憶胞MC。記憶胞MC係可寫入之非揮發性之記憶體。記憶胞MC係藉由電阻值之高低之狀態記錄1位元之資訊之電阻變化元件VR(Variable Resistor)、與具有雙方向二極體特性之選擇元件SE(Selector Element)之串聯構造。以下，作為上部字元線UWL及下部字元線LWL之總稱，適當使用字元線WL。
於記憶胞陣列10中，可將資料寫入藉由來自外部之位址輸入指定之記憶胞MC。又，可讀取記憶於藉由位址輸入指定之記憶胞MC之資料。記憶於記憶胞MC之資料值以電阻變化元件VR之電阻狀態區分。例如，若為高電阻狀態則區分為「0」，若為低電阻狀態則區分為「1」。
圖4係表示記憶胞MC之I-V特性之圖。電阻變化元件VR為低電阻狀態(LRS)時，記憶胞MC之兩端之電壓自0 V掃描。此時，於4 V時，記憶胞MC之兩端之電壓降低，電流急遽流通於記憶胞MC之情形，將該現象稱為瞬變，瞬變電壓Vsnap_LRS為4V。電阻變化元件VR為高電阻狀態(HRS)時之瞬變電壓Vsnap_HRS高於瞬變電壓Vsnap_LRS，例如為6 V。若對欲知狀態之記憶胞MC施加5 V，則於電阻變化元件VR為低電阻狀態(LRS)時，記憶胞MC瞬變，於電阻變化元件VR為高電阻狀態(HRS)時，記憶胞MC未瞬變。因此，可藉由辨別瞬變之有無，實現記憶胞MC之讀取。於電阻變化元件VR為高電阻狀態(HRS)時，於使記憶胞MC瞬變，且將電阻變化元件VR設為熔融狀態之後冷卻，藉此電阻變化元件VR變化為低電阻狀態(LRS)。於電阻變化元件VR為低電阻狀態(LRS)時，將高電壓施加於記憶胞MC，使記憶胞MC瞬變，藉此電阻變化元件VR變化為高電阻狀態(HRS)。藉由使上述之讀取、與電阻變化元件VR之電阻變化組合，而實現記憶胞MC之寫入。
於進行記憶胞MC之讀取之情形時，控制電路20例如於將字元線WL充電至-2.5 V後，將+2.5 V施加於位元線BL。其結果，於處於字元線WL與位元線BL之交叉點之記憶胞MC之電阻變化元件VR為低電阻狀態(LRS)之時，記憶胞MC瞬變，字元線WL之寄生電容放電，字元線WL之電位上升至0 V附近。於處於字元線WL與位元線BL之交叉點之記憶胞MC之電阻變化元件VR為高電阻狀態(HRS)時，記憶胞MC未瞬變，僅於字元線WL流通微小之洩漏電流，字元線WL之電位保持於-2 V附近。此時，控制電路20例如使用感測放大器，將字元線WL之電壓與參考電壓Verf(例如-1 V)比較，判別電阻變化元件VR為低電阻狀態(LRS)或高電阻狀態(HRS)。控制電路20例如於電阻變化元件VR為低電阻狀態(LRS)之情形時產生邏輯1，於電阻變化元件VR為高電阻狀態(HRS)之情形時產生邏輯0，藉此產生讀取資料。控制電路20例如將產生之讀取資料輸出至記憶體控制器300。
向電阻變化元件VR成為高電阻狀態(HRS)之記憶胞MC進行寫入(設置)之情形時，控制電路20例如於將字元線WL充電至Vneg1(例如-4 V)後，將Vset(例如+4 V)施加於位元線BL(參照圖5)。其結果，處於字元線WL與位元線BL之交叉點之記憶胞MC瞬變且於電阻變化元件VR為熔融狀態後被冷卻，藉此自高電阻狀態(HRS)變化至低電阻狀態(LRS)。如此，重設記憶胞MC。
向電阻變化元件VR變為低電阻狀態(LRS)之記憶胞MC進行寫入(重設)之情形時，控制電路20例如將下部字元線LWL充電至Vneg1(例如-4 V)後，將Vrst(例如+4 V)施加於位元線BL(參照圖5)。其結果，處於下部字元線LWL與位元線BL之交叉點之記憶胞MC瞬變，電阻變化元件VR自低電阻狀態(LRS)變化至高電阻狀態(HRS)。如此，重設記憶胞MC。
於上述之設置動作或重設動作中，對與施加Vset、Vrst(例如+4V)之位元線BL(選擇之位元線BL)不同之位元線BL(非選擇之位元線BL)施加Vcom(例如0 V)。又，對與施加Vneg1(例如-4 V)之字元線WL(選擇之字元線WL)不同之字元線WL(非選擇之字元線WL)例如施加Vcom(例如0 V)。此處，於處於選擇之位元線BL與非選擇之字元線WL之交叉點之記憶胞MC(以圖5之△顯示之半選擇胞)中，不施加使選擇元件SE導通之電壓Vth(=Vsnap_LRS)較為重要。又，於處於非選擇之位元線BL與選擇之字元線WL之交叉點之記憶胞MC(以圖5之圓點之△顯示之半選擇胞)中，不施加使選擇元件SE導通之電壓Vth較為重要。因於半選擇胞中，選擇元件SE導通，且，電阻變化元件VR變為低電阻狀態(LRS)之情形，電流流通於該半選擇胞，故除無法選擇欲選擇之記憶胞MC外，亦有破壞該半選擇胞之狀態之可能性。於本實施形態中，一面防止此種之破壞，一面基於擴展記憶體材料之選擇之幅度之觀點，進行可施加儘可能高之電壓之寫入動作(設置動作、重設動作)。
記憶胞陣列單元400進而例如圖2所示，具有控制電路20、時序控制電路30、電壓控制電路40、電流控制電路50、字元線解碼器60、電壓控制電路70及位元線解碼器80。控制電路20、時序控制電路30、電壓控制電路40、電流控制電路50、字元線解碼器60、電壓控制電路70及位元線解碼器80基於記憶體控制器300之控制，控制對於記憶胞陣列10之資料之讀寫。
控制電路20例如於與記憶體控制器300之間，交換位址、指令(寫入指令及讀取指令等)及資料(寫入資料及讀取資料等)。控制電路20例如根據指令及位址，控制電壓控制電路40、70、字元線解碼器60及位元線解碼器80。時序控制電路30對於電壓控制電路40、70及電流控制電路50，控制對於記憶胞陣列10之資料寫入或資料讀取所使用之電壓之輸出時序。
若根據控制電路20或時序控制電路30進行寫入控制，則電壓控制電路40將寫入動作所需之電壓施加於全域字元線GWL。若根據控制電路20或時序控制電路30進行讀取控制，則電壓控制電路40將讀取動作所需之電壓施加於全域字元線GWL，經由全域字元線GWL讀取讀取資料。
電流控制電路50控制流通於字元線WL之電流。電流控制電路50於進行資料之寫入時，以藉由電壓控制電路40，將流通於字元線WL之電流限制於特定之限制電流值之方式，控制流通於字元線WL之電流。電流控制電路50例如具有彼此閘極端子連接之2個NMOS電晶體、與定電流源。於電流控制電路50，一者之NMOS電晶體與字元線WL連接，另一者之NMOS電晶體與定電流源連接。2個NMOS電晶體及定電流源構成電流鏡電路。於與字元線WL連接之NMOS電晶體以飽和狀態動作之情形時，特定之限制電流流通於字元線WL。
字元線解碼器60基於自控制電路20賦予之字元線位址資訊，選擇字元線WL。字元線解碼器60對於選擇之字元線WL輸出寫入或讀取之動作所需之特定之電壓。字元線解碼器60對於選擇之字元線WL以外之字元線WL(非選擇之字元線WL)輸出選擇元件SE未導通之特定之電壓。
圖6係表示電流控制電路50、字元線解碼器60及位元線解碼器80之電路構成例之圖。電流控制電路50包含具有電流限制功能之選擇元件而構成。字元線解碼器60作為選擇字元線WL之元件，包含具有電流限制功能之選擇元件(電流控制電路50)、字元線驅動器61、及感測放大器62而構成。字元線驅動器61對於選擇之字元線WL輸出寫入或讀取之動作所需之特定之電壓。字元線驅動器61進而具有用以於非選擇時將記憶胞MC之字元線WL之電壓設為特定之電壓之電晶體。字元線解碼器60進而具有內部電阻63。藉由使自字元線解碼器60輸出之電流流通於內部電阻63，而產生電壓下降(IR Drop)。
感測放大器62基於控制電路20之控制信號，將字元線WL之電壓與參考電壓Vref(例如大約-1 V)比較，判別電阻變化元件VR為低電阻狀態(LRS)或高電阻狀態(HRS)。感測放大器62於電阻變化元件VR為低電阻狀態(LRS)之情形時產生邏輯1，於電阻變化元件VR為高電阻狀態(HRS)之情形時產生邏輯0，藉此產生讀取資料。感測放大器62將產生之讀取資料輸出至控制電路20。
位元線解碼器80具有位元線驅動器81、與內部電阻82。位元線驅動器81對於選擇之位元線BL輸出寫入或讀取之動作所需之特定之電壓。位元線驅動器81進而具有用以於非選擇時將記憶胞MC之位元線BL之電壓設為特定之電壓之電晶體。藉由使自位元線解碼器80輸出之電流流通於內部電阻82，而產生電壓下降。
若根據控制電路20進行寫入控制，則電壓控制電路70將寫入動作所需之電壓施加於全域位元線GBL。若根據控制電路20進行讀取控制，則電壓控制電路40將讀取動作所需之電壓施加於全域位元線GBL。位元線解碼器80基於自控制電路20賦予之位元線位址資訊，選擇位元線BL。位元線解碼器80對於選擇之位元線BL以外之位元線BL(非選擇之位元線BL)輸出選擇元件SE未導通之特定之電壓。
[動作] 接著，一面與比較例對比，一面對本實施形態之記憶胞陣列單元400之重設動作進行說明。
圖7係表示比較例之重設動作時之選擇胞之電壓波形之一例之圖。圖8係表示比較例之重設動作時之半選擇胞之電壓波形之一例之圖。於圖7顯示選擇胞為低電阻狀態時之電壓波形之一例。於圖8顯示半選擇胞為高電阻狀態時之電壓波形之一例。於圖7中，實線係對於將電壓施加於選擇胞之電路之設定電壓，虛線係與選擇胞連接之字元線WL或位元線BL之電壓。於圖8中，實線係對於將電壓施加於半選擇胞之電路之設定電壓，虛線係與半選擇胞連接之字元線WL或位元線BL之電壓。以下，於比較例中，將與控制電路20對應之電路稱為控制電路20'。
(選擇胞為低電阻狀態時，圖7) 控制電路20'經由字元線解碼器60及位元線解碼器80，於重設動作前，將全部之字元線WL及位元線BL驅動至共通之電壓Vcom(例如0 V)。若開始重設動作，則控制電路20'經由字元線解碼器60，將選擇之字元線WL驅動至特定之電壓Vneg1(例如-4 V)，再者，經由位元線解碼器80，將選擇之位元線BL驅動至特定之電壓Vrst(例如+4 V)。
若施加於選擇胞內之選擇元件SE之電壓上升，則與選擇元件SE之特性相應之電流流通於選擇胞。此時，若施加於選擇胞之電壓逐漸上升，對選擇胞內之選擇元件SE施加超過選擇元件SE之導通電壓Vth之電壓，則選擇元件SE導通。其後，若對選擇胞內之低電阻狀態之電阻變化元件VR施加超過瞬變電壓Vsnap_LRS之電壓，則記憶胞MC瞬變，於選擇胞開始流通較大之電流。此時，藉由電流控制電路50之電流限制，限制流通於選擇胞之電流。又，藉由流通於與選擇胞連接之字元線WL或位元線BL之電流產生電壓下降。其結果，字元線WL之電壓成為未達電壓Vneg1(例如-4 V)之電壓，位元線BL之電壓成為未達電壓Vrst(例如+4 V)之電壓。
(半選擇胞為高電阻狀態之時，圖8) 控制電路20'經由字元線解碼器60及位元線解碼器80，於重設動作前，將全部之字元線WL及位元線BL驅動至共通之電壓Vcom(例如0 V)。若開始重設動作，則控制電路20'經由字元線解碼器60，將選擇之字元線WL驅動至特定之電壓Vneg1(例如-4 V)，或，經由位元線解碼器80，將選擇之位元線BL驅動至特定之電壓Vrst(例如+4 V)。此處，選擇之位元線BL與非選擇之字元線WL所連接之記憶胞MC、或非選擇之位元線BL與選擇之字元線WL所連接之記憶胞MC相當於上述之半選擇胞。
若施加於半選擇胞內之選擇元件SE之電壓上升，則與選擇元件SE之特性相應之電流流通於半選擇胞。此時，若施加於半選擇胞之電壓逐漸上升，對半選擇胞內之選擇元件SE施加超過選擇元件SE之導通電壓Vth之電壓，則選擇元件SE導通。但，因未對半選擇胞內之高電阻狀態之電阻變化元件VR施加超過瞬變電壓Vsnap_HRS之電壓，故記憶胞MC未瞬變，維持高電阻狀態。
然而，於半選擇胞為低電阻狀態之時，控制電路20'經由字元線解碼器60，將選擇之字元線WL驅動至特定之電壓Vneg1(例如-4 V)，或，經由位元線解碼器80，將選擇之位元線BL驅動至特定之電壓Vrst(例如+4 V)。此時，於半選擇胞，選擇元件SE導通，記憶胞MC瞬變，流通較大之電流。其結果，於半選擇胞自低電阻狀態變化至高電阻狀態之情形時，半選擇胞之狀態(資料)被破壞。如此，於比較例之重設動作，有半選擇胞狀態(資料)被破壞之虞之問題。
圖9係表示本實施形態之重設動作時之選擇胞之電壓波形之一例之圖。圖10係表示本實施形態之重設動作時之半選擇胞之電壓波形之一例之圖。圖11係表示本實施形態之重設動作之順序之一例之圖。於圖9顯示選擇胞為低電阻狀態時之電壓波形之一例。於圖10顯示半選擇胞為高電阻狀態時之電壓波形之一例。於圖9中，實線係對於將電壓施加於選擇胞之電路之設定電壓，虛線係與選擇胞連接之字元線WL或位元線BL之電壓。於圖10中，實線係對於將電壓施加於半選擇胞之電路之設定電壓，虛線係與半選擇胞連接之字元線WL或位元線BL之電壓。
(選擇胞為低電阻狀態之時，圖9) 控制電路20經由字元線解碼器60及位元線解碼器80，於重設動作前，將全部之字元線WL及位元線BL驅動至共通之電壓Vcom(例如0 V)。若重設動作開始，則控制電路20對記憶胞MC進行檢測記憶胞MC之狀態之瞬變(Snap)檢測動作。具體而言，控制電路20經由字元線解碼器60，將選擇之字元線WL驅動至特定之電壓Vneg2(例如-2.5 V)，再者，經由位元線解碼器80，將選擇之位元線BL驅動至特定之電壓Vread(例如+2.5 V)。此處，｜Vneg2-Vread｜係於電阻變化元件VR為高電阻狀態之時選擇元件SE未導通之電壓。另，控制電路20對複數個記憶胞MC之中，與導通之記憶胞MC共通之字元線WL或位元線BL所連接之複數個記憶胞MC進行瞬變檢測動作。
接著，控制電路20對記憶胞MC進行檢測記憶胞MC之狀態之瞬變檢測動作。具體而言，若施加於選擇胞內之選擇元件SE之電壓上升，則與選擇元件SE之特性相應之電流流通於選擇胞。此時，若施加於選擇胞之電壓逐漸上升，對選擇胞內之選擇元件SE施加超過選擇元件SE之導通電壓Vth之電壓，則選擇元件SE導通。其後，若對選擇胞內之低電阻狀態之電阻變化元件VR施加超過瞬變電壓Vsnap_LRS之電壓，則記憶胞MC瞬變，於選擇胞開始流通較大之電流。此時，藉由電流控制電路50之電流限制，限制流通於選擇胞之電流。又，藉由流通於與選擇胞連接之字元線WL或位元線BL之電流而產生電壓下降。其結果，字元線WL之電壓成為未達電壓Vneg2(例如-2.5 V)之電壓，位元線BL之電壓成為未達電壓Vread(例如+2.5 V)之電壓。
此時，控制電路20例如使用感測放大器62，檢測字元線WL之電壓(步驟S101)。控制電路20將檢測出之字元線WL之電壓與參考電壓Vref(例如-1 V)比較，判別電阻變化元件VR為低電阻狀態(LRS)或高電阻狀態(HRS)(步驟S102)。控制電路20例如於電阻變化元件VR為低電阻狀態(LRS)之情形時產生邏輯1，於電阻變化元件VR為高電阻狀態(HRS)之情形時產生邏輯0，藉此，產生讀取資料。控制電路20例如將產生之讀取資料輸出至記憶體控制器300。
例如，如圖9所示，於字元線WL之電壓之絕對值小於參考電壓Vref(例如大約-1 V)之絕對值之時，控制電路20判定電阻變化元件VR為低電阻狀態(LRS)。控制電路20於判定電阻變化元件VR為低電阻狀態(LRS)之情形時，進行重設動作(步驟S103)。另一方面，於字元線WL之電壓之絕對值為參考電壓Vref(例如大約-1 V)之絕對值以上時，未進行重設動作(步驟S104)。
控制電路20於藉由檢測動作使選擇元件SE導通時，對導通之記憶胞MC進行自低電阻狀態變化至高電阻狀態之重設動作。具體而言，控制電路20如以下所示，進行重設動作。控制電路20經由字元線解碼器60，將選擇之字元線WL驅動至特定之電壓Vneg1(例如-4 V)，再者，經由位元線解碼器80，將選擇之位元線BL驅動至特定之電壓Vrst(例如+4 V)。｜Vneg1-Vrst｜係於重設動作中，可使導通之記憶胞MC自低電阻狀態變化至高電阻狀態之電壓。
此時，控制電路20於自檢測動作移至重設動作之時，將輸出至選擇之字元線WL之電壓自Vneg2(例如-2.5 V)連續地(即平緩而非矩形狀地)向Vneg1(例如-4 V)變化。控制電路20進而於自檢測動作移至重設動作時，將輸出至選擇之位元線BL之電壓自Vread(例如+2.5 V)連續地(即平緩而非矩形狀地)向Vrst(例如+4 V)變化。藉此，於自瞬變檢測動作轉變至重設動作之過程中，可防止選擇元件SE瞬間地斷開，且可防止選擇胞之狀態變化。
若對選擇胞內之低電阻狀態之電阻變化元件VR施加超過瞬變電壓Vsnap_LRS之電壓，則記憶胞MC瞬變，於選擇胞開始流動較大之電流。此時，藉由電流控制電路50之電流限制，而限制流通於選擇胞之電流。又，藉由流通於與選擇胞連接之字元線WL或位元線BL之電流而產生電壓下降。其結果，字元線WL之電壓成為未達電壓Vneg1(例如-4 V)之電壓，位元線BL之電壓成為未達電壓Vrst(例如+4 V)之電壓。其結果，電阻變化元件VR自低電阻狀態(LRS)變為高電阻狀態(HRS)。如此，重設動作結束。其後，控制電路20根據需要，亦可進行是否確實進行重設之確認(讀出動作)(步驟S105)。
(半選擇胞為高電阻狀態之時，圖10) 控制電路20經由字元線解碼器60及位元線解碼器80，於重設動作前，將全部之字元線WL及位元線BL驅動至共通之電壓Vcom(例如0 V)。若開始重設動作，則控制電路20經由字元線解碼器60，將選擇之字元線WL驅動至特定之電壓Vneg2(例如-2.5 V)，或，經由位元線解碼器80，將選擇之位元線BL驅動至特定之電壓Vread(例如+2.5 V)。此處，選擇之位元線BL與非選擇之字元線WL所連接之記憶胞MC、或非選擇之位元線BL與選擇之字元線WL所連接之記憶胞MC相當於上述之半選擇胞。
若施加於半選擇胞內之選擇元件SE之電壓上升，則與選擇元件SE之特性相應之電流流通於半選擇胞。此時，若施加於半選擇胞之電壓逐漸上升，未對半選擇胞內之選擇元件SE施加超過選擇元件SE之導通電壓Vth之電壓。因此，選擇元件SE未導通，保持斷開。其結果，字元線WL之電壓變為電壓Vneg2(例如-2.5 V)，位元線BL之電壓變為電壓Vread(例如+2.5 V)。
此時，控制電路20例如使用感測放大器62，檢測字元線WL之電壓(步驟S101)。控制電路20將檢測出之字元線WL之電壓與參考電壓Vref(例如大約-1 V)比較，判別電阻變化元件VR為低電阻狀態(LRS)或高電阻狀態(HRS)(步驟S102)。控制電路20例如於電阻變化元件VR為低電阻狀態(LRS)之情形時產生邏輯1，於電阻變化元件VR為高電阻狀態(HRS)之情形時產生邏輯0，藉此，產生讀取資料。控制電路20例如將產生之讀取資料輸出至記憶體控制器300。
例如，如圖10所示，於字元線WL之電壓之絕對值大於參考電壓Vref(例如大約-1 V)之絕對值時，控制電路20判定電阻變化元件VR為高電阻狀態(HRS)。控制電路20於判定電阻變化元件VR為高電阻狀態(HRS)之情形時，未進行重設動作(步驟S104)。控制電路20於選擇元件SE未藉由檢查動作而導通時，停止對於未導通之記憶胞MC之電壓施加。其後，控制電路20亦可根據需要，進行確實無需重設動作之確認(讀出動作)(步驟S105)。
然而，於本實施形態之重設動作中，於前端設置有瞬變檢測動作。藉此，因未對半選擇胞施加記憶胞MC瞬變之電壓，故未有半選擇胞之狀態(資料)被破壞之虞。又，於本實施形態之重設動作中，於瞬變檢測動作之後，僅對選擇元件SE導通之胞進行重設動作。藉此，因可以較高之電壓進行重設動作，故可擴展記憶體材料之選擇之幅度。
接著，一面與比較例對比，一面對本實施形態之記憶胞陣列單元400之寫入動作(設置動作、重設動作)進行說明。圖12(A)係表示比較例之記憶胞陣列單元之寫入動作(設置動作、重設動作)之一例之圖。圖12(B)係表示本實施形態之記憶胞陣列單元400之寫入動作(設置動作、重設動作)之一例之圖。
一般，寫入資料之圖案為任意。因此，於複數個記憶胞陣列單元400中，若有全部為設置動作或重設動作之情形，則於複數個記憶胞陣列單元400中，亦有混合設置動作及重設動作之情形。為了縮短寫入時間，記憶體控制器300基於寫入資料，對於複數個記憶胞陣列單元400同時進行設置動作與重設動作。
具體而言，記憶體控制器300根據輸入至複數個記憶胞陣列單元400之寫入資料及位址資料，進行設置動作及重設動作。記憶體控制器300例如基於輸入至複數個記憶胞陣列單元400之位址資料，對比輸入至複數個記憶胞陣列單元400之寫入資料、與各記憶胞陣列單元400之狀態(圖12(A)之預讀(Pre-Read))。記憶體控制器300基於其對比結果，對於需要設置動作之各記憶胞陣列單元400進行設置動作(流通設置電流Iset之控制)(圖12(A)之設置(set))。記憶體控制器300進而對於需要重設動作之各記憶胞陣列單元400於進行設置動作之期間內按各特定單位(例如列)依序進行重設動作(流通重設電流Iset之控制)(圖12(A)之重設(Reset))。
但，於此種之順序中，寫入動作(設置動作、重設動作)所需之時間(等待時間)變長。另，亦考慮藉由省略預讀，謀求等待時間之縮短。但，於此種之情形時，有破壞半選擇胞之狀態之可能性，於重設動作中無法將較高之電壓施加於胞。
另一方面，於本實施形態中，於重設動作之前段設置有瞬變檢測動作(圖12(B)之直流感測(DC Sense))。藉此，因未對半選擇胞施加記憶胞MC瞬變之電壓，故未有半選擇胞之狀態(資料)被破壞之虞。其結果，因可由圖12(B)之直流感測擔負圖12(A)之預讀之任務，故可縮短相應於省略圖12(A)之預讀之量之等待時間。另，一般，因重設動作所需之時間短於設置動作所需之時間，故即使於重設動作之前段進行圖12(B)之直流感測之情形時，亦可於設置動作之期間內，結束圖12(B)之直流感測、與圖12(B)之重設。
又，於本實施形態中，於瞬變檢測動作之後，僅對選擇元件SE導通之胞進行重設動作(圖12(B)之重設)。藉此，因可以較高之電壓進行重設動作，故可擴展記憶體材料之選擇之幅度。
＜2.變化例＞ [變化例A] 於上述實施形態中，控制電路20於重設動作中，亦可根據導通之記憶胞MC之位置，使內部電阻63或內部電阻82之電阻值變化。此時，內部電阻63、82具有根據來自控制電路20之控制信號使電阻值變化之機構。控制電路20於導通之記憶胞MC自字元線驅動器61較遠分離而配置時，將內部電阻63設定為較導通之記憶胞MC配置於字元線驅動器61附近時之電阻值更低之電阻值。控制電路20於導通之記憶胞MC自位元線驅動器81較遠分離而配置時，將內部電阻82設定為較導通之記憶胞MC配置於位元線驅動器81附近時之電阻值更低之電阻值。於此種情形時，可使電流引起之電壓下降之影響無關於導通之記憶胞MC之場所而均一。
[變化例B] 於上述實施形態及其變化例中，控制電路20亦可將｜Vneg2-Vread｜變更為高於通常時之值，使通常時選擇元件SE未導通之記憶胞MC之選擇元件SE導通，對導通之記憶胞MC進行重設動作。於此種之情形時，可將電阻值自通常可取值偏移之記憶胞MC之電阻值重新設定為通常可取值。其結果，可抑制讀取錯誤等之不佳狀況之產生。
以上，雖已例舉實施形態說明本技術，但本揭示並非限定於上述實施形態者，可進行各種變化。另，於本說明書中所記載之效果僅為例示。本揭示之效果並非限定於本說明書中所記載之效果。本揭示亦可具有本說明書中所記載之效果以外之效果。
又，例如，本揭示可採取如以下般之構成。 (1) 一種記憶體模組，其具備： 複數個記憶胞陣列單元；及 記憶體控制器，其控制資料對上述複數個記憶胞陣列單元之讀寫；且 各上述記憶胞陣列單元具有： 複數條第1配線； 複數條第2配線； 記憶胞陣列，其中記憶胞逐一設置於上述複數條第1配線與上述複數條第2配線之交點；及 控制部，其基於上述記憶體控制器之控制，控制資料對上述記憶胞陣列之讀寫；且 上述記憶胞具有：電阻變化元件，其藉由電阻值之高低之狀態記錄1位元之資訊；及選擇元件，其與上述電阻變化元件串聯連接； 上述控制部對於上述記憶胞進行檢測上述記憶胞之狀態之檢測動作，接著，於藉由上述檢測動作使上述選擇元件導通時，對導通之上述記憶胞進行自上述低電阻狀態變化至高電阻狀態之重設動作。 (2) 如(1)之記憶體模組，其中 上述控制部於上述檢測動作中，於上述電阻變化元件為高電阻狀態時將上述選擇元件未導通之第1電壓輸出至上述記憶胞。 (3) 如(2)之記憶體模組，其中 上述控制部於上述重設動作中，對於導通之上述記憶胞，將可自上述低電阻狀態變化至高電阻狀態之第2電壓輸出至上述記憶胞； 上述控制部使自上述檢測動作移至上述重設動作時輸出至上述記憶胞之電壓，自上述第1電壓向上述第2電壓連續地變化。 (4) 如(2)或(3)之記憶體模組，其中 上述控制部對複數個上述記憶胞中，與導通之上述記憶胞共通之上述第1配線或上述第2配線所連接之複數個第1記憶胞進行上述檢測動作。 (5) 如(1)至(4)中任一者之記憶體模組，其中 上述控制部未藉由上述檢測動作使上述選擇元件導通時，停止對於未導通之上述記憶胞之電壓施加。 (6) 如(1)至(5)中任一者之記憶體模組，其中 上述控制部具有： 第1內部電阻，其與上述第1配線連接； 第2內部電阻，其與上述第2配線連接；及 電流控制電路，其限制流動於上述第1配線之電流。 (7) 如(6)之記憶體模組，其中 上述控制部於上述重設動作中，根據導通之上述記憶胞之位置，使上述第1內部電阻或上述第2內部電阻之電阻值變化。 (8) 如(2)或(3)之記憶體模組，其中 上述控制部將上述第1電壓變更為高於通常時之值，使通常時未導通上述選擇元件之上述記憶胞之上述選擇元件導通，對導通之上述記憶胞進行上述重設動作。
於本揭示之一態樣之記憶體模組中，對記憶胞進行檢測記憶胞之狀態之檢測動作，接著，於藉由檢測動作使選擇元件導通時，對導通之記憶胞進行自低電阻狀態變化至高電阻狀態之重設動作。藉此，可防止對於未預定重設動作之記憶胞進行重設動作。又，因於一個記憶體模組中進行設置動作之期間，於其他記憶體模組中可進行一連串之檢測動作及重設動作，故可於進行重設動作或設置動作之前省略預讀。其結果，可縮短相當於省略預讀之量之等待時間。另，本揭示之效果未必限定於此處所記載之效果，亦可為於本說明書中記載之任一效果。
本申請案係基於2021年8月11日向日本專利廳申請之日本專利申請案號第2021-131398號而主張優先權者，藉由參照將該申請案之全部內容而援用至本申請案中。
若為熟知本技藝者，則可根據設計上之要件或其他原因，而想到各種修正、組合、次組合及變更，但應瞭解，該等亦均為包含於附加之申請專利範圍或其均等物之範圍內者。
10:記憶胞陣列 10a:記憶胞陣列 10b:記憶胞陣列 20:控制電路 30:時序控制電路 40:電壓控制電路 50:電流控制電路 60:字元線解碼器 61:字元線驅動器 62:感測放大器 63:內部電阻 70:電壓控制電路 80:位元線解碼器 81:位元線驅動器 82:內部電阻 100:主機電腦 200:記憶體模組 300:記憶體控制器 400:記憶胞陣列單元 500:電源部 BL:位元線 GBL:全域位元線 GWL:全域字元線 LWL:下部字元線 MC:記憶胞 S101～S105:步驟 SE:選擇元件 UWL:上部字元線 VR:電阻變化元件 Vsnap_HRS:瞬變電壓 Vsnap_LRS:瞬變電壓 Vth:電壓 WL:字元線
圖1係表示本揭示之一實施形態之資訊處理系統之概略構成之一例之圖。 圖2係表示圖1之記憶胞陣列單元之概略構成之一例之圖。 圖3係表示圖2之記憶胞陣列之概略構成之一例之圖。 圖4係表示圖3之記憶胞之動作例之圖。 圖5係表示圖2之記憶胞陣列之選擇動作例之圖。 圖6係表示圖2之字元線解碼器之概略構成例之圖。 圖7係表示比較例之重設動作時之記憶胞之電壓波形之一例之圖。 圖8係表示比較例之重設動作時之記憶胞之電壓波形之一例之圖。 圖9係表示實施例之重設動作時之記憶胞之電壓波形之一例之圖。 圖10係表示實施例之重設動作時之記憶胞之電壓波形之一例之圖。 圖11係表示實施例之重設動作之順序之一例之圖。 圖12(A)、(B)係表示實施形態之寫入動作之一例之流程圖。
BL:位元線
Vth:電壓
WL:字元線

Claims (8)

  1. 一種記憶體模組，其具備： 複數個記憶胞陣列單元；及 記憶體控制器，其控制資料對上述複數個記憶胞陣列單元之讀寫；且 各上述記憶胞陣列單元具有： 複數條第1配線； 複數條第2配線； 記憶胞陣列，其中記憶胞逐一設置於上述複數條第1配線與上述複數條第2配線之交點；及 控制部，其基於上述記憶體控制器之控制，控制資料對上述記憶胞陣列之讀寫；且 上述記憶胞具有：電阻變化元件，其藉由電阻值之高低之狀態記錄1位元之資訊；及選擇元件，其與上述電阻變化元件串聯連接； 上述控制部對於上述記憶胞進行檢測上述記憶胞之狀態之檢測動作，接著，於藉由上述檢測動作使上述選擇元件導通時，對導通之上述記憶胞進行自上述低電阻狀態變化至高電阻狀態之重設動作。
  2. 如請求項1之記憶體模組，其中 上述控制部於上述檢測動作中，於上述電阻變化元件為高電阻狀態時將上述選擇元件未導通之第1電壓輸出至上述記憶胞。
  3. 如請求項2之記憶體模組，其中 上述控制部於上述重設動作中，將對於導通之上述記憶胞可自上述低電阻狀態變化至高電阻狀態之第2電壓輸出至上述記憶胞； 上述控制部使自上述檢測動作移至上述重設動作時輸出至上述記憶胞之電壓，自上述第1電壓向上述第2電壓連續地變化。
  4. 如請求項2之記憶體模組，其中 上述控制部對複數個上述記憶胞中，與導通之上述記憶胞共通之上述第1配線或上述第2配線所連接之複數個第1記憶胞進行上述檢測動作。
  5. 如請求項1之記憶體模組，其中 上述控制部未藉由上述檢測動作使上述選擇元件導通時，停止對於未導通之上述記憶胞之電壓施加。
  6. 如請求項1之記憶體模組，其中 上述控制部具有： 第1內部電阻，其與上述第1配線連接； 第2內部電阻，其與上述第2配線連接；及 電流控制電路，其限制流動於上述第1配線之電流。
  7. 如請求項6之記憶體模組，其中 上述控制部於上述重設動作中，根據導通之上述記憶胞之位置，使上述第1內部電阻或上述第2內部電阻之電阻值變化。
  8. 如請求項2之記憶體模組，其中 上述控制部將上述第1電壓變更為高於通常時之值，使通常時未導通上述選擇元件之上述記憶胞之上述選擇元件導通，對導通之上述記憶胞進行上述重設動作。
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