TWI397997B - 具有改善結構穩定性之記憶胞 - Google Patents

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Description

具有改善結構穩定性之記憶胞
本發明係關於基於可程式電阻材料為基礎的高密度記憶體裝置，其包含如硫屬化物(chalcogenide)等相變化材料，以及製造該裝置的方法。
如硫屬化物及類似材料之此等相變化記憶材料，可藉由施加其幅度適用於積體電路中之電流，而致使晶相變化。這種特性則引發使用可程式化電阻材料以形成非揮發性記憶體電路等興趣。此通常為非晶相狀態其特性為具有較通常為結晶相狀態高的電阻率；此電阻值的差異可以感測做為用來指示資料。這些特性吸引了大家的注意想使用可程式電阻材料以形成非揮發記憶電路，其可隨機存取以讀取及寫入。
從非晶至結晶狀態的改變通常是一較低電流的操作。從結晶至非晶狀態的改變，在此表示為重置(reset)，通常是一較高電流的操作，其包含一短的高電流密度脈衝以融化或分解該結晶結構，之後該相變化材料快速的冷卻，抑制該相變化的過程，允許至少一部份的相變化結構穩定在該非晶狀態。而吾人希望減少被用於導致相變化材料的轉變從該結晶狀態至非晶狀態的重置電流的大小。此使用相變化材料之記憶胞包含一主動區域於此記憶胞的相變化材料區域內，其是相變化轉換真正發生的地方。減少主動區域面積的技術被開發，如此減少了誘發相變化所需要的電流大小。此外，也使用用來熱隔離在此相變化記憶胞主動區域的技術，如此可將誘發相變化所需要的電阻加熱效應侷限在主動區域之中。
用以重置的重置電流大小，可以藉由減少在細胞中該相變化材料元件的大小和減少介於電極及/或該相變化材料間的接點面積，使得較高的電流密度可以藉由較小絕對電流值經由該相變化材料元件來達成。
此領域發展的一種方向係致力使用微量的可程式電阻材料，特別是用來填充微小孔洞。致力於此等微小孔洞的專利包括：於1997年11月11日公告之美國專利第5,687,112號“Multibit Single Cell Memory Element Having Tapered Contact”、發明人為Ovshinky；於1998年8月4日公告之美國專利第5,789,277號“Method of Making Chalogenide[sic]Memory Device”、發明人為Zahorik等；於2000年11月21日公告之美國專利第6,150,253號“Controllable Ovonic Phase-Change Semiconductor Memory Device and Methods of Fabricating the Same”、發明人為Doan等。
一種用以在相變化細胞中控制主動區域尺寸的方式，係設計非常小的電極以將電流傳送至一相變化材料體中。此微小電極結構將在相變化材料之類似蕈狀小區域中誘發相變化，亦即接點部位。請參照2002/8/22發證給Wicker之美國專利6,429,064號“Reduced Contact Areas of Sidewall Conductor”、2002/10/8發證給Gilgen之美國專利6,462,353“Method for Fabricating a Small Area of Contact Between Electrodes”、2002/12/31發證給Lowrey之美國專利6,501,111號“Three-Dimensional(3D)Programmable Device”、以及2003/7/1發證給Harshfield之美國專利6,563,156號“Memory Elements and Methods for Making same”。
與製造此種具有一個非常小電極裝置相關的一個問題是因為此非常小的電極會有較差的附著性，如此會導致底電極於製造過程中脫落。
於是一種具有倒T形狀的底電極被提出，請參照2008/1/18所申請之美國專利12/016,840號“Memory cell with Memory Element Contacting an Inverted T-Shaped Bottom Electrode”，其具有一個小的接點區域於底電極與記憶材料之間，導致一個小的主動區域以及減少了重置記憶胞所需的能量大小。此倒T形狀的底電極也改善了在製造過程中此底電極的結構穩定性，因此改善了此等裝置的製程良率。
因此必須提出一種製造此等記憶胞結構的可靠製程方法，其具有控制底電極臨界尺寸的良好能力，也可以在高密度積體電路裝置中解決非常小的電極之結構穩定性問題。
本發明所揭露之一種記憶胞包含一底電極包含一基底部份及一柱狀部份於該基底部份之上，該柱狀部份及該基底部分具有各自的外表面且該柱狀部分具有一寬度係小於該基底部份之寬度。一記憶元件於該底電極之該柱狀部分的一上表面之上以及一頂電極於該記憶元件之上。一介電間隔物與該柱狀部分的該外表面連接，該底電極之該基底部分的該外表面與該介電間隔物的一外表面自動對準。
本發明亦揭露一種記憶胞的製造方法，其包含形成一記憶體核心，包含一底電極包含一基底部份及一柱狀部份於該基底部份之上，該柱狀部份及該基底部分具有各自的外表面且該柱狀部分具有一寬度係小於該基底部份之寬度。此記憶體核心也包含一記憶元件於該底電極之該柱狀部分的一上表面之上，以及一頂電極於該記憶元件之上。此方法也包含形成一介電間隔物與該柱狀部分的該外表面連接，該底電極之該基底部分的該外表面與該介電間隔物的一外表面自動對準。
此處所描述的一種製造一記憶胞的方法，包含提供一記憶體存取層，其具有一頂表面，該記憶體存取層包括一導電栓塞延伸至該記憶體存取層的該頂表面。形成一底電極材料層於該記憶體存取層的該頂表面層之上，形成一記憶材料層於該底電極之上，形成一頂電極材料層於該記憶材料層之上，以及形成一蝕刻幕罩於該頂電極材料層之上。使用該蝕刻幕罩以蝕刻通過該底電極材料層的一部份，因此形成一包括底電極材料柱狀物的部分蝕刻層以及一多層堆疊於該底電極材料柱狀物之上。該多層堆疊包含一記憶元件其包含記憶材料於該底電極材料柱狀物之上及一頂電極其包含頂電極材料於該記憶元件之上。形成一介電間隔物材料層於該部分蝕刻層及該多層堆疊之上。非等向性蝕刻該介電間隔物材料層以形成一介電間隔物與該底電極柱狀物的一外表面以及該多層堆疊之一外表面連接。使用該介電間隔物作為一蝕刻幕罩來蝕刻該部分蝕刻層，因此形成一底電極其包含一基底部份及一柱狀部份於該基底部份之上。
此處所描述的底電極基底部分之較大寬度可以提供底電極較佳的附著性且減少底電極於製造過程中脫落的風險。此外，此種設計也會將弱點的位置(即，此底電極終端平面最狹窄之處)自底電極與底層結構的介面處移到底電極材料層之中。
本發明的其它特徵、目的和優點，會參考下列圖式、發明詳細說明及申請專利範圍來描述。
以下之發明說明將參照至特定結構實施例與方法。可以理解的是，本發明之範疇並非限制於特定所揭露之實施例，且本發明可利用其他特徵、元件、方法與實施例進行實施。較佳實施例係被描述以瞭解本發明，而非用以限制本發明之範疇，本發明之範疇係以申請專利範圍定義之。熟習該項技藝者可以根據後續之敘述而瞭解本發明之均等變化。在各實施例中的類似元件將以類似標號指定之。
後續之發明說明將參照至第1圖至第21圖。
第1圖繪示先前技術具有一「蕈狀」記憶胞100的剖面圖，此記憶胞100具有一記憶材料層130於一底電極120與一頂電極140之間。一導電栓塞180延伸通過一介電層170與此記憶胞100之底層存取電路(未示)連接。一介電層190圍繞在底電極120之間，且另一介電層160圍繞在頂電極140及記憶材料層130之間。此底電極120具有一寬度125小於該頂電極140和及記憶材料層130之該寬度145。
在操作中，在栓塞180與頂電極140之上的電壓可以誘發電流自栓塞180經過底電極120和記憶材料130流至頂電極140，或反之亦然。
由於寬度125及寬度145的差異，在操作上在鄰接於該底電極120之該記憶材料層130的區域中，該電流密度將會為最大，使得該相變化材料130之該主動區域150具有一「蕈狀」，如第1圖中所示。
希望最好能減少底電極120的寬度125(其在某些實施例中是一直徑)如此可以在較小電流絕對值流經此記憶材料130的情況下達到較高的電流密度。
然而，嘗試減少寬度125會因為在底電極120與栓塞180介面之間較小的接點面積而引起電性及結構可靠性方面的問題。
第2圖繪示一先前技術「柱狀」記憶胞200之一剖面圖。該柱狀記憶胞200包含一多層記憶柱290，其包含一底電極220、一記憶材料柱230位於該底電極220之上、一頂電極240位於該記憶材料柱230之上。一介電層260圍繞該記憶材料柱230。一導電栓塞280延伸通過一介電層270與此記憶胞200之底層存取電路(未示)連接。
如在第2圖中可見，該頂電極240及該底電極220具有相同的寬度245，亦與該記憶材料柱230相同。因此該主動區域250可位於遠離該頂電極240與底電極220之間的區域。
此外，可以藉由依序形成一底電極材料、一記憶材料於底電極材料之上、一頂電極材料於記憶材料之上、以及順序蝕刻來形成該多層記憶柱290。然而在製造此等具有較小寬度245及較大寬深比的裝置會因為側削蝕刻或過度蝕刻所引發一些問題。此外，嘗試減少寬度245仍會因為在底電極220與栓塞280介面之間較小的接點面積而引起電性及結構可靠性方面的問題。
第3圖係繪示依據本發明一實施例之一記憶胞300的剖面圖，相較於第1圖中的結構，其可以解決上述之問題而改善結構的結構穩定性。該記憶胞300具有一倒T形的底電極320，其具有一基底部分322及一柱狀部份324於基底部分322之上。此基底部分322具有一第一寬度323(其在某些實施例中是一直徑)以及此柱狀部份324具有一小於第一寬度323之第二寬度325(其在某些實施例中是一直徑)。此底電極320基底部分322的較大第一寬度323提供了此底電極320的較佳結構穩定性。
此柱狀部份324的頂表面與一記憶元件330連接、此底電極320將記憶元件330與導電拴塞380耦接。此底電極320可以是，例如氮化鈦，或氮化鉭。在記憶元件330包含GST的實施例中(以下所描述)，最佳電極材料是氮化鈦，因為其與GST具有較佳的接觸特性，且其是半導體製程中所常用的材料，並在GST轉換的高溫下，通常是600-700℃範圍，提供良好的擴散阻障特性。替代地，此底電極320可以是TiAlN，或TaAlN，或包含，例如，一或多個元素選自於由鈦，鎢，鉬，鋁，鉭，銅，鉑，銥，鑭，鎳，氮，氧，釕，以及其組合所組成的群組。
此導電栓塞380延伸通過一介電層370至底下的存取電路(未示)，此導電栓塞380在此實施例中包含一個如鎢等堅固金屬。其他的金屬如鈦，鉬，鋁，鉭，銅，鉑，銥，鑭，鎳，釕也可以被使用。其他的栓塞結構或材料也可以被使用。
一頂電極340與該記憶元件330連接，此頂電極340包含如之前所述的底電極320材料之一種或多種導電材料。此頂電極340可以包含位元線的一部份。替代地，一導電介層孔(未示)可以將頂電極340與位元線耦接。此頂電極340、記憶元件330及底電極320構成此記憶胞300的一記憶體核心。
一介電間隔物308與此柱狀部分324的外表面326連接且環繞於此柱狀部分324。在形成底電極320之時，此介電間隔物308保護底電極320的基底部分322不會受到蝕刻。因此，基底部分322的外表面321與該介電間隔物308的一外表面309自動對準。
介電層310環繞於此介電間隔物308與底電極320的基底部分322。此介電間隔物308與介電層310最好分別包含阻擋記憶元件330的相變化材料擴散的材料，且在某些實施例中，此介電間隔物308與介電層310包含相同的材料。替代地，此介電間隔物308的材料可以選取，舉例而言，具有較低的熱導係數(以下將會進一歨詳細描述)及/或在形成底電極320之時(以下將會進一歨搭配第5圖到第13圖詳細描述)作為具有選擇性的製程。
此介電間隔物308可以包含一電性絕緣材料其包括一或多個元素選自於由矽，鈦，鋁，鉭，氮，氧，碳所組成的群組。在較佳裝置的實施例中，介電材料具有一較低的導熱率，低於0.014J/cm*K*sec。在其他較佳實施例中，當記憶元件330是相變化材料時，此介電間隔物308之導熱率可以低於非晶態的相變化材料，或就包含GST的相變化材料而言，低於大約0.003J/cm*K*sec。絕熱材料的代表包含由Si、C、O、F、與H等元素所選出之一組合。舉例而言，可作為絕熱介電間隔物308材料者包括SiO2 、SiCOH、聚亞醯胺(polyimide)、聚醯胺(polyamide)、以及氟碳聚合物。至於其他可作為絕熱介電間隔物材料範例則為氟化SiO2 、矽酸鹽、芳香醚、聚對二甲苯(parylene)、聚合氟化物、非晶質氟化碳、鑽石結構碳、多孔二氧化矽、中孔二氧化矽(mesoporous silica)、多孔矽酸鹽、多孔聚亞醯胺、與多孔芳香醚。在其他實施例中，此絕熱結構包含以氣體填充之空孔作為絕熱之用。單層結構或多層結構之組合，均可提供絕熱功能。在以下第5圖到第13圖所描述的製程中，此介電間隔物308亦可以作為一蝕刻幕罩，且因此也可以因為其蝕刻選擇性而被選取。
一介電層360環繞於此記憶元件330，且在某些實施例中，此介電層360包含與介電層310相同的材料。
在操作中，栓塞380與頂電極340之上的電壓可以誘發電流自栓塞380經過底電極320和記憶元件330流至頂電極340，或反之亦然。
主動區域350係該記憶元件330中的記憶材料引起至少兩種固相狀態之間轉換的區域。可察知地，該主動區域350該繪示結構中可以被製造地特別的小，因此降低引起一相變化所需要的電流大小。此記憶元件330中記憶材料的厚度332可以藉由一薄膜沈積技術在底電極320之上形成一記憶材料而達到。在某些實施例中，此厚度332是小於或等於100奈米，舉例而言，介於10到100奈米之間。更者，此底電極320中柱狀部分324的寬度或直徑325係小於該記憶元件330之寬度或直徑334，同時較佳地小於一般用來形成該記憶胞300之一微影製程的一最小特徵尺寸。此較小的底電極320柱狀部分324使得電流密度集中於記憶元件330靠近此底電極320處，因此降低在該主動區域350中引起一相變化所需要的電流大小。此外，此介電間隔物308最好可以對該主動區域350提供熱隔離，這樣也可以幫助降低引起一相變化所需的電流大小。
此具有倒T形的底電極320可以在兩方面改善結構的結構穩定性。第一，在底電極320與栓塞380之間所增加的面積同時也增加了整體單元的強度。第二，此設計將弱點的位置(即，此底電極320終端平面最狹窄之處)自底電極320與栓塞380的介面處移到一單石材料層(底電極320)中。此外，在底電極320與其底層栓塞380之間電阻值亦會因為接點面積的增加而減少。
第4圖係繪示依據本發明一實施例之一第二記憶胞400的剖面圖，相較於第2圖中的結構，其可以解決上述之問題而改善結構的結構穩定性。該記憶胞400具有一倒T形的底電極420，其具有一基底部分422及一柱狀部份424於基底部分422之上。此基底部分422具有一第一寬度423(其在某些實施例中是一直徑)以及此柱狀部份424具有一小於第一寬度423之第二寬度425(其在某些實施例中是一直徑)。此底電極420基底部分422的較大第一寬度423提供了此底電極420的較佳結構穩定性。
此柱狀部份424的頂表面與一記憶元件430連接、此底電極420將記憶元件430與導電拴塞380耦接。此底電極420，可以是，例如於第3圖中所討論過的任何一種底電極320的材料。
如第4圖中所示，此柱狀記憶元件430的寬度以及此頂電極440的寬度是大致與此底電極420柱狀部份424的寬度425相等。在此處所用的”大致”名詞是用來符合製程容忍度之用。因此，柱狀記憶元件430具有一主動區域450其可以與底電極420和頂電極440兩者分離。此頂電極440可以包含例如，於第3圖中所討論過的任何一種頂電極320的材料。此頂電極440、記憶元件430及底電極420構成此記憶胞400的一記憶體核心。
一介電間隔物408與此柱狀部分424的外表面426連接且環繞於此柱狀部分424。在形成底電極420的基底部分422之時，此介電間隔物408可以保護底電極420的基底部分422不會受到蝕刻。因此，底電極420基底部分422的外表面421與該介電間隔物408的一外表面409自動對準。
此介電間隔物408可以包含例如，於第3圖中所討論過的任何一種介電間隔物308的材料。此介電間隔物408最好包含阻擋記憶元件430的相變化材料擴散的材料。在以下第14圖到第19圖所描述的製程中，此介電間隔物408作為在形成底電極420之時的蝕刻幕罩，因此最好包含具有選擇性的材料。
一介電層410環繞於此介電間隔物408及底電極420的基底部分422。在某些實施例中，此介電間隔物408及介電層410包含相同的材料。替代地，此介電間隔物408的材料可以選取，舉例而言，具有較低的熱導係數(以下將會進一歨詳細描述)及/或在形成記憶胞400之時(以下將會進一歨搭配第14圖到第19圖詳細描述)作為具有選擇性的製程(例如選擇性蝕刻)。
在操作中，栓塞380與頂電極440之上的電壓可以誘發電流自栓塞380經過底電極420和記憶元件430流至頂電極440，或反之亦然。
主動區域450係該記憶元件430中的記憶材料引起至少兩種固相狀態之間轉換的區域。可察知地，該主動區域450該繪示結構中可以被製造地特別的小，因此降低引起一相變化所需要的電流大小。此記憶元件430中記憶材料的厚度432可以藉由一薄膜沈積技術在底電極420之上形成一記憶材料而達到。在某些實施例中，此厚度432是小於或等於100奈米，舉例而言，介於10到100奈米之間。更者，此底電極420中柱狀部分424的寬度或直徑425係等於該記憶元件430及頂電極440之寬度或直徑。因此，此主動區域450其可以與底電極420和頂電極440兩者分離，且記憶元件430的其餘部份可以對該主動區域450提供熱隔離。更者，此寬度425最好是小於一般用來形成該記憶胞400之一微影製程的一最小特徵尺寸。此外，此介電間隔物408最好是包含一材料可以對該主動區域450提供熱隔離，這樣也可以幫助降低引起一相變化所需的電流大小。
如同之前在第3圖中所描述的相同原因，此底電極420可以在兩者之間提供額外的結構穩定性以及改善了在底電極420與其栓塞380之間介面的表現。
記憶胞300、400的實施例包含相變化為基礎的記憶體材料，包含硫屬化物為基礎的材料以及其他材料，分別做為記憶元件330、430。硫族元素(Chalcogens)包含任何四個元素之一氧(oxygen,O)，硫(sulfur,S)，硒(selenium,Se)，以及碲(tellurium,Te)，形成週期表的第VIA族的部分。硫屬化物包含一硫族元素與一更為正電性之元素或自由基的化合物。硫屬化物合金包含硫屬化物與其他材料如過渡金屬的結合。一硫屬化物合金通常包含一或多個選自元素週期表第IVA族的元素，例如鍺(Ge)以及錫(Sn)。通常，硫屬化物合金包含組合一或多個銻(Sb)、鎵(Ga)、銦(In)、以及銀(Ag)。許多相變化為基礎的記憶材料已經被描述於技術文件中，包括下列合金：鎵/銻、銦/銻、銦/硒、銻/碲、鍺/碲、鍺/銻/碲、銦/銻/碲、鎵/硒/碲、錫/銻/碲、銦/銻/鍺、銀/銦/銻/碲、鍺/錫/銻/碲、鍺/銻/硒/碲、以及碲/鍺/銻/硫。在鍺/銻/碲合金家族中，一大範圍的合金合成物是可行的。該合成物可以表式為Tea Geb Sb100-(a+b) 。一位研究員描述了最有用的合金為，在沈積材料中所包含之平均碲濃度係遠低於70%，典型地係低於60%，並在一般型態合金中的碲含量範圍從最低23%至最高58%，且最佳係介於48%至58%之碲含量。鍺的濃度係高於約5%，且其在材料中的平均範圍係從最低8%至最高30%，一般係低於50%。最佳地，鍺的濃度範圍係介於8%至40%。在此合成物中所剩下的主要組成元素為銻。上述百分比係為原子百分比，其為所有組成元素加總為100%。(Ovshinsky‘112專利，欄10-11)由另一研究者所評估的特殊合金包括Ge2 Sb2 Te5 、GeSb2 Te4 、以及GeSb4 Te7 。(Noboru Yamada，“Potential of Ge-Sb-Te Phase-change Optical Disks for High-Data-Rate Recording”,SPIE v.3109,pp. 28-37(1997))更一般地，一過渡金屬如鉻(Cr)、鐵(Fe)、鎳(Ni)、鈮(Nb)、鈀(Pd)、鉑(Pt)、以及上述之混合物或合金，可與鍺/銻/碲結合以形成一相變化合金其具有可程式化的電阻特性。有用的記憶材料的特殊範例，係如Ovshinsky‘112專利中欄11-13所述，其範例在此係列入參考。
在某些實施例中，可在硫屬化物及其他相變化材料中摻雜物質以改善使用摻雜硫屬化物作為記憶元件的導電性、轉換溫度、熔化溫度及其他等性質。代表性的摻雜物質為：氮、矽、氧、二氧化矽、氮化矽、銅、銀、金、鋁、氧化鋁、鉭、氧化鉭、氮化鉭、鈦、與氧化鈦。可參見美國專利第6,800,504號與美國專利申請US 2005/0029502號。
相變化合金可於一第一結構態與第二結構態之間切換，其中第一結構態係指此材料大體上為非晶固相，而第二結構態係指此材料大體上為結晶固相。這些合金係至少為雙穩定的(bistable)。此詞彙「非晶」係用以指稱一相對較無次序之結構，其較之一單晶更無次序性，而帶有可偵測之特徵如比結晶態更高之電阻值。此詞彙「結晶」係用以指稱一相對較有次序之結構，其較之非晶態更有次序，因此包括有可偵測的特徵例如比非晶態更低的電阻值。典型地，相變化材料可電切換至完全結晶態與完全非晶態之間所有可偵測的不同狀態。其他受到非晶態與結晶態之改變而影響之材料特性中包括，原子次序、自由電子密度、以及活化能。此材料可切換成為不同的固態、或可切換成為由兩種以上固態所形成之混合物，提供從非晶態至結晶態之間的灰階部分。此材料中的電性質亦可能隨之改變。
相變化材料可利用電脈衝由一相態改變至另一相態。就過去之觀察，得知時間較短、振幅較大的脈衝，較傾向將相變化材料轉為通常之非晶態；而時間長、振幅較低之脈衝，則易將相變化材料轉為通常之結晶態。時間短且振幅高之脈衝，能量較高，足以破壞結晶態之鍵結，同時縮短時間可防止原子重新排列為結晶態。無須大量實驗，即可獲得適當之脈衝參數，以應用於特定之相變化材料與裝置結構。於此揭露者，相變化或是其他記憶材料通常係指GST，但亦可採用其他種類的相變化材料。此處揭露一種可作為相變化唯讀記憶裝置(PCRAM)之材料為Ge2 Sb2 Te5 。
其他可程式材料，可作為本發明其他實施例之記憶體材料，包括佈植N2 之GST、Gex Sby 、或其他利用晶相變化決定電阻者；亦可採用Prx Cay MnO3 、PrSrMnO、ZrOx 、或其他以電脈衝改變電阻之材料；7,7,8,8-tetracyanoquinodimethane(TCNQ)、methanofullerene 6,、6-phenyl C61-butyric acid methyl ester(PCBM)、TCNQ-PCBM、Cu-TCNQ、Ag-TCNQ、C60T-CNQ、TCNQ佈植其他金屬、或其他具有雙重或多種穩定電阻狀態並可由電脈衝控制之高分子材料。
用來形成硫屬化物材料的示範方法，係利用PVD濺鍍或磁電管濺鍍方式，其反應氣體為氬氣、氮氣、及/或氦氣等以及硫屬化物，在壓力為1mTorr至100mTorr。此沈積步驟一般係於室溫下進行。一長寬比為1~5之準直器可用以改良其填入表現。為了改善其填入表現，亦可使用數十至數百伏特之直流偏壓。另一方面，同時合併使用直流偏壓以及準直器亦是可行的。
有時需要在真空中或氮氣環境中進行一沈積後退火處理，以改良硫屬化物材料之結晶態。此退火處理的溫度典型地係介於100℃至400℃，而退火時間則少於30分鐘。
硫屬化物材料的厚度，將依據記憶胞結構的厚度設計而改變。通常而言，硫屬化物材料的厚度約大於1.5nm，即可呈現兩個穩定態，而展現相變化之特徵。
第5至13圖根據本發明實施例來製造第3圖中所描述之記憶胞的製程步驟序列示意圖。
第5圖顯示此製程第一步驟完成結構之剖面示意圖，係提供一具有一上表面502及包含導電栓塞380延伸通過介電層370而至此上表面502之記憶體存取層500。此記憶體存取層500可以利用業界所熟知的任何方式形成，且此記憶體存取層500的組態係取決於此處所描述之記憶胞實際應用的陣列組態。一般而言，此記憶體存取層500可以包含例如電晶體、字元線及源極線、導電栓塞和基板中的摻雜區域等存取元件
之後，一底電極材料層620形成於記憶體存取層500的上表面502之上，且一包含一幕罩元件630之蝕刻幕罩形成於底電極材料層620之上而構成第6圖中所示的結構。此底電極材料層620可以包含如第3圖中所討論之底電極320的一種或多種材料。
此幕罩元件630可以藉由使用微影製程來圖案化形成於底電極材料層620之上的一光阻層，然後將此圖案化之光阻層進行修剪以形成具有次微影寬度632之幕罩元件630，舉例而言，在某些實施例中係小於50微米。光阻修剪可以使用像是氧氣電漿來進行以等向性蝕刻光阻層，並同時在水平及垂直方向上減少光阻層的尺寸。在一替代實施例中，一個如低溫沈積之氮化矽或二氧化矽的硬式幕罩可以使用微影技術來圖案化，之後再使用等向性濕式蝕刻來修剪，例如使用稀釋的氫氟酸來蝕刻二氧化矽或是使用熱磷酸來蝕刻氮化矽，或是使用等向性的氟化或是溴化氫基礎之反應式離子蝕刻。
之後，使用幕罩元件630作為蝕刻幕罩進行利用時間模式之非等向性蝕刻於底電極材料層620，因此形成包含剩餘底電極材料層620的部份蝕刻層700。然後除去此幕罩元件630，而形成如第7圖所繪示之結構。此層700包含一具有側壁711及幕罩元件630下方的柱狀物710，其並不延伸通過層700。在一範例中，此柱狀物具有一約為40到120微米之高度712，舉例而言，可以是60微米。層700的剩餘部份具有一足以提供如上所討論之結構強度的厚度720。
此時間模式之非等向性蝕刻可以使用例如氯化物或是氟化物為基礎之反應式離子蝕刻。在一實施例中，氮化鈦可以使用氯化物為基礎之反應式離子蝕刻進行非等向性蝕刻，而在另一實施例中，氮化鉭可以使用一相似地氯化物為基礎之蝕刻製程。
之後，一介電間隔物的順形層800被形成於第7圖之結構上，其具有厚度810而形成如第8圖所繪示之結構。在此例示的實施例中，層800包含二氧化矽且使用化學氣相沈積所形成。其他的材料只要其蝕刻選擇性適合及具有可以順形地形成在高深寬比結構中的能力也可以作為層800。此外，其他的製程，例如原子層沈積、物理層沈積、低壓化學氣相沈積或是高密度電漿化學氣相沈積皆可以用來形成層800，取決於相關的材料及幾何形狀。
之後，進行非均向性蝕刻於如第8圖所繪示的層700及800，而形成如第9圖所繪示之結構，其具有一倒T型底電極320及一介電間隔物308。
在第9圖所繪示之結構中，此介電間隔物308及倒T型底電極320具有大致相等共平面之頂表面，但是可以理解的是此介電間隔物308及倒T型底電極320在非等向性蝕刻之後可以具有其他替代地不是共平面之頂表面。此介電間隔物308及倒T型底電極320的頂表面相對位置係取決於許多因素包含厚度720和810，層700和800的材料，及所使用之蝕刻配方等。
在非等向性蝕刻時，此介電間隔物308保護此底電極320的底部部分322，則因此此底電極320的底部部分322具有一外表面321會與介電間隔物308的外表面309自動對準。
此非等向性蝕刻過程可以是單一蝕刻同時蝕刻層700和800。或是替代地可以是兩步驟蝕刻，先利用第一蝕刻化學配方非等向性蝕刻層800以形成介電間隔物308，再使用介電間隔物308做為蝕刻幕罩來利用第二蝕刻化學配方蝕刻層700以形成底電極320。
之後，一介電材料層310形成於第9圖所繪示的結構之上再進行平坦化，而形成如第10圖所繪示之結構，其具有一上表面1000。在一製程實施例中，此介電材料層310係利用高密度電漿化學氣相沈積法(HDP CVD)形成，之後再進行化學機械研磨以裸露此底電極320。在一實施例中，此介電層310可以包括二氧化矽利用化學氣相沈積法使用矽甲烷和氧氣在400到450℃生成。在此介電材料層310為氮化矽的實施例中，利用一個類似的製程使用矽甲烷和氨水所生成。在此介電材料層310為氮氧化矽的實施例中，係利用矽甲烷、氧氣和氨水所生成。此介電材料層310可以包含二氧化矽、氮化矽或是其他絕緣材料，最好是具有良好的熱絕緣以及電絕緣特性。
一記憶材料層1100然後形成在此上表面1000之上，且一頂電極材料層1110然後形成在此記憶材料層1100之上，而形成如第11圖所繪示之結構。此記憶材料層1100和頂電極材料層1110的厚度可以各自是小於或等於100奈米，舉例而言，介於10到100奈米之間。
之後，此記憶材料層1100和頂電極材料層1110被圖案化以形成多層堆疊，其包含一記憶元件330和一頂電極340，而形成如第12圖所繪示之結構。替代地，此記憶材料層1100和頂電極材料層1110也可以被圖案化由頂電極層1110形成位元線。此底電極320、記憶元件330和一頂電極340構成一記憶體核心。
之後，另一介電層360形成於第12圖所繪示的結構之上再進行平坦化，而形成如第13圖所繪示之結構。
第14至19圖根據本發明實施例來製造第4圖中所描述之記憶胞的製程步驟序列示意圖。
第14圖顯示此製程部分完成結構之剖面示意圖，係形成一底電極材料層1400於第5圖中的記憶體存取層500之上表面502之上，及形成一記憶層1410於底電極材料層1400之上，和及形成一頂電極材料層1420於記憶層1410之上，然後形成一包含一幕罩元件1430之蝕刻幕罩於頂電極材料層1420之上。此底電極材料層1400可以包含如第3圖中所討論之底電極320的一種或多種材料。
此幕罩元件1430可以藉由使用微影製程來圖案化形成於頂電極材料層1420之上的一光阻層，然後將此圖案化之光阻層進行修剪以形成具有次微影寬度1432之幕罩元件1430，舉例而言，在某些實施例中係小於50微米。光阻修剪可以使用像是氧氣電漿來進行以等向性蝕刻光阻層，並同時在水平及垂直方向上減少光阻層的尺寸。在一替代實施例中，一個如低溫沈積之氮化矽或二氧化矽的硬式幕罩可以使用微影技術來圖案化，之後再使用等向性濕式蝕刻來修剪，例如使用稀釋的氫氟酸來蝕刻二氧化矽或是使用熱磷酸來蝕刻氮化矽，或是使用等向性的氟化或是溴化氫基礎之反應式離子蝕刻。
之後，使用幕罩元件1430作為蝕刻幕罩進行利用時間模式之非等向性蝕刻，因此形成包含剩餘底電極材料層1400的部份蝕刻層1500，以及包含底電極材料層1400的柱狀物1510和形成一多層堆疊1530於柱狀物1510之上。此多層堆疊1530包含記憶元件430於柱狀物1510之上，及頂電極440於記憶元件430之上。然後除去此幕罩元件1430，而形成如第15圖所繪示之結構。此層1500包含一柱狀物1510，其並不延伸完全通過層1500。此多層堆疊1530具有一大致與柱狀物1510相等之寬度。層1500的剩餘部份具有一足以提供如上所討論之結構強度的厚度1520。
此時間模式之非等向性蝕刻可以使用例如氯化物或是氟化物為基礎之反應式離子蝕刻。在一實施例中，氮化鈦可以使用氯化物為基礎之反應式離子蝕刻進行非等向性蝕刻，而在另一實施例中，氮化鉭可以使用一相似地氯化物為基礎之蝕刻製程。
之後，一介電間隔物的順形層1600被形成於第15圖之結構上，其具有厚度1610而形成如第16圖所繪示之結構。在此例示的實施例中，層1600包含二氧化矽且使用化學氣相沈積所形成。其他的材料只要其蝕刻選擇性適合及具有可以順形地形成在高深寬比結構中的能力也可以作為層1600。此外，其他的製程，例如原子層沈積、物理層沈積、低壓化學氣相沈積或是高密度電漿化學氣相沈積皆可以用來形成層1600，取決於相關的材料及幾何形狀。
之後，進行非均向性蝕刻於如第16圖所繪示的層1600以形成介電間隔物408，而形成如第17圖所繪示之結構。
之後，使用介電間隔物408作為蝕刻幕罩來蝕刻層1400，生成如第18圖所繪示之結構，其具有包含底部部分422和柱狀部份424於底部部分422之上的倒T型底電極420。此底電極420、記憶元件430和頂電極440構成一記憶體核心。
因為在蝕刻層1400時，係利用介電間隔物408作為蝕刻幕罩，因此底電極420的底部部分422具有一外表面421會與介電間隔物408的外表面409自動對準。
在第18圖中，底電極420包含一材料其可以與頂電極440的材料具有蝕刻選擇性，且因此頂電極440亦可以在蝕刻層1400時作為蝕刻幕罩。或是替代地頂電極440也可以被蝕刻。
在一替代實施例中，一個合適的硬式幕罩可以沈積於第14圖中的頂電極材料層1420之上，且此幕罩元件1430形成於此硬式幕罩之上，再利用後續的第15圖中的蝕刻步驟導致一部份的硬式幕罩層仍保留在多層堆疊1530之上。此剩餘部份的硬式幕罩層會在蝕刻層1400時保護頂電極440。
之後，一介電材料層410形成於第18圖所繪示的結構之上再進行平坦化，而形成如第19圖所繪示之結構，其具有一上表面1900。在一製程實施例中，此介電材料層410係利用高密度電漿化學氣相沈積法(HDP CVD)形成，之後再進行化學機械研磨以裸露此頂電極440。在一實施例中，此介電材料層410可以包括二氧化矽利用化學氣相沈積法使用矽甲烷和氧氣在400到450℃生成。在此介電材料層410為氮化矽的實施例中，利用一個類似的製程使用矽甲烷和氨水所生成。在此介電材料層410為氮氧化矽的實施例中，係利用矽甲烷、氧氣和氨水所生成。此介電材料層410可以包含二氧化矽、氮化矽或是其他絕緣材料，最好是具有良好的熱絕緣以及電絕緣特性。
之後，可以進行後續的製程例如形成一位元線其與此記憶胞耦接。
第20圖顯示應用本發明之積體電路10的簡易方塊示意圖。該積體電路10包含一記憶陣列12其使用如第3圖及第4圖所描述之記憶胞。一字元線解碼器14電性連接至許多的字元線16。一位元線(行)解碼器18電性連接至許多的位元線20，以讀取和寫入記憶體陣列12中相變化記憶胞(未示)的資料。地址經由匯流排22提供給字元線解碼器及驅動器14和位元線解碼器18。在區塊24中，感應放大器和資料輸入結構，經由資料匯流排26連接至位元線解碼器18。資料是經由該資料輸入線28，從該積體電路10的輸入/輸出埠，或從其他內部或外部的資料來源，至在區塊24中的資料輸入結構。其他電路30是被包含於該積體電路10中，例如一通用目的處理器或特殊目的應用電路，或是一模組的組合，提供由陣列12所支援的單晶片系統功能。資料是經由該資料輸出線32，從在區塊24中的感應放大器，至積體電路10的輸入/輸出埠，或至其他積體電路10內部或外部資料目的地。
在此範例所實施的一控制器電路34，使用偏壓調整狀態機構控制偏壓調整供應電壓36的應用，例如讀取，程式化，抹除，抹除驗證，以及程式化驗證電壓。該控制器34可以使用業界所熟知的技術，如特殊目的邏輯電路來實施。在另一實施例中，該控制器34包含一通用目的處理器，其可以實施在相同積體電路上，其執行一電腦程式以控制該裝置的操作。在另一實施例中，特殊目的邏輯電路和一通用目的處理器的組合可以被用來實施該控制器34。
如第21圖所示，陣列12中的每個記憶胞包括了一個存取電晶體(或其他存取裝置，例如二極體)、以及相變化元件，其中四個存取電晶體在圖中係以標號38、40、42、44顯示之，而四個相變化元件在圖中係以標號46、48、50、52顯示之，以及四個倒T型底電極在圖中係以標號47、49、51、53顯示之。每個存取電晶體38、40、42、44的源極係共同連接至一源極線54，源極線54係在一源極線終端55結束。在另一實施例中，這些存取元件的源極線並未電性連接，而是可獨立控制的。複數條字元線包括字元線56與58係沿著第一方向平行地延伸。字元線56、58係與字元線解碼器14進行電性交換信息。存取電晶體38、42的閘極係連接至一共同字元線，例如字元線56，而存取電晶體40、44的閘極係共同連接至字元線58。複數條位元線20包括位元線60、62係連接到相變化元件46、48之一端，其係連接至位元線60。特別地，相變化元件46係連接於存取電晶體38的汲極與位元線60之間，而相變化元件48係連接於存取電晶體40的汲極與位元線60之間。相似地，相變化元件50係連接於存取電晶體42的汲極與位元線62之間，而相變化元件52係連接於存取電晶體44與位元線62之間。需要注意的是，在圖中為了方便起見，僅繪示四個記憶胞，在實務中，陣列12可包括上千個至上百萬個此種記憶胞。同時，亦可使用其他陣列結構，例如將相變化記憶元件連接到存取電晶體的源極。此外，除了金氧半場效電晶體之外，雙極電晶體或是二極體也可以用來做為存取元件。
本發明雖然是描述相變化材料，然而，其他的記憶體材料，有時稱為可程式材料也可以被使用。應用在此用途時，記憶材料係具有可以藉由能量改變電性，如電阻，之特性的材料；此改變可以為步進或是連續的改變或是其組合。
本發明的揭露是藉由參照以上所描述的最佳實施例和範例，可以了解的是，這些範例僅只是用於描述而非限制本發明。可以瞭解的是，修改和組合將會發生在熟習此項技術之人士，其修改和組合將會落入本發明的精神以及隨後請求項的範圍內。
10．．．積體電路
12．．．記憶陣列
14．．．字元線解碼器/驅動器
16．．．字元線
18．．．位元線解碼器
20．．．位元線
22．．．匯流排
24．．．感應放大器以及資料輸入結構
26．．．資料匯流排
28．．．資料輸入線
30．．．其他電路
32．．．資料輸出線
34．．．控制器
36．．．偏壓調整供應電壓
38、40、42、44．．．存取電晶體
46、48、50、52．．．相變化元件
47、49、51、53．．．倒T型底電極
54．．．源極線
55．．．源極線終端
56、58．．．字元線
60、62．．．位元線
100．．．記憶胞
120．．．底電極
125．．．底電極寬度
130．．．記憶材料層
140．．．頂電極
145．．．頂電極寬度
150．．．主動區域
160、170．．．介電層
180．．．導電栓塞
190．．．介電層
200．．．記憶胞
220．．．底電極
230．．．柱狀記憶材料
240．．．頂電極
245．．．電極寬度
250．．．主動區域
260、270．．．介電層
280．．．導電栓塞
300．．．記憶胞
308．．．介電間隔物
309．．．介電間隔物外表面
320．．．底電極
322．．．底部部份
323．．．第一寬度
324．．．柱狀部份
325．．．第二寬度
326．．．柱狀部份外表面
330．．．記憶元件
332．．．記憶元件厚度
334．．．記憶元件寬度
340．．．頂電極
350．．．主動區域
310、360、370．．．介電層
380．．．導電栓塞
400．．．記憶胞
408．．．介電間隔物
409．．．介電間隔物外表面
420．．．倒T型底電極
421．．．底電極外表面
422．．．底部部份
423．．．第一寬度
424．．．柱狀部份
425．．．第二寬度
426．．．柱狀部份外表面
430．．．記憶元件
432．．．記憶元件厚度
440．．．頂電極
450．．．主動區域
500．．．記憶體存取層
502．．．上表面
620．．．底電極材料層
630．．．幕罩元件
632．．．次微影寬度
700．．．部份蝕刻層
710．．．柱狀物
711．．．側壁
712．．．高度
720．．．厚度
800．．．順形層
810．．．厚度
1100．．．記憶材料層
1110．．．上表面
1400．．．底電極材料層
1410．．．記憶材料層
1420．．．頂電極材料層
1430．．．幕罩元件
1432．．．次微影寬度
1500．．．部份蝕刻層
1510．．．柱狀物
1520．．．厚度
1530．．．多層堆疊
1600．．．順形層
1610．．．厚度
1900．．．上表面
第1圖繪示先前技術具有一「蕈狀」記憶胞之剖面圖
第2圖繪示一先前技術「柱狀」記憶胞之一剖面圖。
第3圖係繪示依據本發明一實施例之一記憶胞的剖面圖，相較於第1圖中的結構，其可以改善結構的結構穩定性。
第4圖係繪示依據本發明另一實施例之一記憶胞的剖面圖，相較於第2圖中的結構，其可以改善結構的結構穩定性。
第5至13圖是第3圖所示之記憶胞的製程步驟序列示意圖。
第14至19圖是第4圖所示之記憶胞的製程步驟序列示意圖。
第20圖為依據本發明的一積體電路裝置之區塊示意圖。
第21圖是一代表性記憶陣列之部分示意圖。
300．．．記憶胞
308．．．介電間隔物
309．．．介電間隔物外表面
320．．．底電極
322．．．底部部份
323．．．第一寬度
324．．．柱狀部份
325．．．第二寬度
326．．．柱狀部份外表面
330．．．記憶元件
332．．．記憶元件厚度
334．．．記憶元件寬度
340．．．頂電極
350．．．主動區域
310、360、370．．．介電層
380．．．導電栓塞

Claims (17)

  1. 一種記憶胞，其包含：一底電極包含一基底部份及一柱狀部份於該基底部份之上，該柱狀部份及該基底部分具有各自的外表面且該柱狀部分具有一寬度係小於該基底部份之寬度；一記憶元件於該底電極之該柱狀部分的一上表面之上，該記憶元件的寬度大致與該柱狀部份的寬度相同；一頂電極於該記憶元件之上，其中該頂電極具有一寬度大致與該記憶元件的寬度相同；以及一介電間隔物與該柱狀部分的該外表面、該記憶元件、該頂電極連接，該底電極之該基底部分的該外表面與該介電間隔物的一外表面自動對準。
  2. 如申請專利範圍第1項所述之記憶胞，其中該柱狀部分之該寬度小於用來形成該記憶胞所用之一微影製程的最小特徵尺寸。
  3. 如申請專利範圍第1項所述之記憶胞，其中每一該底電極與頂電極包含選自於以下群組之一元素或是其組合：鈦、鎢、鉬、鋁、鉭、銅、鉛、銥、鑭、鎳、氮、氧及釕。
  4. 如申請專利範圍第1項所述之記憶胞，其中該記憶元件包含選自於以下群組兩者或更多之組合：鍺、銻、 碲、硒、銦、鈦、鎵、鉍、錫、銅、鈀、鉛、銀、硫、矽、氧、磷、砷、氮及金。
  5. 如申請專利範圍第1項所述之記憶胞，其中該記憶元件及該頂電極構成多層堆疊，其具有一寬度係大於該底電極之該柱狀部分的寬度。
  6. 如申請專利範圍第1項所述之記憶胞，其中該記憶元件及該頂電極各自具有一寬度大致與該底電極之該柱狀部分的寬度相當。
  7. 如申請專利範圍第6項所述之記憶胞，其中該介電間隔物與該記憶元件的一外表面及該頂電極的一外表面連接。
  8. 如申請專利範圍第7項所述之記憶胞，其中該介電間隔物環繞該底電極的該柱狀部分與該記憶元件。
  9. 如申請專利範圍第1項所述之記憶胞，其中該介電間隔物具有一熱導係數低於該記憶元件。
  10. 一種製造一記憶胞的方法，該方法包含：形成一記憶體核心，包含：一底電極包含一基底部份及一柱狀部份於該基底部份之上，該柱狀部份及該基底部分具有各自的外表面且該柱狀部分具有一寬度係小於該基底部份之寬度；一記憶元件於該底電極之該柱狀部分的一上表面之上，該記憶元件的寬度大致與該柱狀部份 的寬度相同；一頂電極於該記憶元件之上，其中該頂電極具有一寬度大致與該記憶元件的寬度相同；以及形成一介電間隔物與該柱狀部分的該外表面、該記憶元件、該頂電極連接，該底電極之該基底部分的該外表面與該介電間隔物的一外表面自動對準。
  11. 如申請專利範圍第10項所述之方法，其中該柱狀部分之該寬度小於用來形成該記憶胞所用之一微影製程的最小特徵尺寸。
  12. 如申請專利範圍第10項所述之方法，其中形成一記憶體核心的步驟，包含：形成一記憶材料層於該底電極之上；形成一頂電極材料層於該記憶材料層之上；以及圖案化該記憶材料層及該頂電極材料層以形成包含該記憶元件及該頂電極之多層堆疊。
  13. 一種製造一記憶胞的方法，該方法包含：形成一記憶體核心，包含：一底電極包含一基底部份及一柱狀部份於該基底部份之上，該柱狀部份及該基底部分具有各自的外表面且該柱狀部分具有一寬度係小於該基底部份之寬度；一記憶元件於該底電極之該柱狀部分的一上表面之上； 一頂電極於該記憶元件之上；以及形成一介電間隔物與該柱狀部分的該外表面連接，該底電極之該基底部分的該外表面與該介電間隔物的一外表面自動對準，其中形成一記憶體核心以及形成一介電間隔物的步驟，包含：提供一記憶體存取層，其具有一頂表面，該記憶體存取層包括一導電栓塞延伸至該記憶體存取層的該頂表面；形成一底電極材料層於該記憶體存取層的該頂表面層之上；形成一蝕刻幕罩於該底電極材料層之上；使用該蝕刻幕罩以蝕刻通過該底電極材料層的一部份，因此形成一包括底電極材料柱狀物之部分蝕刻層；形成一介電間隔物材料層於該部分蝕刻層之上；以及蝕刻該介電間隔物材料層及該部分蝕刻層以形成該介電間隔物及該底電極。
  14. 如申請專利範圍第13項所述之方法，其中蝕刻該介電間隔物材料層及該部分蝕刻層的步驟，包含：非等向性蝕刻該介電間隔物材料層以形成該介電 間隔物；以及使用該介電間隔物作為一蝕刻幕罩來蝕刻該部分蝕刻層，因此形成該底電極。
  15. 一種製造一記憶胞的方法，該方法包含：形成一記憶體核心，包含：一底電極包含一基底部份及一柱狀部份於該基底部份之上，該柱狀部份及該基底部分具有各自的外表面且該柱狀部分具有一寬度係小於該基底部份之寬度；一記憶元件於該底電極之該柱狀部分的一上表面之上；一頂電極於該記憶元件之上；以及形成一介電間隔物與該柱狀部分的該外表面連接，該底電極之該基底部分的該外表面與該介電間隔物的一外表面自動對準，其中形成一記憶體核心的步驟，包含：提供一記憶體存取層，其具有一頂表面，該記憶體存取層包括一導電栓塞延伸至該記憶體存取層的該頂表面；形成一底電極材料層於該記憶體存取層的該頂表面層之上；形成一記憶材料層於該底電極材料層之上；形成一頂電極材料層於該記憶材料層之上； 形成一蝕刻幕罩於該頂電極材料層之上；以及使用該蝕刻幕罩以蝕刻通過該底電極材料層的一部份，因此形成一包括底電極材料柱狀物的部分蝕刻層以及一多層堆疊於該底電極材料柱狀物之上，該多層堆疊包含一記憶元件其包含記憶材料於該底電極材料柱狀物之上及一頂電極其包含頂電極材料於該記憶元件之上。
  16. 如申請專利範圍第15項所述之方法，其中該多層堆疊具有一寬度大致與該底電極之該柱狀部分的寬度相當。
  17. 一種製造一記憶胞的方法，該方法包含：提供一記憶體存取層，其具有一頂表面，該記憶體存取層包括一導電栓塞延伸至該記憶體存取層的該頂表面；形成一底電極材料層於該記憶體存取層的該頂表面層之上；形成一記憶材料層於該底電極材料層之上；形成一頂電極材料層於該記憶材料層之上；形成一蝕刻幕罩於該頂電極材料層之上；使用該蝕刻幕罩以蝕刻通過該底電極材料層的一部份，因此形成一包括底電極材料柱狀物的部分蝕刻層以及一多層堆疊於該底電極材料柱狀物之上，該多層堆疊包含一記憶元件其包含記憶材料於該底電極材 料柱狀物之上及一頂電極其包含頂電極材料於該記憶元件之上；形成一介電間隔物材料層於該部分蝕刻層及該多層堆疊之上；非等向性蝕刻該介電間隔物材料層以形成一介電間隔物與該底電極柱狀物的一外表面以及該多層堆疊之一外表面連接；以及使用該介電間隔物作為一蝕刻幕罩來蝕刻該部分蝕刻層，因此形成一底電極其包含一基底部份及一柱狀部份於該基底部份之上。
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