KR101012435B1 - 상변화 기억 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 셀 스위칭 소자인 PN 다이오드를 형성함에 있어서의 N형 영역과 P형 영역간 접합 면적을 증가시킨 상변화 기억 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 상변화 기억 소자는, 활성영역을 갖는 반도체 기판; 상기 활성영역 상에 인접하는 두 셀 마다 하나씩 배치되게 형성된 다수의 제1도전형 실리콘 필라; 및 상기 인접하는 두 셀이 하나의 제1도전형 실리콘 필라를 공유하도록 상기 제1도전형 실리콘 필라의 양 측벽 각각에 형성되며, 상기 제1도전형 실리콘 필라와 함께 셀 스위칭 소자로서 PN 다이오드를 구성하는 제2도전형 실리콘 패턴;을 포함한다.

Description

상변화 기억 소자 및 그의 제조방법{Phase change memory device and method for manufacturing the same}
본 발명은 상변화 기억 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 셀 스위칭 소자인 PN 다이오드를 형성함에 있어서의 N형 영역과 P형 영역간 접합 면적을 증가시킨 상변화 기억 소자 및 그의 제조방법에 관한 것이다.
메모리 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(RAM) 소자와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 비휘발성의 롬(ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램 및 에스램을 들 수 있으며, 상기 비휘발성의 롬 소자로는 이이피롬(EEPROM)과 같은 플래쉬 메모리를 들 수 있다.
그런데, 상기 디램은 우수한 메모리 소자임에도 불구하고 높은 전하 저장 능력이 요구되는 것과 관련해서 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 상기 플래쉬 메모리 또한 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비해 높은 동작전압이 요구되어 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 메모리 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 메모리 소자를 개발하기 위한 많은 연구들이 진행되고 있다.
그 한 예로서, 최근 상변화 기억 소자가 제안되었다. 상기 상변화 기억 소자는 하부 전극과 상부 전극 사이의 전류 흐름에 따라 상기 전극들 사이에 개재된 상변화막이 결정질 상태에서 비정질 상태로 상변화가 일어나는 것으로부터 상기 결정질 상태의 상변화막과 비정질 상태의 상변화막간 저항 차이를 이용하여 셀에 저장된 정보를 판별한다.
이와 같은 상변화 기억 소자의 개발시 고려되어야 할 중요한 사항 중의 하나는 프로그래밍 전류를 낮추는 것이다. 따라서, 최근의 상변화 기억 소자는 셀 스위칭 소자로서 NMOS 트랜지스터 대신에 전류 흐름이 높은 수직 PN 다이오드를 이용하고 있다. 상기 수직 PN 다이오드는 전류 흐름이 높을 뿐만 아니라 셀 크기를 작게 할 수 있기 때문에 고집적 상변화 기억 소자 구현을 가능하게 할 수 있다.
상기 수직 PN 다이오드를 형성하기 위해, 종래에는 N형 불순물로 도핑된 에피실리콘을 성장시킨 후, 상기 성장된 N형 에피실리콘의 상단부에 P형 불순물을 이온주입하고 있다.
그러나, 종래의 수직 PN 다이오드는 P형 영역과 N형 영역간 접합 면적이 부족하여 동작 전류가 감소하는 문제가 있다. 물론, N형 에피실리콘의 크기를 증가시키면, N형 영역과 P형 영역간 접합 면적을 증가시킬 수 있겠지만, 이 경우에는 집적도 향상에 역행하게 된다.
그러므로, 상변화 기억 소자의 특성을 개선시키기 위해서는 집적도 향상에 역행하지 않으면서 수직 PN 다이오드에서의 N형 영역과 P형 영역간 접합 면적의 증가가 절실하게 필요하다.
본 발명은 셀 스위칭 소자인 PN 다이오드에서의 N형 영역과 P형 영역간 접합 면적을 증가시킨 상변화 기억 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 동작 전류를 증가시킨 상변화 기억 소자 및 그의 제조방법을 제공한다.
게다가, 본 발명은 집적도를 향상시킬 수 있는 상변화 기억 소자 및 그의 제조방법을 제공한다.
일 견지에서, 본 발명에 따른 상변화 기억 소자는, 활성영역을 갖는 반도체 기판; 상기 활성영역 상에 인접하는 두 셀 마다 하나씩 배치되게 형성된 다수의 제1도전형 실리콘 필라; 및 상기 인접하는 두 셀이 하나의 제1도전형 실리콘 필라를 공유하도록 상기 제1도전형 실리콘 필라의 양 측벽 각각에 형성되며, 상기 제1도전형 실리콘 필라와 함께 셀 스위칭 소자로서 PN 다이오드를 구성하는 제2도전형 실리콘 패턴;을 포함한다.
상기 활성영역은 바 타입(Bar type)을 갖는다.
본 발명에 따른 상변화 기억 소자는, 상기 활성영역의 표면 내에 형성된 제1도전형 고농도 영역을 더 포함한다.
상기 제1도전형은 N형이고, 상기 제2도전형은 P형이다.
상기 제1도전형 고농도 영역은 1ⅹ1020∼1ⅹ1022 이온/㎤의 불순물 농도를 갖는다.
상기 제1도전형 실리콘 필라는 1ⅹ1017∼1ⅹ1020 이온/㎤의 불순물 농도를 갖는다.
상기 제1도전형 실리콘 필라는 500∼3000Å의 높이를 갖는다.
상기 제2도전형 실리콘 패턴은 1ⅹ1020∼1ⅹ1022 이온/㎤의 불순물 농도를 갖는다.
상기 제2도전형 실리콘 패턴은 상기 제1도전형 실리콘 필라의 상면 일부분으로부터 이에 인접하는 상기 활성영역 부분까지 연장하는 계단 패턴 형상을 갖는다.
상기 제2도전형 실리콘 패턴은 50∼1000Å의 두께를 갖는다.
본 발명에 따른 상변화 기억 소자는, 상기 제2도전형 실리콘 패턴과 상기 제1도전형 고농도 영역 사이에 개재된 절연막을 더 포함한다.
상기 절연막은 산화막 및 질화막 중 적어도 어느 하나 이상을 포함한다.
본 발명에 따른 상변화 기억 소자는, 상기 제2도전형 실리콘 패턴과 콘택되게 형성된 하부전극; 및 상기 하부전극 상에 형성된 상변화막과 상부전극의 적층 패턴;을 더 포함한다.
상기 하부전극은 W, Cu, Al 및 WSi 중 어느 하나로 이루어진다.
상기 상변화막은 Ge, Sb 및 Te 중 적어도 어느 하나 이상을 포함하는 화합물로 이루어진다.
상기 상변화막은 산소, 질소 및 실리콘 중 적어도 어느 하나 이상이 이온주입된다.
상기 상부전극은 TiAlN, TiW, TiN 및 WN 중 어느 하나로 이루어진다.
상기 상변화막과 상부전극의 적층 패턴은 라인 타입으로 이루어진다.
다른 견지에서, 본 발명에 따른 상변화 기억 소자의 제조방법은, 반도체 기판의 활성영역 상에 인접하는 두 셀 마다 하나씩 배치되게 다수의 제1도전형 실리콘 필라를 형성하는 단계; 및 상기 제1도전형 실리콘 필라의 양 측벽 각각에, 상기 제1도전형 실리콘 필라와 함께 셀 스위칭 소자로서 PN 다이오드를 구성하며, 인접하는 두 셀이 하나의 제1도전형 실리콘 필라를 공유하도록, 제2도전형 실리콘 패턴을 형성하는 단계;를 포함한다.
상기 활성영역은 바 타입(Bar type)으로 형성한다.
본 발명에 따른 상변화 기억 소자의 제조방법은, 상기 제1도전형 실리콘 필라를 형성하는 단계 전, 상기 활성영역 표면 내에 제1도전형 고농도 영역을 형성하는 단계를 더 포함한다.
상기 제1도전형은 N형으로 형성하고, 상기 제2도전형은 P형으로 형성한다.
상기 제1도전형 고농도 영역은 1ⅹ1020∼1ⅹ1022 이온/㎤의 불순물 농도를 갖도록 형성한다.
상기 제1도전형 실리콘 필라는 1ⅹ1017∼1ⅹ1020 이온/㎤의 불순물 농도를 갖도록 형성한다.
상기 제1도전형 실리콘 필라는 500∼3000Å의 높이로 형성한다.
상기 제1도전형 실리콘 필라를 형성하는 단계는, 상기 반도체 기판 상에 희생막을 형성하는 단계; 상기 희생막을 식각하여 인접하는 두 셀 마다 하나씩 배치되게 홀을 형성하는 단계; 상기 홀을 매립하도록 상기 희생막 상에 제1도전형 실리콘막을 형성하는 단계; 상기 희생막 상에 형성된 제1도전형 실리콘막 부분을 제거하는 단계; 및 상기 잔류하는 희생막을 제거하는 단계;를 포함한다.
상기 희생막은 산화막으로 형성한다.
본 발명에 따른 상변화 기억 소자의 제조방법은, 상기 희생막을 형성하는 단계 전, 절연막을 형성하는 단계를 더 포함한다.
상기 절연막은 산화막 및 질화막 중 적어도 어느 하나 이상으로 형성한다.
상기 제1도전형 실리콘막을 형성하는 단계는 선택적 에피택셜 성장 공정으로 수행한다.
상기 제2도전형 실리콘 패턴은 1ⅹ1020∼1ⅹ1022 이온/㎤의 불순물 농도를 갖도록 형성한다.
상기 제2도전형 실리콘 패턴은 상기 제1도전형 실리콘 필라의 상면 일부분으로부터 이에 인접하는 상기 제1도전형 고농도 영역 부분까지 연장하는 계단 패턴 형상으로 형성한다.
상기 제2도전형 실리콘 패턴은 50∼1000Å의 두께로 형성한다.
상기 제2도전형 실리콘 패턴을 형성하는 단계는, 상기 제1도전형 실리콘 필 라가 형성된 반도체 기판 상에 제2도전형 불순물이 고농도로 도핑된 제2도전형 실리콘막을 증착하는 단계; 및 상기 제1도전형 실리콘 필라의 상면 일부분으로부터 이에 인접하는 상기 제1도전형 실리콘 필라의 일 측벽 및 상기 제1도전형 고농도 영역 부분까지 연장하는 계단 패턴 형상으로 상기 제2도전형 불순물이 고농도로 도핑된 제2도전형 실리콘막을 식각하는 단계;를 포함한다.
상기 제2도전형 실리콘 패턴을 형성하는 단계는, 상기 제1도전형 실리콘 필라가 형성된 반도체 기판 상에 비도핑된 실리콘막을 증착하는 단계; 상기 실리콘막 내에 제2도전형 불순물을 고농도로 이온주입하는 단계; 및 상기 제2도전형 불순물이 고농도로 이온주입된 실리콘막을 상기 제1도전형 실리콘 필라의 상면 일부분으로부터 이에 인접하는 상기 제1도전형 실리콘 필라의 일 측벽 및 상기 제1도전형 고농도 영역 부분까지 연장하는 계단 패턴 형상으로 식각하는 단계;를 포함한다.
상기 제2도전형 실리콘 패턴을 형성하는 단계는, 상기 제1도전형 실리콘 필라가 형성된 반도체 기판 상에 제2도전형 불순물이 저농도로 도핑된 실리콘막을 증착하는 단계; 상기 제2도전형 불순물이 저농도로 도핑된 실리콘막 내에 제2도전형 불순물을 고농도로 이온주입하는 단계; 및 상기 제2도전형 불순물이 고농도로 이온주입된 실리콘막을 상기 제1도전형 실리콘 필라의 상면 일부분으로부터 이에 인접하는 상기 제1도전형 실리콘 필라의 일 측벽 및 상기 제1도전형 고농도 영역 부분까지 연장하는 계단 패턴 형상으로 식각하는 단계;를 포함한다.
본 발명에 따른 상변화 기억 소자의 제조방법은, 상기 제2도전형 실리콘 패턴을 형성하는 단계 후, 상기 제2도전형 실리콘 패턴과 콘택되게 하부전극을 형성 하는 단계; 및 상기 하부전극 상에 상변화막과 상부전극의 적층 패턴을 형성하는 단계;를 더 포함한다.
상기 하부전극은 W, Cu, Al 및 WSi 중 어느 하나로 형성한다.
상기 상변화막은 Ge, Sb 및 Te 중 적어도 어느 하나 이상을 포함하는 화합물로 형성한다.
상기 상변화막은 상기 화합물에 산소, 질소 및 실리콘 중 적어도 어느 하나 이상을 이온주입하여 형성한다.
상기 상부전극은 TiAlN, TiW, TiN 및 WN 중 어느 하나로 형성한다.
상기 상변화막과 상부전극의 적층 패턴은 라인 타입으로 형성한다.
본 발명은 제1도전형 실리콘 필라의 측벽에 제2도전형 실리콘 패턴을 형성하여 상기 제1도전형 실리콘 필라의 측벽에서 N형 영역과 P형 영역간 접촉을 이루는 PN 다이오드를 형성한다.
따라서, 본 발명은 N형 영역과 P형 영역간 접촉 면적을 종래의 수직 PN 다이오드의 그것 보다 증가시킬 수 있으며, 이에 따라, 동작 전류를 증가시킬 수 있는 등, 상변화 기억 소자의 동작 특성을 향상시킬 수 있다.
또한, 본 발명의 상변화 기억 소자는 인접하는 두 셀이 하나의 제1도전형 실리콘 필라를 공유하여 두 개의 PN 다이오드를 구성하는 구조를 갖기 때문에 각 셀마다 하나씩 수직 PN 다이오드가 형성되는 구조를 갖는 종래의 그것 보다 집적도를 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명에 따른 상변화 기억 소자를 도시한 단면도이다.
도시된 바와 같이, 반도체 기판(100)의 표면 내에 제1도전형 고농도 영역, 즉, N형의 불순물이 고농도로 이온주입된 N+ 베이스 영역(102)이 형성되어 있다. 상기 반도체 기판(100)은 바 타입(Bar type)의 활성영역을 구비하고 있으며, 상기 N+ 베이스 영역(102)은 상기 활성영역의 표면 내에 형성된 것으로 이해됨이 바람직하다. 상기 N+ 베이스 영역(102)은, 예컨대, 1ⅹ1020∼1ⅹ1022 이온/㎤의 불순물 농도를 갖는다.
상기 N+ 베이스 영역(102)이 형성된 반도체 기판(100)의 활성영역 상에 인접하는 두 셀 마다 하나씩 배치되게 제1도전형 실리콘 필라, 즉, N형 불순물이 도핑된 N형 실리콘 필라(110a)가 형성되어 있다. 상기 N형 실리콘 필라(110a)는 500∼3000Å의 높이 및 1ⅹ1017∼1ⅹ1020 이온/㎤의 불순물 농도를 갖는다.
상기 N형 실리콘 필라(110a)들 사이의 N+ 베이스 영역(102) 부분 상에 절연막(104, 106)이 형성되어 있다. 상기 절연막(104, 106)은 산화막(104) 또는 질화막(106)의 단일막, 보다 바람직하게는, 산화막(104)과 질화막(106)의 적층막으로 구성되어 있다. 상기 질화막(106)은 식각정지막의 역할을 하며, 상기 산화막은 스트레스 버퍼막의 역할을 한다.
상기 N형 실리콘 필라(110a)와 함께 셀 스위칭 소자로서 PN 다이오드(120)를 구성하도록 상기 N형 실리콘 필라(110a)의 양측벽 각각에 제2도전형 실리콘 패턴, 즉, P형 불순물이 고농도로 도핑된 P형 실리콘 패턴(112a)이 형성되어 있다. 상기 P형 실리콘 패턴(112a)은 상기 N형 실리콘 필라(110a)의 상면 일부분으로부터 이에 인접하는 활성영역 부분 상의 질화막(106) 부분까지 연장하는 계단 패턴 형상을 갖는다. 또한, 상기 P형 실리콘 패턴(112a)은 1ⅹ1020∼1ⅹ1022 이온/㎤의 불순물 농도 및 50∼1000Å의 두께를 갖는다.
상기 셀 스위칭 소자로서 PN 다이오드(120)가 형성된 반도체 기판(100)의 전면 상에 층간절연막(122)이 형성되어 있다. 상기 층간절연막(122) 내에는 각 PN 다이오드(120)의 P형 실리콘 패턴(112a)과 콘택되게 플러그 형태로 히터, 즉, 하부전극(124)이 형성되어 있고, 그리고, 상기 하부전극(124) 및 이에 인접한 층간절연막(122) 부분 상에 상변화막(130)과 상부전극(132)의 적층 패턴이 형성되어 있다.
예컨대, 상기 하부전극(124)은 W, Cu, Al 및 WSi 중 어느 하나의 물질로 이루어진다. 상기 상변화막(130)은 Ge, Sb 및 Te 중 적어도 어느 하나 이상을 포함하는 화합물로 이루어지며, 아울러, 상기 화합물에 산소, 질소 및 실리콘 중 적어도 어느 하나 이상이 이온주입된다. 상기 상부전극(132)은 TiAlN, TiW, TiN 및 WN 중 어느 하나로 이루어진다. 상기 상변화막(130)과 상부전극(132)의 적층 패턴은, 바람직하게, 바 타입 활성영역의 연장 방향과 수직하는 방향을 따라 연장하는 라인 타입으로 형성된다.
한편, 도시되지는 않았으나, 상부전극(132)의 상부에는 상기 상부전극(132)과 콘택되게 비트라인이 형성되어 있으며, 그리고, 상기 비트라인의 상부에는 상기 N+ 베이스 영역(102)과 콘택되게 워드라인이 형성되어 있다.
이와 같은 본 발명에 따른 상변화 기억 소자에 따르면, PN 다이오드(120)는 인접하는 두 셀이 하나의 N형 실리콘 필라(110a)를 공유하도록 형성되어 있으며, 상기 N형 실리콘 필라(110a)의 측벽에서 N형 영역과 P형 영역간 접합면을 형성하게 된다.
따라서, 본 발명에 따른 상변화 기억 소자는 종래의 그것 보다 N형 영역과 P형 영역간 증가된 접합 면적을 갖게 되며, 이에 따라, 증가된 동작 전류를 갖는 것으로부터 향상된 동작 특성을 갖게 된다. 또한, 본 발명에 따른 상변화 기억 소자는 인접하는 두 셀이 하나의 N형 실리콘 필라를 공유하여 PN 다이오드로 이루어진 두 개의 셀 스위칭 소자를 형성하는 구조를 가지므로, 종래의 그것과 비교해서 향상된 집적도를 갖게 된다.
도 2a 내지 도 2g는 본 발명에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 바 타입의 활성영역을 갖는 반도체 기판(100) 내에 제1도전형 불순물을 이온주입해서 상기 활성영역의 표면 내에 제1도전형 고농도 영역, 즉, N+ 베이스 영역(102)을 형성한다. 상기 N+ 베이스 영역(102)은 워드라인과 셀 스위칭 소자간을 전기적으로 연결시켜 주기 위해 형성하는 것으로, 1ⅹ1020∼1ⅹ1022 이온/㎤의 불순물 농도를 갖도록 형성한다.
상기 N+ 베이스 영역(102)이 형성된 반도체 기판(100) 상에 절연막으로서 산화막(104)과 질화막(106)을 차례로 형성한다. 상기 질화막(106)은 후속하는 식각 공정에서 식각정지막의 역할을 하도록 형성해주는 것이며, 상기 산화막(104)은 스트레스 버퍼막의 역할을 하도록 형성해주는 것이다. 상기 질화막(106) 상에 희생막(108)을 형성한다. 상기 희생막(108)은 셀 스위칭 소자를 형성될 영역을 한정하기 위해 형성해주는 것으로서, 바람직하게, 산화막으로 형성한다. 여기서, 상기 산화막(104)과 질화막(106) 및 희생막(108)은, 예컨대, 그들의 두께 합이 500∼3000Å 정도가 되도록 형성한다.
도 2b를 참조하면, 상기 희생막(108)과 질화막(106) 및 산화막(104)을 식각해서 N+ 베이스 영역(102)을 노출시키는 다수의 홀(H)을 형성한다. 상기 홀(H)은, 바람직하게, 인접하는 두 개의 셀 마다 상기 셀들의 경계부에 하나씩 배치되도록 형성한다.
도 2c를 참조하면, 상기 홀(H)을 매립하도록 상기 희생막(108) 상에 제1도전형 실리콘막, 즉, N형 불순물이 도핑된 N형 실리콘막(110)을 성장시킨 후, 공지의 CMP(Chemical Mechanical Polishing) 공정 또는 에치백(Etchback) 공정을 통해 상기 희생막(108) 상에 형성된 N형 실리콘막(110) 부분을 제거한다. 상기 N형 실리콘막(110)은 선택적 에피택셜 성장(Selective Epitaxial Growth) 공정에 따라, 예컨대, 1ⅹ1017∼1ⅹ1020 이온/㎤의 불순물 농도를 갖도록 성장시킨다.
도 2d를 참조하면, 습식 또는 건식 식각 공정을 통해 잔류되어 있는 희생막을 제거해서 인접하는 두 셀 마다 상기 셀들의 경계부에 하나씩 배치되는 제1도전형 실리콘 필라, 즉, N형 실리콘 필라(110a)를 형성한다. 여기서, 상기 N형 실리콘 필라(110a)는 500∼3000Å의 높이 및 1ⅹ1017∼1ⅹ1020 이온/㎤의 불순물 농도를 갖도록 형성된다.
도 2e를 참조하면, 상기 다수의 N형 실리콘 필라(110a) 및 상기 N형 실리콘 필라들(110a) 사이의 질화막(106) 상에 균일한 두께로 제2도전형 실리콘막, 즉, P형 실리콘막(112)을 형성한다. 상기 P형 실리콘막(112)은 50∼1000Å의 두께로 형성하며, 그리고, 1ⅹ1020∼1ⅹ1022 이온/㎤의 불순물 농도를 갖도록 형성한다.
상기 P형 실리콘막(112)은 그 증착시에 P형 불순물을 1ⅹ1020∼1ⅹ1022 이온/㎤ 정도의 고농도로 도핑하는 방법, 비도핑된 상태로 실리콘막을 증착한 후에 1ⅹ1020∼1ⅹ1022 이온/㎤의 불순물 농도를 갖도록 P형 불순물을 이온주입하는 방법, 그리고, 소망하는 불순물 농도 보다는 낮은 저농도로 P형 불순물이 도핑된 상태로 P형 실리콘막을 증착한 후에 상기 P형 실리콘막이 소망하는 불순물 농도를 갖도록, 즉, 1ⅹ1020∼1ⅹ1022 이온/㎤의 불순물 농도를 갖도록 재차 P형 불순물을 이온주입하는 방법 중 어느 하나의 방법으로 형성할 수 있다.
도 2f를 참조하면, 상기 P형 실리콘막을 식각해서 상기 N형 실리콘 필라(110a)의 양측벽 각각에 제2도전형 실리콘 패턴, 즉, P형 실리콘 패턴(112a)을 형성하고, 이를 통해, 셀 스위칭 소자로서 PN 다이오드(120)를 형성한다. 상기 P형 실리콘 패턴(112a)은 상기 N형 실리콘 필라(110a)의 상면 일부분으로부터 이에 인접하는 N+ 베이스 영역(102) 부분 상의 질화막(106) 부분까지 연장하는 계단 패턴 형상으로 형성한다. 여기서, 상기 P형 실리콘 패턴(112a)은 50∼1000Å의 두께 및 1ⅹ1020∼1ⅹ1022 이온/㎤의 불순물 농도를 갖도록 형성된다.
여기서, 상기 PN 다이오드(120)는 인접하는 두 셀이 하나의 N형 실리콘 필라(110a)를 공유하도록 형성되며, 인접하는 두 셀 마다 상기 셀들의 경계부에 하나씩 배치되도록 형성된다.
도 2g를 참조하면, 상기 N형 실리콘 필라(110a)와 P형 실리콘 패턴(112a)으로 구성되는 PN 다이오드(120)가 형성된 반도체 기판(100)의 결과물 상에 층간절연막(122)을 형성한다. 상기 층간절연막(122)을 식각하여 각 PN 다이오드(120)에서의 P형 실리콘 패턴(112a)을 각각 노출시키는 콘택홀(C)들을 형성한 후, 상기 콘택홀(C) 내에 W, Cu, Al 및 WSi 중 어느 하나의 도전막을 매립하여 상기 P형 실리콘 패턴(112a)과 콘택하는 하부전극(124)을 형성한다. 상기 하부전극(124) 및 층간절연막(122) 상에 상변화 물질막과 상부전극용 도전막을 차례로 형성한 후, 상기 상부전극용 도전막 및 상변화 물질막을 식각하여 상기 하부전극(124)을 포함한 층간절연막(122) 상에 상변화막(130)과 상부전극(132)의 적층 패턴을 형성한다.
여기서, 상기 상변화막(130)은 Ge, Sb 및 Te 중 적어도 어느 하나 이상을 포함하는 화합물로 형성하며, 아울러, 상기 화합물에 산소, 질소 및 실리콘 중 적어 도 어느 하나 이상을 이온주입한다. 상기 상부전극(132)은 TiAlN, TiW, TiN 및 WN 중 어느 하나로 형성한다. 또한, 상기 상변화막(130)과 상부전극(132)의 적층 패턴은, 바람직하게, 바 타입 활성영역이 연장하는 방향과 수직하는 방향을 따라 연장하는 라인 타입으로 형성한다.
이후, 도시되지는 않았으나, 비트라인 및 워드라인 형성 공정을 포함한 공지된 일련의 후속 공정들을 차례로 진행해서 본 발명에 따른 상변화 기억 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명은 PN 다이오드를 N형 실리콘 필라의 측벽에 P형 실리콘 패턴을 형성해서 구성한다. 따라서, 본 발명은 상기 N형 실리콘 필라의 측벽에서 N형 영역과 P형 영역간 접합을 이루도록 하기 때문에 N형 영역과 P형 영역이 수직으로 적층되는 종래와 비교해서 상기 N형 영역과 P형 영역간 접합 면적을 증가시킬 수 있으며, 이에 따라, 동작 전류를 향상시킬 수 있다.
또한, 본 발명은 인접하는 두 개의 셀이 하나의 N형 실리콘 필라를 공유하도록 PN 다이오드를 형성하기 때문에 종래와 비교해서 집적도를 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 일 실시예에 따른 상변화 기억 소자를 도시한 단면도이다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이다.

Claims (42)

  1. 활성영역을 갖는 반도체 기판;
    상기 활성영역 상에 인접하는 두 셀 마다 하나씩 배치되게 형성된 다수의 제1도전형 실리콘 필라; 및
    상기 인접하는 두 셀이 하나의 제1도전형 실리콘 필라를 공유하도록 상기 제1도전형 실리콘 필라의 양 측벽 각각에 형성되며, 상기 제1도전형 실리콘 필라와 함께 셀 스위칭 소자로서 PN 다이오드를 구성하는 제2도전형 실리콘 패턴;
    을 포함하는 상변화 기억 소자.
  2. 제 1 항에 있어서,
    상기 활성영역은 바 타입(Bar type)을 갖는 것을 특징으로 하는 상변화 기억 소자.
  3. 제 1 항에 있어서, 상기 활성영역의 표면 내에 형성된 제1도전형 고농도 영역을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
  4. 제 1 항에 있어서,
    상기 제1도전형은 N형이고, 상기 제2도전형은 P형인 것을 특징으로 하는 상변화 기억 소자.
  5. 제 3 항에 있어서,
    상기 제1도전형 고농도 영역은 1ⅹ1020∼1ⅹ1022 이온/㎤의 불순물 농도를 갖는 것을 특징으로 하는 상변화 기억 소자.
  6. 제 1 항에 있어서,
    상기 제1도전형 실리콘 필라는 1ⅹ1017∼1ⅹ1020 이온/㎤의 불순물 농도를 갖는 것을 특징으로 하는 상변화 기억 소자.
  7. 제 1 항에 있어서,
    상기 제1도전형 실리콘 필라는 500∼3000Å의 높이를 갖는 것을 특징으로 하는 상변화 기억 소자.
  8. 제 1 항에 있어서,
    상기 제2도전형 실리콘 패턴은 1ⅹ1020∼1ⅹ1022 이온/㎤의 불순물 농도를 갖는 것을 특징으로 하는 상변화 기억 소자.
  9. 제 1 항에 있어서,
    상기 제2도전형 실리콘 패턴은 상기 제1도전형 실리콘 필라의 상면 일부분으 로부터 이에 인접하는 상기 활성영역 부분까지 연장하는 계단 패턴 형상을 갖는 것을 특징으로 하는 상변화 기억 소자.
  10. 제 1 항에 있어서,
    상기 제2도전형 실리콘 패턴은 50∼1000Å의 두께를 갖는 것을 특징으로 하는 상변화 기억 소자.
  11. 제 1 항에 있어서,
    상기 제2도전형 실리콘 패턴과 상기 제1도전형 고농도 영역 사이에 개재된 절연막을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
  12. 제 11 항에 있어서,
    상기 절연막은 산화막 및 질화막 중 적어도 어느 하나 이상으로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  13. 제 1 항에 있어서,
    상기 제2도전형 실리콘 패턴과 콘택되게 형성된 하부전극; 및
    상기 하부전극 상에 형성된 상변화막과 상부전극의 적층 패턴;
    을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 13 항에 있어서,
    상기 하부전극은 W, Cu, Al 및 WSi 중 어느 하나로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 13 항에 있어서,
    상기 상변화막은 Ge, Sb 및 Te 중 적어도 어느 하나 이상을 포함하는 화합물로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서,
    상기 상변화막은 산소, 질소 및 실리콘 중 적어도 어느 하나 이상이 이온주입된 것을 특징으로 하는 상변화 기억 소자.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제 13 항에 있어서,
    상기 상부전극은 TiAlN, TiW, TiN 및 WN 중 어느 하나로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제 13 항에 있어서,
    상기 상변화막과 상부전극의 적층 패턴은 라인 타입으로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  19. 반도체 기판의 활성영역 상에 인접하는 두 셀 마다 하나씩 배치되게 다수의 제1도전형 실리콘 필라를 형성하는 단계; 및
    상기 제1도전형 실리콘 필라의 양 측벽 각각에, 상기 제1도전형 실리콘 필라와 함께 셀 스위칭 소자로서 PN 다이오드를 구성하며, 인접하는 두 셀이 하나의 제1도전형 실리콘 필라를 공유하도록, 제2도전형 실리콘 패턴을 형성하는 단계;
    를 포함하는 상변화 기억 소자의 제조방법.
  20. 제 19 항에 있어서,
    상기 활성영역은 바 타입(Bar type)으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  21. 제 19 항에 있어서,
    상기 제1도전형 실리콘 필라를 형성하는 단계 전, 상기 활성영역 표면 내에 제1도전형 고농도 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  22. 제 19 항에 있어서,
    상기 제1도전형은 N형으로 형성하고, 상기 제2도전형은 P형으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  23. 제 21 항에 있어서,
    상기 제1도전형 고농도 영역은 1ⅹ1020∼1ⅹ1022 이온/㎤의 불순물 농도를 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  24. 제 19 항에 있어서,
    상기 제1도전형 실리콘 필라는 1ⅹ1017∼1ⅹ1020 이온/㎤의 불순물 농도를 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  25. 제 19 항에 있어서,
    상기 제1도전형 실리콘 필라는 500∼3000Å의 높이로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  26. 제 19 항에 있어서,
    상기 제1도전형 실리콘 필라를 형성하는 단계는,
    상기 반도체 기판 상에 희생막을 형성하는 단계;
    상기 희생막을 식각하여 인접하는 두 셀 마다 하나씩 배치되게 홀을 형성하는 단계;
    상기 홀을 매립하도록 상기 홀의 내부를 포함한 상기 식각된 희생막 상에 제1도전형 실리콘막을 형성하는 단계;
    상기 식각된 희생막 상에 형성된 제1도전형 실리콘막 부분을 제거하는 단계; 및
    상기 식각된 희생막을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  27. 제 26 항에 있어서,
    상기 희생막은 산화막으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  28. 제 26 항에 있어서,
    상기 희생막을 형성하는 단계 전, 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  29. 제 28 항에 있어서,
    상기 절연막은 산화막 및 질화막 중 적어도 어느 하나 이상으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  30. 제 26 항에 있어서,
    상기 제1도전형 실리콘막을 형성하는 단계는 선택적 에피택셜 성장 공정으로 수행하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  31. 제 19 항에 있어서,
    상기 제2도전형 실리콘 패턴은 1ⅹ1020∼1ⅹ1022 이온/㎤의 불순물 농도를 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  32. 제 19 항에 있어서,
    상기 제2도전형 실리콘 패턴은 상기 제1도전형 실리콘 필라의 상면 일부분으로부터 이에 인접하는 상기 제1도전형 고농도 영역 부분까지 연장하는 계단 패턴 형상으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  33. 제 19 항에 있어서,
    상기 제2도전형 실리콘 패턴은 50∼1000Å의 두께로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  34. 제 19 항에 있어서,
    상기 제2도전형 실리콘 패턴을 형성하는 단계는,
    상기 제1도전형 실리콘 필라가 형성된 반도체 기판 상에 제2도전형 불순물이 고농도로 도핑된 제2도전형 실리콘막을 증착하는 단계; 및
    상기 제1도전형 실리콘 필라의 상면 일부분으로부터 이에 인접하는 상기 제1 도전형 실리콘 필라의 일 측벽 및 상기 제1도전형 고농도 영역 부분까지 연장하는 계단 패턴 형상으로 상기 제2도전형 불순물이 고농도로 도핑된 제2도전형 실리콘막을 식각하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  35. 제 19 항에 있어서,
    상기 제2도전형 실리콘 패턴을 형성하는 단계는,
    상기 제1도전형 실리콘 필라가 형성된 반도체 기판 상에 비도핑된 실리콘막을 증착하는 단계;
    상기 실리콘막 내에 제2도전형 불순물을 고농도로 이온주입하는 단계; 및
    상기 제2도전형 불순물이 고농도로 이온주입된 실리콘막을 상기 제1도전형 실리콘 필라의 상면 일부분으로부터 이에 인접하는 상기 제1도전형 실리콘 필라의 일 측벽 및 상기 제1도전형 고농도 영역 부분까지 연장하는 계단 패턴 형상으로 식각하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  36. 제 19 항에 있어서,
    상기 제2도전형 실리콘 패턴을 형성하는 단계는,
    상기 제1도전형 실리콘 필라가 형성된 반도체 기판 상에 제2도전형 불순물이 저농도로 도핑된 실리콘막을 증착하는 단계;
    상기 제2도전형 불순물이 저농도로 도핑된 실리콘막 내에 제2도전형 불순물을 고농도로 이온주입하는 단계; 및
    상기 제2도전형 불순물이 고농도로 이온주입된 실리콘막을 상기 제1도전형 실리콘 필라의 상면 일부분으로부터 이에 인접하는 상기 제1도전형 실리콘 필라의 일 측벽 및 상기 제1도전형 고농도 영역 부분까지 연장하는 계단 패턴 형상으로 식각하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  37. 제 19 항에 있어서,
    상기 제2도전형 실리콘 패턴을 형성하는 단계 후,
    상기 제2도전형 실리콘 패턴과 콘택되게 하부전극을 형성하는 단계; 및
    상기 하부전극 상에 상변화막과 상부전극의 적층 패턴을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  38. 청구항 38은(는) 설정등록료 납부시 포기되었습니다.
    제 37 항에 있어서,
    상기 하부전극은 W, Cu, Al 및 WSi 중 어느 하나로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  39. 청구항 39은(는) 설정등록료 납부시 포기되었습니다.
    제 38 항에 있어서,
    상기 상변화막은 Ge, Sb 및 Te 중 적어도 어느 하나 이상을 포함하는 화합물 로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  40. 청구항 40은(는) 설정등록료 납부시 포기되었습니다.
    제 39 항에 있어서,
    상기 상변화막은 상기 화합물에 산소, 질소 및 실리콘 중 적어도 어느 하나 이상을 이온주입하여 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  41. 청구항 41은(는) 설정등록료 납부시 포기되었습니다.
    제 37 항에 있어서,
    상기 상부전극은 TiAlN, TiW, TiN 및 WN 중 어느 하나로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  42. 청구항 42은(는) 설정등록료 납부시 포기되었습니다.
    제 37 항에 있어서,
    상기 상변화막과 상부전극의 적층 패턴은 라인 타입으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
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