TWI724374B - 開關元件及記憶裝置以及記憶體系統 - Google Patents

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Abstract

本發明之其中一個實施形態之開關元件，係包含有：第1電極；和第2電極，係被與第1電極作對向配置；和開關層，係包含硒(Se)、鍺(Ge)及矽(Si)中之至少一種、硼(B)、碳(C)、鎵(Ga)和砷(As)，並且係被設置在第1電極與第2電極之間。

Description

開關元件及記憶裝置以及記憶體系統
本發明，係有關於在電極間具有硫屬化物(chalcogenide)層之開關元件及具備有此之記憶裝置以及記憶體系統。
近年來，係對於ReRAM(Resistance Random Access Memory)或PRAM(Phase-Change Random Access Memory)(註冊商標)等之以阻抗變化型記憶體作為代表的資料儲存用之非揮發性記憶體的大容量化有所需求。但是，在現行之使用有存取電晶體之阻抗變化型記憶體中，每單位胞之地板(floor)面積係變大。因此，若是例如相較於NAND型等之快閃記憶體，則就算是使用同樣的設計規則來進行微細化，大容量化也並非為容易。相對於此，在使用將記憶體元件配置於相交叉之配線之間之交點(cross point)處之所謂的交叉點陣列構造之情況時，每單位胞之地板面積係變小，而成為能夠實現大容量化。
在交叉點型之記憶體胞中，除了記憶體元件之外，亦被設置有胞選擇用之選擇元件(開關元件)。作為開關元件，例如係可列舉出PN二極體或雪崩二極體或者是使用有金屬氧化物所構成的開關元件(例如，參考非專利文獻1、2)。又，除此之外，例如係可列舉出使用有硫屬化物材料之開關元件(雙向定限開關(OTS；Ovonic Threshold Switch)元件)(例如，參考專利文獻1、2及非專利文獻3)。 [先前技術文獻] [專利文獻]
[專利文獻1] 日本特開2006-86526號公報 [專利文獻2] 日本特開2010-157316號公報 [非專利文獻]
[非專利文獻1] Jiun-Jia Huang、他，2011 IEEE IEDM11-733～736 [非專利文獻2] Wootae Lee、他，2012 IEEE VLSI Technology symposium p.37～38 [非專利文獻3] Myoung-Jae Lee、他，2012 IEEE IEDM 2.6.1～2.6.4
另外，在使用有硒(Se)之開關元件中，相較於使用有Te等之其他之硫族元素的情況，係有著漏洩電流為低之優點，但是，另一方面，係對於耐熱性之改善有所要求。
係期望提供一種能夠使耐熱性提升之開關元件及具備有此之記憶裝置以及記憶體系統。
本發明之其中一個實施形態之開關元件，係包含有：第1電極；和第2電極，係被與第1電極作對向配置；和開關層，係包含硒(Se)、鍺(Ge)及矽(Si)中之至少一種、硼(B)、碳(C)、鎵(Ga)和砷(As)，並且係被設置在第1電極與第2電極之間。
本發明之其中一個實施形態的記憶裝置，係為具備有複數之記憶體胞者，各記憶體胞，係包含記憶體元件以及被與記憶體元件直接作了連接的上述本發明之其中一個實施形態之開關元件。
本發明之其中一個實施形態之記憶體系統，其特徵為，係包含有：主電腦，係包含處理器；和記憶體，係藉由包含複數之記憶體胞之記憶體陣列所構成；和記憶體控制器，係依循於從前述主電腦而來之指令，而對於前述記憶體進行請求(request)控制，複數之記憶體胞，係分別包含有記憶體元件以及被與記憶體元件直接作了連接的上述本發明之其中一個實施形態之開關元件。
在本發明之其中一個實施形態之開關元件及其中一個實施形態之記憶裝置以及其中一個實施形態之記憶體系統中，係將開關層，構成為包含硒(Se)、鍺(Ge)及矽(Si)中之至少一種、硼(B)、碳(C)、鎵(Ga)和砷(As)。藉由此，係成為能夠降低起因於製造製程中之熱負載所導致的開關層之變質。
在本發明之其中一個實施形態之開關元件及其中一個實施形態之記憶裝置以及其中一個實施形態之記憶體系統中，由於係構成為使用硒(Se)、鍺(Ge)及矽(Si)中之至少一種、硼(B)、碳(C)、鎵(Ga)和砷(As)來形成開關層，因此，起因於製造製程中之熱負載所導致的開關層之變質係被降低。故而，係成為能夠將使用有硒(Se)之開關元件的耐熱性提升。
另外，於此所記載之效果，係並不被作限定，而可為在本揭示中所記載之任一之效果。
以下，參考圖面，針對本發明中之實施形態作詳細說明。以下之說明，係僅為本發明之其中一具體例，本發明係並不被限定為以下之態樣。又，本發明，關於在各圖中所示之各構成要素的配置或尺寸、尺寸比例等，亦係並不被該些所限定。另外，進行說明之順序，係如同下述一般。 1. 實施形態 (將開關層，構成為包含硒(Se)、鍺(Ge)及矽(Si)中之至少一種、硼(B)、碳(C)、鎵(Ga)和砷(As)之例) 1-1. 開關元件之構成 1-2. 記憶體胞陣列之構成 1-3. 作用、效果 2. 變形例 2-1. 變形例1(具有平面構造的記憶體胞陣列之其他例) 2-2. 變形例2(具有3維構造的記憶體胞陣列之例) 3. 適用例(資料記憶系統) 4. 實施例
〈1. 實施形態〉 (1-1. 開關元件之構成) 圖1，係為對於本發明之其中一種實施形態的開關元件(開關元件20A)之剖面構成的其中一例作展示者。此開關元件20A，例如，係為用以使在圖5中所示之具備有所謂的交叉點陣列構造之記憶體胞陣列1中而被作複數配設的記憶元件中之任意之記憶元件(記憶體元件30，圖5)選擇性地動作者。開關元件20A(開關元件20，圖5)，係被與記憶體元件30(具體而言，記憶體層31)作串聯連接，並依序具備有下部電極21(第1電極)、開關層22以及上部電極23(第2電極)。
下部電極21，係藉由在半導體製程中所使用的配線材料，例如藉由鎢(W)、氮化鎢(WN)、氮化鈦(TiN)、銅(Cu)、鋁(Al)、鉬(Mo)、鉭(Ta)、氮化鉭(TaN)以及矽化物等所構成。當下部電極21為藉由Cu等之具有以電場而產生離子傳導之可能性的材料所構成的情況時，係亦可將由Cu等所成之下部電極21之表面，藉由W、WN、氮化鈦(TiN)、TaN等之難以發生離子傳導或熱擴散的材料來作被覆。
開關層22，係為藉由將施加電壓提升至特定之臨限值電壓(切換臨限值電壓)以上，而變化為低阻抗狀態，並藉由將施加電壓降低至較上述之臨限值電壓(切換臨限值電壓)而更低之電壓，而變化為高阻抗狀態者。亦即是，開關層22，係為具有負微分電阻特性者，並為當被施加於開關元件20A處之電壓超過了特定之臨限值電壓(切換臨限值電壓)時，會成為流動10的數次方之倍的電流者。又，開關層22，係為並不依存於從未圖示之電源電路而經過了下部電極21以及上部電極23而來之電壓脈衝或電流脈衝之施加地而安定地維持開關層22之非晶質構造者。另外，開關層22，係並不進行像是在施加電壓之消除後亦將起因於由電壓施加所至之離子之移動而形成的傳導路徑作維持等之記憶體動作。
本實施形態之開關層22，係包含有週期表第16族之硫族元素中之特別是硒(Se)地而構成之。在具有OTS(Ovonic Threshold Switch)現象之開關元件20中，係就算是施加用以進行切換之電壓偏壓，開關層22也需要安定地維持非晶質構造，若是非晶質構造越安定，則越能夠安定地產生OTS現象。開關層22，係除了硒(Se)以外，亦包含有硼(B)以及碳(C)地而構成之。又，開關層22，係更進而包含有與碳(C)同樣為週期表第14族之元素的矽(Si)及鍺(Ge)中之至少一種地，而構成之。開關層，係更進而包含有與硼(B)同樣為週期表第13族之元素的鎵(Ga)地，而構成之。開關層，係更進而包含有砷(As)地，而構成之。
若是在原子半徑為較大之元素中添加原子半徑為較小之元素，則構成元素的原子半徑之差係變大，並成為不易形成結晶構造，而成為容易使非晶質構造安定化。故而，在如同開關層22一般地而於包含有原子半徑為較大之硒(Se)的層內添加有原子半徑為較小之硼(B)等之元素的情況時，在層內係成為存在有原子半徑為相異之複數之元素，非晶質構造係安定化。
硼(B)，由於不論是在半金屬中或者是在單體中導電性均為低，因此，藉由在開關層22包含有硼(B)，開關層22之電阻值係變高。又，硼(B)，就算是元素單體，其熔點亦為高，而其之化合物的熔點亦為高。故而，藉由添加硼(B)，開關層22之耐熱性係提升。進而，硼(B)，相較於硒(Se)，其原子半徑係為小。故而，在非晶質構造內係成為存在有原子半徑為相異之複數之元素，開關層22之非晶質構造係安定化，OTS現象係安定地發揮。
碳(C)，除了在石墨等之中所會看到的具有sp2軌道之構造以外，係能夠使開關層22高電阻化。又，碳(C)係與硼(B)同樣的，就算是元素單體，其熔點亦為高，而其之化合物的熔點亦為高。故而，藉由添加碳(C)，開關層22之耐熱性係提升。進而，碳(C)，相較於硒(Se)，其離子半徑係為小。故而，在非晶質構造內係成為存在有原子半徑為相異之複數之元素，開關層22之非晶質構造係安定化，OTS現象係安定地發揮。
砷(As)，係與硒(Se)形成牢固的結合，例如，係形成如同As2 Se3 一般之安定的化合物。砷(As)，係容易與硒(Se)以及鎵(Ga)結合，硒(Se)、鎵(Ga)以及砷(As)，係相互結合，並成為容易構成非晶質構造。
鍺(Ge)，係在一同包含有硒(Se)以及砷(As)之三元系中形成安定的非晶質構造。矽(Si)，由於係與鍺(Ge)身為同族元素，因此可以推測到係能夠得到與鍺(Ge)相同的效果。故而，藉由與硒(Se)以及砷(As)一同地而使用鍺(Ge)以及矽(Si)之其中一者或者是雙方地來構成開關層22，開關層22之耐熱性係提升，而成為能夠得到安定的開關動作。
鎵(Ga)，係如同上述一般地而容易與硒(Se)以及砷(As)形成結合，例如，係形成如同Ga2 Se3 或GaAs一般之安定的化合物。又，鎵(Ga)，係如同上述一般地而與硒(Se)以及砷(As)牢固地結合並使非晶質構造安定化。因此，就算是在伴隨著開關動作而在開關層22處被施加有電場的情況時，也能夠實現難以發生構造變化或原子位移之非晶質構造。故而，係成為能夠對於身為切換臨限值電壓之歷時變化之飄移(Drift)或者是起因於在反覆動作後之列化所導致的臨限值電壓之降低作抑制。
開關層22，較理想，係將硒(Se)、硼(B)、碳(C)、鎵(Ga)、砷(As)、鍺(Ge)及矽(Si)中之至少一種，相對於構成開關層22之全元素而以以下之範圍來作包含。又，較理想，硼(B)、碳(C)、矽(Si)及鍺(Ge)，例如，當開關層22為包含碳(C)和硼(B)和鍺(Ge)或矽(Si)或者是鍺(Ge)及矽(Si)的情況時，係以其之合計組成範圍((C+B)+｛Ge，Si，(Ge+Si)｝)係為15原子%以上35原子%以下，並且碳(C)和硼(B)之合計(C+B)係為5原子%以上20原子%以下，並且鍺(Ge)或矽(Si)或者是鍺(Ge)及矽(Si)雙方之合計(Ge，Si，(Ge+Si))係為5原子%以上20原子%以下，並且相對於碳(C)和硼(B)之合計的碳(C)之比(C／(C+B))係為0以上0.2以下的範圍，來作包含。鎵(Ga)，例如，較理想，係以2原子%以上10原子%以下之範圍來作包含。砷(As)以及硒(Se)，例如，較理想，係以砷(As)和硒(Se)之合計(As+Se)係為60原子%以上80原子%以下，並且砷(As)為20原子%以上40原子%以下，硒(Se)為30原子%以上50原子%以下之範圍，來作包含。
開關層22，係亦可除了上述元素之外而更進而包含有氮(N)。在開關層22中所包含之氮(N)的含有量，例如，較理想，係相對於構成開關層22之全部元素而已30原子%以下之範圍而被作包含。氮(N)，由於係與砷(As)身為同族元素，因此，係與砷(As)同樣的，和硒(Se)形成牢固的結合。氮(N)，係與硼(B)和鍺(Ge)一同地而在非晶質中結合，並使非晶質構造安定化。故而，臨限值電壓之參差係被作抑制，並且開關層22之耐熱性係提升。
開關層22，具體而言，例如，較理想，係藉由BCGaSiAsSe、BCGaGeAsSe、BCGaSiGeAsSe、BCGaSiAsSeN、BCGaGeAsSeN以及BCGaSiGeAsSeN中之任一者之元素構成而被形成。
開關層22之層積方向之膜厚，較理想，係為3nm以上30nm以下，更理想，係為10nm以上20nm以下。此係因為，若是開關層22之膜厚超過30nm，則會有臨限值電壓變得過高之虞之故。又，係因為若是開關層22之膜厚為未滿3nm、例如成為1nm，則臨限值電壓係變得過低，而會有漏洩之發生或臨限值電壓發生參差之虞之故。
上部電極23，係與下部電極21同樣的而能夠使用公知之半導體配線材料，但是，較理想，係為就算是經過後退火(Post-annealing)也不會與開關層22產生反應之安定的材料。又，藉由將下部電極21以及上部電極23設為相同之材料以及相同之構成，係能夠在正的電壓以及負的電壓處而得到對稱之開關動作。
另外，在上部電極23與開關層22之間以及開關層22與上部電極23之間，係亦可構成為分別設置有由碳(C)所成之層或者是包含碳(C)之層。藉由設置由碳(C)所成之層或者是包含碳(C)之層，係能夠抑制對於硫族元素之金屬元素的擴散並防止特性之劣化。
本實施形態之開關元件20A，係具備有下述一般之開關特性：亦即是，在初期狀態下，其之電阻值係為高(高電阻狀態(OFF狀態))，若是施加電壓，則在某一電壓(切換臨限值電壓)以上其之電阻值係為低(低電阻狀態(ON狀態))。又，開關元件20A，當施加電壓為較切換臨限值電壓而更低的情況時，電阻值係維持為高。亦即是，開關元件20A，係為並不存在有由起因於從未圖示之電源電路(脈衝施加手段)而經過了下部電極21以及上部電極23而來之電壓脈衝或電流脈衝之施加而產生開關層22之相變化(非晶質相(amorphous相)和結晶相)一事所導致的記憶體動作者。
本實施形態的開關元件20，係除了上述之開關元件20A之構成以外，亦可採用以下之構成。
圖2中所示之開關元件20B，係為於下部電極21與開關層22之間設置有高電阻層24者。高電阻層24，例如，係較開關層22而絕緣性為更高，例如，係包含有金屬元素或非金屬元素之氧化物或氮化物或者是此些之混合物地而被構成。另外，在圖2中，雖係針對將高電阻層24設置在下部電極21側處的例子作了展示，但是，係並不被限定於此，而亦可被設置在上部電極23側處。又，高電阻層24，係亦可包夾著開關層22地而被設置在下部電極21側以及上部電極23側之雙方處。進而，係亦可設為將開關層22以及高電阻層24分別作了複數組之層積的多層構造。
圖3中所示之開關元件20C，係為將開關層22包含有上述元素地而構成之，並且作為組成互為相異之第1層22A和第2層22B之間之層積構造所形成者。另外，在圖3中，雖係設為2層構造，但是，係亦可被層積有3層以上。
圖4中所示之開關元件20D，係為將開關層22作為包含有上述元素之第1層22A和亦包含有上述元素以外之元素地所構成之第3層22C之間之層積構造所形成者。另外，第1層22A和第3層22C之間之層積順序，係並不特別作限定，亦可構成為將第3層22C設置在上部電極23側處。又，第3層22C，係亦可由包含有上述元素以外之元素並且組成互為相異之複數之層所構成。第1層22A，係亦可由包含有上述元素之組成互為相異之複數之層所構成。進而，當第1層22A以及第3層22C係分別使用複數之層來構成的情況時，係亦可設為將此些交互地作了層積的構造。
(1-2. 記憶體胞陣列之構成) 圖5，係為將記憶體胞陣列1之構成的其中一例立體性地作了展示之圖。記憶體胞陣列1，係相當於本發明之「記憶裝置」的其中一具體例。記憶體胞陣列1，係具備有所謂的交叉點陣列構造，例如，係如同圖5中所示一般，在各字元線WL與各位元線BL相互對向之位置(交叉點)處各1個地而具備有記憶體胞10。亦即是，記憶體胞陣列1，係具備有複數之字元線WL、和複數之位元線BL、以及在各交叉點處而各1個地作配置之複數之記憶體胞10。如此這般，在本實施形態之記憶體胞陣列1中，係能夠設為將複數之記憶體胞10在平面(2維、XY平面方向)上作了配置的構成。
各字元線WL，係延伸存在於相互共通之方向上。各字元線BL，係延伸存在於與字元線WL之延伸存在方向相異之方向(例如，與字元線WL之延伸存在方向相正交之方向)並且相互共通之方向上。另外，複數之字元線WL，係被配置在1或複數之層內，例如，係亦可如同圖10中所示一般，區分成複數之階層地來作配置。複數之位元線BL，係被配置在1或複數之層內，例如，係亦可如同圖10中所示一般，區分成複數之階層地來作配置。
記憶體胞陣列1，係具備有在基板上被作了2維配置的複數之記憶體胞10。基板，例如，係具備有被與各字元線WL以及各位元線BL作了電性連接之配線群、和用以將該配線群與外部電路作連結的電路等。記憶體胞10，係包含有記憶體元件30、和被與記憶體元件30直接作了連接的開關元件20，而構成之。具體而言，係具備有使構成記憶體元件30之記憶體層31和構成開關元件20之開關層22隔著中間電極41而被作了層積的構成。開關元件20，係相當於本發明之「開關元件」的其中一具體例。記憶體元件30，係相當於本發明之「記憶體元件」的其中一具體例。
記憶體元件30，例如，係靠向位元線BL地而被作配置，開關元件20，例如，係靠向字元線WL地而被作配置。另外，係亦可構成為使記憶體元件30靠向字元線WL地而被作配置，並使開關元件20靠向位元線BL地而被作配置。又，當在某一層內，記憶體元件30係靠向位元線BL地而被作配置，而開關元件20係靠向字元線WL地而被作配置的情況時，於與該層相鄰接之層內，係亦可構成為使記憶體元件30靠向字元線WL地而被作配置，並使開關元件20靠向位元線BL地而被作配置。又，在各層處，記憶體元件30係亦可被形成於開關元件20之上，亦可相反地使開關元件20被形成於記憶體元件30之上。
(記憶體元件) 圖6，係為對於在記憶體胞陣列1處之記憶體胞10之剖面構成的其中一例作了展示之圖。記憶體元件30，係具備有下部電極、和被與下部電極作對向配置之上部電極32、和被設置在下部電極以及上部電極32之間之記憶體層31。記憶體層31，例如，係具備有從下部電極側起而被層積有電阻變化層31B以及離子源層31A之層積構造。另外，在本實施形態中，被設置在構成記憶體元件30之記憶體層31和構成開關元件20之開關層22之間的中間電極41，係兼作為上述記憶體元件30之下部電極。
離子源層31A，係包含有藉由電場之施加而在電阻變化層31B內形成傳導路徑之可動元素。此可動元素，例如，係為變遷金屬元素、鋁(Al)、銅(Cu)或硫族元素。作為硫族元素，例如，係可列舉出碲(Te)、硒(Se)或硫(S)。作為變遷金屬元素，係為周期表第4族～第6族之元素，例如，係可列舉出鈦(Ti)、鋯(Zr)、鉿(Hf)、釩(V)、鈮(Nb)、鉭(Ta)、鉻(Cr)、鉬(Mo)或鎢(W)等。離子源層31A，係將上述可動元素包含有1種或者是2種以上地而被構成。又，離子源層31A，係亦可包含有氧(O)、氮(N)、上述可動元素以外之元素(例如，錳(Mn)、鈷(Co)、鐵(Fe)、鎳(Ni)或鉑(Pt))或者是矽(Si)等。
電阻變化層31B，例如，係藉由金屬元素或非金屬元素之氧化物、或是金屬元素或非金屬元素之氮化物，而構成之，當在中間電極41以及上部電極32之間而施加有特定之電壓的情況時，電阻變化層31B之電阻值係會改變。例如，若是在中間電極41以及上部電極32之間被施加有電壓，則在離子源層31A中所含有之變遷金屬元素係移動至電阻變化層31B內並形成傳導路徑，藉由此，電阻變化層31B係低電阻化。又，在電阻變化層31B內，係產生氧缺陷或氮缺陷等之構造缺陷並形成傳導路徑，電阻變化層31B係低電阻化。又，藉由被施加有與在電阻變化層31B低電阻化時所施加的電壓之方向相反方向的電壓，傳導路徑係被切斷，或者是導電性係改變，電阻變化層係高電阻化。
另外，在電阻變化層31B中所包含之金屬元素或非金屬元素，係亦可並非全部均為氧化物之狀態，亦可為使一部分被作氧化之狀態。又，電阻變化層31B之初期電阻值，係只要實現有例如數MΩ～數百GΩ程度之元件電阻即可，依存於元件之大小或離子源層之電阻值，其之最適值係會改變，但是，其之膜厚，例如係以1nm～10nm程度為理想。
(開關元件) 開關元件20，例如，係為於下部電極21與上部電極之間被設置有開關層22者，並為具備有上述圖1～圖4中所示之開關元件20A、20B、20C、20D之其中一者之構成者。在本實施形態中，被設置在構成記憶體元件30之記憶體層31和構成開關元件20之開關層22之間的中間電極41，係兼作為上述上部電極。又，下部電極21，係可兼作為位元線BL，亦可與位元線BL作為獨立個體而被作設置。當下部電極21係與位元線BL作為獨立個體而被作設置的情況時，下部電極21，係被與位元線BL作電性連接。另外，當開關元件20為靠向字元線WL地而被作設置的情況時，下部電極21，係可兼作為字元線WL，亦可與字元線WL作為獨立個體而被作設置。於此，當下部電極21係與字元線WL作為獨立個體而被作設置的情況時，下部電極21，係被與字元線WL作電性連接。
中間電極41，係可兼作為開關元件20之電極，亦可與開關元件20之電極作為獨立個體而被作設置。上部電極32，係可兼作為字元線WL或位元線BL，亦可與字元線WL以及位元線BL作為獨立個體而被作設置。當上部電極32係與字元線WL以及位元線BL作為獨立個體而被作設置的情況時，上部電極32，係被與字元線WL或位元線BL作電性連接。上部電極32，係藉由在半導體製程中所使用的配線材料而被構成。上部電極32，例如，係藉由鎢(W)、氮化鎢(WN)、氮化鈦(TiN)、碳(C)、銅(Cu)、鋁(Al)、鉬(Mo)、鉭(Ta)、氮化鉭(TaN)、鈦鎢(TiW)或矽化物等所構成。
中間電極41，例如，較理想，係藉由防止起因於電場之施加而使在開關層22以及離子源層31A中所包含之硫族元素擴散的材料所構成。此係因為，例如，在離子源層31A中，係作為記憶體動作並將寫入狀態作保持的元素，而包含有變遷金屬元素，但是，若是變遷金屬元素起因於電場之施加而擴散至開關層22中，則會有使開關特性劣化之虞之故。故而，中間電極41，較理想，係包含有具有防止變遷金屬元素之擴散以及離子之傳導的阻障性之阻障材料地而被構成。作為阻障材料，例如，係可列舉出鎢(W)、氮化鎢(WN)、氮化鈦(TiN)、碳(C)、鉬(Mo)、鉭(Ta)、氮化鉭(TaN)、鈦鎢(TiW)或矽化物等。
又，記憶體胞10，係除了圖6中所示之構成以外，亦可採用以下之構成。
在圖7中所示之記憶體胞10處，記憶體元件30，係具備有在離子源層31A與上部電極32之間被設置有電阻變化層31B的構成。在圖8中所示之記憶體胞10處，中間電極41係被省略，並具備有使開關層22以及記憶體層31隔著電阻變化層31B地而被作層積之構成。另外，在圖6～圖8所示之記憶體胞10處，開關元件20，雖係以圖1中所示之開關元件20A之構成為例來作了展示，但是，係並不被限定於此，亦可為圖2～圖4中所示之開關元件20B、20C、20D之任一者的構成。又，開關元件20，係亦可設為與記憶體元件30例如交互地來作了複數層積之構成。
又，在本實施形態之記憶體胞陣列1中，記憶體元件30，例如，係可採用像是使用有熔絲或反熔絲之僅能夠進行一次之寫入的OTP(One Time Programable)記憶體、身為單極性之相變化記憶體的例如PCRAM、或者是使用有磁阻變化元件之磁性記憶體等的任一之記憶體形態。
(1-3. 作用、效果) 如同前述一般，近年來，係對於資料儲存用之非揮發性記憶體的大容量化有所需求，並進行有每單位胞之地板面積為小而能夠大容量化的交叉點陣列構造之記憶體之開發。在交叉點陣列構造之記憶體中，係於相交叉之配線間的交點處被配置有記憶體胞，此記憶體胞，係由記憶體元件和開關元件所成，並被串聯地作連接。
在開關元件處，係要求有下述一般之特性：亦即是，於被施加有某一臨限值電壓以上之電壓時，係流動能夠使記憶體元件動作之充分的電流，另一方面，在被施加有包含0V之臨限值電壓以下之電壓時，則係僅流動盡可能小的漏洩電流。
開關元件，係利用硫族元素之OTS特性而被構成。在作為硫族元素而使用有硒(Se)之開關元件中，相較於使用有碲(Te)的情況，係能夠薄膜化，並且漏洩係為小，而能夠期待有優良的開關元件特性，但是，另一方面，由於硒(Se)之熔點係為221℃而為低，因此係有著製程溫度耐性為低之問題。具體而言，在使用有硒(Se)之開關元件中，若是經過相當於在一般性的半導體製程中之熱負載的400℃、1小時，則會在相當於本實施形態之開關層22的OTS層處發生變質等，作為開關元件之特性係大幅度劣化。
例如，作為使用有硒(Se)之OTS層之元素構成，係可列舉出GeAsSe或SiGeAsSe等。GeAsSe層，其之漏洩和臨限值電壓之參差係為小，而展現有良好的特性，但是，在相當於一般性的半導體製程中之熱負載的400℃、1小時之熱處理後，係成為在GeAsSe層之表面處確認到變質，而成為不會展現有開關特性。或者是，就算是能夠得到開關特性，動作也會變得不安定，臨限值電壓之參差係變大，並發生Drift指標之惡化或反覆動作次數之減少等，作為開關元件之特性係大幅度劣化。針對SiGeAsSe，係亦確認到有同樣的傾向。
例如，在非專利文獻4(R. P. Wang, A. Smith, A. Prasad, D. Y. Choi, and B. Luther-Davies，Journal of Applied Physics 106, 043520 (2009))中，係於文獻內之表1處，記載有相對於GeAsSe之各種的組成之Tg(玻璃轉移溫度)。如同表1中所示一般，GeAsSe之Tg在計量組成下係為247.9℃，相對於此，藉由將Ge之含有量設為約30原子%，並將Se之含有量設為約50原子%，Tg係成為400℃附近。此變化，可以推測到，是因為若是Ge越為增加而Se越為減少，則Tg係變得越高，而相對於溫度之非晶質構造係成為安定之故。另一方面，若是Ge增加而Se減少，則係會發生例如漏洩大幅度增加等的相對於開關元件特性之不良影響。
相對於此，在本實施形態之開關元件20A中，係將開關層22，構成為使用硒(Se)、鍺(Ge)及矽(Si)中之至少一種、硼(B)、碳(C)、鎵(Ga)和砷(As)，來構成之。藉由此，係成為能夠降低在製造製程中所進行之例如400℃、1小時之熱處理後的開關層22之變質。
基於上述說明，在本發明之實施形態之開關元件20A中，由於係構成為使用硒(Se)、鍺(Ge)及矽(Si)中之至少一種、硼(B)、碳(C)、鎵(Ga)和砷(As)來形成開關層，因此，起因於製造製程中之熱負載所導致的開關層之變質係被降低。故而，係成為能夠將使用有硒(Se)之開關元件的耐熱性提升。
接著，針對上述之實施形態中的變形例作說明。另外，對於與上述之實施形態相同之構成要素，係附加相同之元件符號，並適宜省略其說明。
〈2. 變形例〉 (2-1. 變形例1) 圖9，係為將本發明之變形例的記憶體胞陣列2之構成的其中一例立體性地作了展示之圖。此記憶體胞陣列2，係與上述之記憶體胞陣列1相同的，為具備有所謂的交叉點陣列構造者。在本變形例中，記憶體元件30，係沿著延伸存在於相互共通之方向上的各位元線BL，而延伸存在有記憶體層31。開關元件20，係沿著延伸存在於與位元線BL之延伸存在方向相異之方向(例如，與位元線BL之延伸存在方向相正交之方向)上的字元線WL，而延伸存在有開關層22。在複數之字元線WL和複數之位元線BL之間之交叉點處，係成為隔著中間電極41而使開關層22和記憶體層31被作了層積的構成。
如此這般，藉由設為將開關元件20以及記憶體元件30並不僅是設置在交叉點處而亦分別延伸存在於字元線WL之延伸存在方向以及位元線BL之延伸存在方向上地來作了設置之構成，係能夠與成為位元線BL或字元線WL之層同時地而成膜開關元件層或記憶體元件層，而能夠整批地進行由光微影之製程所致之形狀加工。故而，係成為能夠削減製程工程。
(2-2. 變形例2) 圖10～圖13，係為將本發明之變形例的具備有3維構造之記憶體胞陣列3～6之構成的其中一例立體性地作了展示之圖。在具備有3維構造之記憶體胞陣列中，各字元線WL，係延伸存在於相互共通之方向上。各位元線BL，係延伸存在於與字元線WL之延伸存在方向相異之方向(例如，與字元線WL之延伸存在方向相正交之方向)並且相互共通之方向上。進而，複數之字元線WL以及複數之位元線BL，係分別被配置在複數之層內。
當複數之字元線WL係被區分成複數之階層地而被作配置的情況時，在複數之字元線WL所被作配置之第1層和複數之字元線WL所被作配置之鄰接於第1層之第2層之間的層內，係被配置有複數之位元線BL。當複數之位元線BL係被區分成複數之階層地而被作配置的情況時，在複數之位元線BL所被作配置之第3層和複數之位元線BL所被作配置之鄰接於第3層之第4層之間的層內，係被配置有複數之字元線WL。當複數之字元線WL係被區分成複數之階層地而被作配置並且複數之位元線BL係被區分成複數之階層地而被作配置的情況時，複數之字元線WL以及複數之位元線BL，係在記憶體胞陣列之層積方向上而被交互地作配置。
在本變形例之記憶體胞陣列中，係具備有將字元線WL或位元線BL之其中一者與Z軸方向相平行地而具備並且將剩餘之另外一者與XY平面方向相平行地而具備之縱型的交叉點構造。例如，如同圖10中所示一般，係亦可設為下述之構成：亦即是，複數之字元線WL係分別於X軸方向上延伸，而複數之位元線BL係分別於Z軸方向上延伸，並且在各個的交叉點處係被配置有記憶體胞10。又，如同圖11中所示一般，係亦可設為下述之構成：亦即是，於在X軸方向以及Z軸方向上而分別延伸的複數之字元線WL以及複數之位元線BL之交叉點的兩面處，係分別被配置有記憶體胞10。進而，如同圖12中所示一般，係亦可設為下述之構成：亦即是，係具備有於Z軸方向上而延伸的複數之位元線BL、和在X軸方向或Y軸方向之2方向上而延伸之2種類的複數之字元線WL。又，更進而，複數之字元線WL以及複數之位元線BL，係並非絕對需要在單一方向上作延伸。例如，如同圖13中所示一般，係亦可設為下述之構成：亦即是，複數之位元線BL係在Z軸方向上延伸，複數之字元線WL，係於在X軸方向上而延伸的途中，朝向Y軸方向彎折，並進而朝向X軸方向彎折，而在XY平面上以所謂的U字狀來延伸。
如同上述一般，本發明之記憶體胞陣列，藉由設為將複數之記憶體胞10在平面(2維、XY平面方向)上作配置並且進而在Z軸方向上作層積的3維構造，係能夠提供更高密度且大容量之記憶裝置。
〈3. 適用例〉 圖14，係為對於具備包含有在上述實施形態中所作了說明的記憶體胞10之記憶體胞陣列1(或者是記憶體胞陣列2～6)之非揮發性記憶體系統(記憶體系統400)的資料記憶系統(資料記憶系統500)之構成作展示者。此資料記憶系統500，係由主電腦100、和記憶體控制器200、以及記憶體300，而構成之。記憶體系統400，係由記憶體控制器200、和記憶體300，而構成之。
主電腦100，係為對於記憶體300而發行下達資料之讀取處理以及寫入處理和關連於錯誤訂正之處理等的命令之指令者。此主電腦100，係具備有實行作為主電腦100之處理的處理器110、和用以進行與記憶體控制器200之間之交互處理之控制器介面101。
記憶體控制器200，係為依循於從主電腦100而來之指令而進行對於記憶體300之請求(request)控制者。此記憶體控制器200，係具備有控制部210、和ECC處理部220、和資料緩衝器230、和主介面201、以及記憶體介面202。
控制部210，係為進行記憶體控制器200全體之控制者。此控制部210，係對於從主電腦100而來之指令而作解釋，並對於記憶體300而要求必要之請求(request)。
ECC處理部220，係為實行被記錄在記憶體300中之資料的錯誤訂正碼(ECC：Error Correcting Code)之產生以及從記憶體300所讀出的資料之錯誤檢測以及訂正處理者。
資料緩衝器230，係為用以在將從主電腦100所接收的寫入資料和從記憶體300所接收的讀取資料等作傳輸時而暫時性地作保持之緩衝器。
主介面201，係為用以進行與主電腦100之間之交互處理之介面。記憶體介面202，係為用以進行與記憶體300之間之交互處理之介面。
記憶體300，係具備有控制部310、和記憶體胞陣列320、以及控制器介面301。控制部310，係為進行記憶體300全體之控制者，並依循從記憶體控制器200所接收的要求，來控制對於記憶體胞陣列320之存取。控制器介面301，係為用以進行與記憶體控制器200之間之交互處理之介面。
記憶體胞陣列320，係使用有交叉點陣列構造之記憶體胞陣列1(或2～5)，其係具備有複數之字元線WL、和複數之位元線BL、以及在身為各個的交點之各交叉點處而各1個地作配置之複數之記憶體胞10。記憶體胞10，係由在上述實施形態中所作了說明的開關元件20(開關元件20A、20B、20C、20D)、和記憶體元件，而構成之。此記憶體元件，係如同上述一般，身為具備有電阻變化層和包含有藉由電場之施加而在該電阻變化層內形成傳導路徑之可動元素的離子源層之層積構造的電阻變化記憶體(記憶體元件30)。除此之外，例如，係亦可採用像是使用有金屬氧化物之ReRAM(Resistive Ramdom Access Memory)或使用有熔絲或反熔絲之僅能夠進行一次之寫入的OTP(One Time Programable)記憶體、單極性之相變化記憶體PCRAM、或者是使用有磁阻變化元件之磁性記憶體等的非揮發性記憶體(NVM：Non-Volatile Memory)。
構成記憶體胞陣列320之各記憶體胞10，係包含有資料區域321、EEC區域322。資料區域321，係為用以記憶通常之資料的區域。
如此這般，藉由將包含有本發明之開關元件20的交叉點型之記憶體胞陣列1(或者是記憶體胞陣列2～5)使用在記憶體系統中，係能夠使動作速度等之性能提升。
〈4. 實施例〉 以下，針對本發明之具體性的實施例作說明。
[實驗1] (實驗例1-1) 首先，將由TiN所成之下部電極藉由逆濺鍍來作了圖案化。接著，一面在成膜腔內流動氮，一面藉由反應濺鍍來在TiN上以15nm之膜厚來成膜由GeAsSe所成之濺鍍層，之後，依序形成膜厚15nm之C以及膜厚30nm之W，而作為上部電極。接著，進行圖案化以及特定之熱處理，而製作出了1電晶體-1開關元件。之後，進行相當於在一般性的半導體製程中之熱負載的400℃、1小時之熱處理，並作為其之開關元件特性而對於Drift指標以及反覆動作次數作了測定。又，於上述相同的，在基板上依序層積TiN、GeAsSe(15nm)、C(15nm)以及W(30nm)，之後，進行400℃、1小時之熱處理，之後進行了表面觀察。
(實驗例1-2～實驗例1-10) 接著，使用同樣的方法，來製作出了除了開關層之元素構成以外為具有與實驗例1-1相同之構成的各種之1電晶體-1開關元件(實驗例1-2～實驗例1-10)。各實驗例之開關層之元素構成，在實驗例1-2中係為GaGeAsSe，在實驗例1-3中係為BCGeAsSe，在實驗例1-4中係為BCGaAsSe，在實驗例1-5中係為GaGeAsSeN，在實驗例1-6中係為BCGaGeSeN，在實驗例1-7中係為BCGeAsSeN，在實驗例1-8中係為BCGaGeAsSe，在實驗例1-9中係為BCGaGeAsSeN，在實驗例1-10中係為BCGaSiAsSeN。
以下，針對實驗例1-1～實驗例1-10之作為開關元件特性而進行了測定的Drift指標以及反覆動作次數作說明。
(Drift指標) 為了在交叉點型之記憶體胞陣列中而實現大容量化，係要求對起因於歷時變化所產生的開關元件間之臨限值電壓之參差作抑制並降低動作錯誤之發生。此所謂臨限值電壓之歷時變化，係為起因於從最後之開關動作起直到下一次的開關動作為止之時間(間隔時間)之經過而導致臨限值電壓變動的現象(Drift)。在具備有複數之開關元件的交叉點型之記憶體胞陣列中，通常，由於各開關元件之間隔時間係互為相異，因此，當此Drift之影響為大的情況時，會在開關元件間之動作臨限值電壓中產生參差，交叉點型之記憶體胞陣列之良好的動作係變得困難。故而，係對於將動作臨限值電壓之變化作了降低的開關元件有所需求。
Drift指標，係為相對於開關元件之在時刻0處的臨限值電壓之在100ms之間隔時間後的動作臨限值電壓之變化量(V)。具體而言，係為對於開關元件施加脈衝電壓而確實地使其進行開關動作(時刻0)，並在作為間隔時間而經過了100ms(時刻100ms)之後，再度施加脈衝電壓而使其進行了開關動作時的從時刻0起之臨限值電壓之變化量。在本實驗中，係使用此Drift指標來針對各開關元件之Drift進行了評價。
(反覆動作次數) 通常，開關元件係會隨著進行反覆動作而確認到開關元件特性之劣化、例如動作臨限值電壓之降低等。故而，係期望就算是使其進行更多之次數的動作，也不會發生動作臨限值電壓之降低。在本實驗中，係對於此動作臨限值電壓能夠保持為略一定之次數作了測定。
表1，係為將實驗例1-1～實驗例1-10之開關層的元素構成、上部電極之構成、耐熱性、Drift指標以及反覆動作次數之結果作了統整者。另外，針對耐熱性，係將無法在開關層之表面上確認到變質者作為A，並將確認到些許之變質者作為B，並且將確認到明顯的變質者作為C。又，針對實驗例1-1，係除了相當於在一般性的半導體製程中之熱負載之400℃、1小時的熱處理之外，亦進行320℃、2小時之熱處理，並對於各別的熱處理後之電流電壓特性進行了測定。
Figure 02_image001
圖15，係為對於代表實驗例1-1之320℃、2小時的熱處理後之電流電壓特性的IV曲線作了展示者。圖16，係為對於代表實驗例1-1之400℃、1小時的熱處理後之電流電壓特性的IV曲線作了展示者。在具備有由GeAsSe所成之開關層的實驗例1-1中，在320℃、2小時之熱處理後係能夠確認到良好的開關動作，相對於此，在400℃、1小時之熱處理後，係並無法確認到開關動作。又，在使用光學顯微鏡來對於各別之熱處理後之開關層之膜表面的狀態而作了確認後，係確認到400℃、1小時的熱處理後之開關層之表面之變質。如此這般，係得知了：具備有由GeAsSe所成之開關層的開關元件，其耐熱性係為低，而並無法耐住被施加有相當於400℃、1小時之熱負載的半導體製程，開關元件特性係惡化。
(關於耐熱性) 在對於實驗例1-2～實驗例1-10之耐熱性作了確認之後，在如同實驗例1-2之GaGeAsSe以及實驗例1-5之GaGeAsSeN一般的與實驗例1-1之GeAsSe相同的而在開關層中並未包含有B以及C的開關元件中，於400℃、1小時之熱處理後的開關層之表面處係確認到有變質，而並無法得到開關元件特性(評價C)。相對於此，在如同實驗例1-3之BCGeAsSe、實驗例1-7之BCGeAsSeN、實驗例1-8之BCGaGeAsSe、實驗例1-9之BCGaGeAsSeN以及實驗例1-10之BCGaSiAsSeN一般的在開關層中係包含有B以及C的開關元件中，於400℃、1小時之熱處理後的開關層之表面處係並未被確認到有變質，並且係得到有良好的開關元件特性(評價A)。亦即是，係得知了：藉由在開關層中添加B以及C，係能夠將耐熱性改善。又，在實驗例1-4之BCGaAsSe以及實驗例1-6之BCGaGeSeN中，雖然在開關層中係包含有B以及C，但是，於400℃、1小時之熱處理後，係在開關層之表面處確認到有些許的變質。又，此實驗例1-4以及實驗例1-6，相較於實驗例1-3以及實驗例1-7～1-10，其反覆次數亦係有所降低。詳細內容雖係於後再述，但是，可以推測到此係因為分別未添加有Ge或Si以及As之故。
B以及C，係如同上述一般，就算是單體，其熔點亦為高，而其之化合物的熔點亦為高。又，相較於其他之元素，其原子半徑係為小。因此，可以推測到，藉由添加B以及C，在非晶質構造內係成為存在有原子半徑為相異之複數之元素，非晶質構造係安定化。故而，可以推測到，在相當於通常所使用之半導體製程中之高溫處理的400℃、1小時之熱處理後，變質係被抑制，而能夠良好地保持作為開關元件之特性。
(關於Drift指標以及反覆動作次數) 在對於在400℃、1小時之熱處理後而能夠確認到開關動作的實驗例1-3以及實驗例1-7～實驗例1-10之Drift指標以及反覆動作次數作了確認後，其結果，在實驗例1-8之BCGaGeAsSe、實驗例1-9之BCGaGeAsSeN以及實驗例1-10之BCGaSiAsSeN中，係能夠得到良好的Drift指標。另一方面，在實驗例1-3之BCGeAsSe以及實驗例1-7之BCGeAsSeN中，Drift指標係展現有大的值。根據此，係得知了：藉由在以Se作為中心元素之開關層中添加Ga，係能夠將Drift改善。又，在實驗例1-4之BCGaAsSe中，雖然係包含有Ga，但是，係並無法得到良好的Drift指標和反覆動作次數。可以推測到，此係因為並未添加有Ge或Si之故。在實驗例1-6之BCGaGeSeN中，可以推測到，雖然係包含有Ga，但是由於係並未添加有As，因此，係與實驗例1-4相同的，並無法得到良好的開關元件特性。
可以推測到，在以Se作為中心元素之開關層中，藉由包含有As，如同根據As2 Se3 等之化合物而可得知一般，As和Se係牢固地結合，並使非晶質構造安定化。又，關於Ge，在包含有Se、As以及Ge之3元素的3元系中，係形成安定的非晶質構造。關於與Ge身為同族元素之Si，係亦可期待有與Ge相同的效果。在添加有Ge以及Si之雙方的情況時，亦能夠期待有相同的效果，在實驗例1-10中，係確認到了耐熱性之提升。根據此些，可以推測到，藉由與Se一同地而添加As和Ge或Si，開關層之耐熱性係提升，而成為能夠得到具有安定的開關動作之開關元件。又，由於在實驗例1-7～1-10中係能夠得到良好的Drift指標以及反覆動作次數，因此，可以推測到，開關層，藉由更進而添加Ga，係能夠對於身為切換臨限值電壓之歷時變化之Drift或者是起因於在反覆動作後之劣化所導致的臨限值電壓之降低作抑制。此係因為，如同上述一般，藉由添加Ga，如同根據Ga2 Se3 或GaAs等之化合物而可得知一般，Ga和As以及Se係牢固地結合，並使非晶質構造安定化之故。藉由此，可以推測到，就算是在被施加有伴隨著開關元件動作之電場的情況時，也能夠實現難以發生構造變化或原子位移之安定的非晶質構造。
根據上述內容，係得知了：在作為硫族元素而使用有Se之開關元件中，藉由使用Ge及Si之至少1種、和As、和B、和C、以及Ga，來形成開關層，就算是經過身為一般性的半導體製程之400℃程度之高溫處理，也能夠防止開關層之變質，並將由反覆動作所導致之臨限值電壓之變化和Drift等之諸特性作良好的保持。
又，圖17，係為對於代表實驗例1-8之電流電壓特性的IV曲線作了展示者，圖18，係為對於代表實驗例1-9之電流電壓特性的IV曲線作了展示者。在對於圖17和圖18作了比較的情況時，係得知了：在開關層中包含有N之實驗例1-9，相較於並未包含有N之實驗例1-8，臨限值動作之參差係被更進一步作抑制。可以推測到，此係因為，由於N和As係身為同族元素，因此，係與Se以及Ga形成牢固的結合，進而，N和Ge亦係在非晶質中而形成結合，並使非晶質構造安定化之故。另外，由於在並未包含有N的情況時，在以上述元素構成之範圍內所形成的實驗例1-8中亦能夠得到略同等之特性，因此，係得知了：就算是在並未包含有N的情況時，藉由設為上述之元素構成，也能夠得到本發明之效果。
[實驗2] 接著，除了將開關層之膜厚設為1nm、3nm、5nm、7nm、10nm、20nm、30nm以及50nm以外，係製作出了具有與實驗例1-9相同之構成的開關元件，並對於其之開關元件特性作了評價。
根據此實驗，係得知了：若是開關層之膜厚超過30nm，則臨限值電壓係會變得過高。進而，在膜剝離試驗中，係確認到了開關層之膜剝離。又，若是開關層之膜厚成為1nm，則臨限值電壓係變小，而確認到了漏洩或臨限值電壓之參差等之開關元件特性之惡化。關於此結果，係可推測到以下之理由。以硫族元素作為中心元素之開關元件，若是經過高溫製程，則構成電極之元素(電極元素)係會朝向開關層擴散。可以推測到，若是開關層之膜厚為薄，則電極元素係會擴散至開關層之全體，起因於此，特性係會大幅度地變化。故而，構成本發明之開關元件的開關層之膜厚，雖亦會依存於在記憶體胞陣列中所作了組合的記憶體元件之特性而有所改變，但是，較理想，例如係設為3nm以上30nm以下，更理想，係設為10nm以上20nm以下。
[實驗3] 圖19，係為對於將開關層設為膜厚15nm之BCGaGeAsSeN之元素構成，並將上部電極以及下部電極以膜厚15nm之碳電極來作了構成的開關元件之在正負之電壓處的IV曲線作了展示者。在實驗1以及實驗2中，雖係設為在下部電極和上部電極處而使用有相異之材料的構成，但是，如同上述一般，係得知了：藉由將上部電極以及下部電極設為相同之材料以及相同之構成，係能夠在電壓之正負處而得到對稱之開關動作。
[實驗4] 接著，在BCGaGeAsSeN之元素構成中，針對能夠得到本發明之效果的組成範圍作了調查。圖20，係為將BCGaGeAsSeN設為BCGe、Ga以及AsSe之3個的集團，並對於其之含有比例作分配而對於能夠同時達成400℃、1小時之熱處理後的耐熱性以及開關元件特性的組成範圍作了展示者。另外，被與耐熱性同時達成之開關元件特性，係根據臨限值電壓之參差、反覆動作後之臨限值電壓之變化以及Drift來作了判斷。
藉由將B以及C和Ge之含有量(B+C+Ge)設為15原子%以上35原子%以下，並將B和C之合計含有量(B+C)設為5原子%以上20原子%以下，並將Ge之含有量設為5原子%以上20原子%以下，並且將B和C之比例設為0≦C／(C+B)≦0.2，係得到了良好的結果。若是BCGe之含有量成為未滿全體之15原子%，則耐熱性係惡化，並成為在400℃、1小時之熱處理後而於開關層之表面上確認到變質。若是BCGe之含有量成為較全體之35原子%而更多，則臨限值電壓自身係大幅度地上升並超過適當之範圍的動作電壓，進而，臨限值電壓之參差亦係變大。又，若是BC成為未滿5原子%，則係確認到有耐熱性之惡化。若是BC成為較20原子%而更多，則臨限值電壓自身係大幅度地上升並超過適當之範圍的動作電壓，進而，臨限值電壓之參差亦係變大。若是Ge成為未滿5原子%，則耐熱性係惡化，並且臨限值電壓之參差亦係變大。若是Ge成為較20原子%而更多，則漏洩電流係變大。又，在C／(C+B)中，若是相對於BC之含有量的C之含有比例成為較0.2而更大，則漏洩電流係變大，開關元件特性係惡化。
若是Ga之含有量成為未滿全體之2原子%，則Drift特性係惡化。若是Ga之含有量成為較全體之10原子%而更多，則漏洩電流係變大。又，藉由將As和Se之合計含有量(As+Se)設為60原子%以上80原子%以下，並將As之含有量設為20原子%以上40原子%以下，並且將Se之含有量設為30原子%以上50原子%以下，係能夠得到良好的結果。若是AsSe之含有量成為未滿全體之60原子%，則係成為確認到有動作不良。若是AsSe之含有量成為較全體之80原子%而更多，則熔點係降低，耐熱性係惡化。又，若是As之含有量成為未滿全體之20原子%，則耐熱性係惡化，並且可反覆進行之動作次數係大幅度減少。若是As之含有量成為較全體之40原子%而更多，則係成為無法得到良好的開關元件特性。進而，若是Se之含有量成為未滿全體之30原子%，則開關元件特性係成為不安定，若是成為較50原子%而更多，則耐熱性係大幅度惡化。
另外，在添加有N的情況時，藉由將N之含有量設為全體之30原子%以下，係能夠得到臨限值電壓之參差和耐熱性之提升等的良好之特性，但是，若是超過30原子%，則開關層之膜質係惡化，在製程中係成為會發生膜剝離，並且係確認到了耐熱性之惡化。又，Si和Ge係身為同族元素，而具備有同樣的性質。因此，可以容易地推測到，在將Ge置換為Si或者是包含有Ge以及Si之雙方的情況時，係能夠藉由與將Ge單獨地作了添加的情況時相同之組成範圍，來得到同樣的效果。
以上，雖係列舉出實施形態及其變形例以及實施例來對於本發明作了說明，但是，本發明之內容，係並非為被限定於上述實施形態等者，而可進行各種之變形。另外，在本說明書中所記載之效果，係僅為例示。本發明之效果，係並不被限定於在本說明書中所記載之效果。本發明內容，係亦可具有除了在本說明書中所記載之效果以外的效果。
又，例如，本發明，係可採用如同下述一般之構成。 (1) 一種開關元件，其特徵為，係包含有：第1電極；和第2電極，係被與前述第1電極作對向配置；和開關層，係包含硒(Se)、鍺(Ge)及矽(Si)中之至少一種、硼(B)、碳(C)、鎵(Ga)和砷(As)，並且係被設置在前述第1電極與前述第2電極之間。 (2) 如前述(1)所記載之開關元件，其中，前述開關層，係將前述碳(C)、硼(B)、鍺(Ge)及矽(Si)，以前述碳(C)和硼(B)和鍺(Ge)或矽(Si)或者是鍺(Ge)及矽(Si)為15原子%以上35原子%以下，並且前述碳(C)和硼(B)合計為5原子%以上20原子%以下，並且相對於前述碳(C)和硼(B)之合計的前述碳(C)之比為0以上0.2以下的範圍，來作包含，將前述鎵(Ge)以2原子%以上10原子%以下之範圍來包含，將前述砷(As)及硒(Se)，以將前述砷(As)和硒(Se)設為60原子%以上80原子%以下，並將前述砷(As)設為20原子%以上40原子%以下，並且將前述硒(Se)設為30原子%以上50原子%以下之範圍，來作包含。 (3) 如前述(1)或(2)所記載之開關元件，其中，前述開關層，係更進而包含氮(N)。 (4) 如前述(3)所記載之開關元件，其中，前述氮(N)，係以構成前述開關層之全部元素中的30原子%以下之範圍而被作包含。 (5) 如前述(1)～(4)中之任一者所記載之開關元件，其中，前述開關層之膜厚，係為3nm以上30nm以下。 (6) 如前述(1)～(4)中之任一者所記載之開關元件，其中，前述開關層之膜厚，係為10nm以上20nm以下。 (7) 如前述(1)～(6)中之任一者所記載之開關元件，其中，在前述開關層與前述第1電極以及前述第2電極之至少其中一方之間，係更進而具有由碳(C)所成之層或者是包含碳(C)之層。 (8) 如前述(1)～(7)中之任一者所記載之開關元件，其中，前述開關層，係並不伴隨著非晶質相與結晶相之間之相變化地，而藉由將施加電壓設為特定之臨限值電壓以上，而成為低阻抗狀態，在施加較前述臨限值電壓而更低之電壓時，係身為高阻抗狀態。 (9) 一種記憶裝置，其特徵為：係具備有1或複數之記憶體胞，前述複數之記憶體胞，係分別包含有記憶體元件以及被與前述記憶體元件直接作了連接的開關元件，前述開關元件，係包含有：第1電極；和第2電極，係被與前述第1電極作對向配置；和開關層，係包含硒(Se)、鍺(Ge)及矽(Si)中之至少一種、硼(B)、碳(C)、鎵(Ga)和砷(As)，並且係被設置在前述第1電極與前述第2電極之間。 (10) 如前述(9)所記載之記憶裝置，其中，係包含有：朝向一個方向而延伸之1或複數之第1配線；和朝向另外一方向而延伸並且與前述第1配線相交叉之1或複數之第2配線，前述1或複數之記憶體胞，係被配置在前述第1配線與前述第2配線之交點處。 (11) 如前述(9)或(10)所記載之記憶裝置，其中，前述記憶體元件，係身為相變化記憶體元件、電阻變化記憶體元件以及磁阻記憶體元件之任一者。 (12) 如前述(9)～(11)中之任一者所記載之記憶裝置，其中，前述複數之記憶體胞係被作2個以上的層積。 (13) 一種記憶體系統，其特徵為，係包含有：主電腦，係包含處理器；和記憶體，係藉由包含複數之記憶體胞之記憶體陣列所構成；和記憶體控制器，係依循於從前述主電腦而來之指令，而對於前述記憶體進行請求(request)控制，前述複數之記憶體胞，係分別包含有記憶體元件以及被與前述記憶體元件直接作了連接的開關元件，前述開關元件，係包含有：第1電極；和第2電極，係被與前述第1電極作對向配置；和開關層，係包含硒(Se)、鍺(Ge)及矽(Si)中之至少一種、硼(B)、碳(C)、鎵(Ga)和砷(As)，並且係被設置在前述第1電極與前述第2電極之間。
本申請案，係以在日本特許廳而於2018年3月2日所申請之日本特許出願第2018-037817號作為基礎，而主張優先權，且將此申請之全部的內容藉由參照而援用於本案中。
若是同業者，則係可因應於設計上之要件或其他之因素，而進行各種之修正、組合、次組合以及變更，而應理解到，該些係被包含於所添附之申請專利範圍及其均等物之範圍中。
1‧‧‧記憶體胞陣列 2‧‧‧記憶體胞陣列 3‧‧‧記憶體胞陣列 4‧‧‧記憶體胞陣列 5‧‧‧記憶體胞陣列 6‧‧‧記憶體胞陣列 10‧‧‧記憶體胞 20‧‧‧開關元件 20A‧‧‧開關元件 20B‧‧‧開關元件 20C‧‧‧開關元件 20D‧‧‧開關元件 21‧‧‧下部電極 22‧‧‧開關層 22A‧‧‧第1層 22B‧‧‧第2層 22C‧‧‧第3層 23‧‧‧上部電極 24‧‧‧高電阻層 30‧‧‧記憶體元件 31‧‧‧記憶體層 31A‧‧‧離子源層 31B‧‧‧電阻變化層 32‧‧‧上部電極 41‧‧‧中間電極 100‧‧‧主電腦 101‧‧‧控制器介面 110‧‧‧處理器 200‧‧‧記憶體控制器 201‧‧‧主介面 202‧‧‧記憶體介面 210‧‧‧控制部 220‧‧‧ECC處理部 230‧‧‧資料緩衝器 300‧‧‧記憶體 301‧‧‧控制器介面 310‧‧‧控制部 320‧‧‧記憶體胞陣列 321‧‧‧資料區域 322‧‧‧ECC區域 400‧‧‧記憶體系統 500‧‧‧資料記憶系統 BL‧‧‧位元線 WL‧‧‧字元線
[圖1] 係為對於本發明之其中一種實施形態的開關元件之構成的其中一例作展示之剖面圖。 [圖2] 係為對於本發明之其中一種實施形態的開關元件之構成的另外一例作展示之剖面圖。 [圖3] 係為對於本發明之其中一種實施形態的開關元件之構成的另外一例作展示之剖面圖。 [圖4] 係為對於本發明之其中一種實施形態的開關元件之構成的另外一例作展示之剖面圖。 [圖5] 係為對於本發明之其中一種實施形態的記憶體胞陣列之概略構成的其中一例作展示之剖面圖。 [圖6] 係為對於圖5中所示之記憶體胞的構成之其中一例作展示之剖面圖。 [圖7] 係為對於圖5中所示之記憶體胞的構成之另外一例作展示之剖面圖。 [圖8] 係為對於圖5中所示之記憶體胞的構成之另外一例作展示之剖面圖。 [圖9] 係為對於本發明之變形例1中的記憶體胞陣列之概略構成作展示之圖。 [圖10] 係為對於本發明之變形例2中的記憶體胞陣列之概略構成的其中一例作展示之圖。 [圖11] 係為對於本發明之變形例2中的記憶體胞陣列之概略構成的另外一例作展示之圖。 [圖12] 係為對於本發明之變形例2中的記憶體胞陣列之概略構成的另外一例作展示之圖。 [圖13] 係為對於本發明之變形例2中的記憶體胞陣列之概略構成的另外一例作展示之圖。 [圖14] 係為對於具備有本發明之記憶體系統的資料記憶系統之構成作展示之區塊圖。 [圖15] 係為實驗例1-1之320℃、2小時的熱處理後之IV特性圖。 [圖16] 係為實驗例1-1之400℃、1小時的熱處理後之IV特性圖。 [圖17] 係為實驗例1-8之IV特性圖。 [圖18] 係為實驗例1-9之IV特性圖。 [圖19] 係為對於實驗例1-4之在正負之電壓下的動作例作展示之特性圖。 [圖20] 係為對於構成開關層的元素之組成範圍作展示之圖。
20B‧‧‧開關元件
21‧‧‧下部電極
22‧‧‧開關層
23‧‧‧上部電極
24‧‧‧高電阻層

Claims (12)

  1. 一種開關元件，其特徵為，係包含有：第1電極；和第2電極，係被與前述第1電極作對向配置；和開關層，係包含硒(Se)、鍺(Ge)及矽(Si)中之至少一種、硼(B)、碳(C)、鎵(Ga)和砷(As)，並且係被設置在前述第1電極與前述第2電極之間，前述開關層，係將前述碳(C)、硼(B)、鍺(Ge)及矽(Si)，以前述碳(C)和硼(B)和鍺(Ge)或矽(Si)或者是鍺(Ge)及矽(Si)為15原子%以上35原子%以下，並且前述碳(C)和硼(B)合計為5原子%以上20原子%以下，並且相對於前述碳(C)和硼(B)之合計的前述碳(C)之比為0以上0.2以下的範圍，來作包含，將前述鎵(Ge)以2原子%以上10原子%以下之範圍來包含，將前述砷(As)及硒(Se)，以將前述砷(As)和硒(Se)設為60原子%以上80原子%以下，並將前述砷(As)設為20原子%以上40原子%以下，並且將前述硒(Se)設為30原子%以上50原子%以下之範圍，來作包含。
  2. 如申請專利範圍第1項所記載之開關元件，其中，前述開關層，係更進而包含氮(N)。
  3. 如申請專利範圍第2項所記載之開關元件，其中，前述氮(N)，係以構成前述開關層之全部元素中的30原子%以下之範圍而被作包含。
  4. 如申請專利範圍第1項所記載之開關元件，其中，前述開關層之膜厚，係為3nm以上30nm以下。
  5. 如申請專利範圍第1項所記載之開關元件，其中，前述開關層之膜厚，係為10nm以上20nm以下。
  6. 如申請專利範圍第1項所記載之開關元件，其中，在前述開關層與前述第1電極以及前述第2電極之至少其中一方之間，係更進而具有由碳(C)所成之層或者是包含碳(C)之層。
  7. 如申請專利範圍第1項所記載之開關元件，其中，前述開關層，係並不伴隨著非晶質相與結晶相之間之相變化地，而藉由將施加電壓設為特定之臨限值電壓以上，而成為低阻抗狀態，在施加較前述臨限值電壓而更低之電壓時，係身為高阻抗狀態。
  8. 一種記憶裝置，其特徵為：係具備有1或複數之記憶體胞，前述複數之記憶體胞，係分別包含有記憶體元件以及 被與前述記憶體元件直接作了連接的開關元件，前述開關元件，係包含有：第1電極；和第2電極，係被與前述第1電極作對向配置；和開關層，係包含硒(Se)、鍺(Ge)及矽(Si)中之至少一種、硼(B)、碳(C)、鎵(Ga)和砷(As)，並且係被設置在前述第1電極與前述第2電極之間，前述開關層，係將前述碳(C)、硼(B)、鍺(Ge)及矽(Si)，以前述碳(C)和硼(B)和鍺(Ge)或矽(Si)或者是鍺(Ge)及矽(Si)為15原子%以上35原子%以下，並且前述碳(C)和硼(B)合計為5原子%以上20原子%以下，並且相對於前述碳(C)和硼(B)之合計的前述碳(C)之比為0以上0.2以下的範圍，來作包含，將前述鎵(Ge)以2原子%以上10原子%以下之範圍來包含，將前述砷(As)及硒(Se)，以將前述砷(As)和硒(Se)設為60原子%以上80原子%以下，並將前述砷(As)設為20原子%以上40原子%以下，並且將前述硒(Se)設為30原子%以上50原子%以下之範圍，來作包含。
  9. 如申請專利範圍第8項所記載之記憶裝置，其中，係包含有：朝向一個方向而延伸之1或複數之第1配線；和朝向另外一方向而延伸並且與前述第1配線相交叉之1 或複數之第2配線，前述1或複數之記憶體胞，係被配置在前述第1配線與前述第2配線之交點處。
  10. 如申請專利範圍第8項所記載之記憶裝置，其中，前述記憶體元件，係身為相變化記憶體元件、電阻變化記憶體元件以及磁阻記憶體元件之任一者。
  11. 如申請專利範圍第8項所記載之記憶裝置，其中，前述複數之記憶體胞係被作2個以上的層積。
  12. 一種記憶體系統，其特徵為，係包含有：主電腦，係包含處理器；和記憶體，係藉由包含複數之記憶體胞之記憶體陣列所構成；和記憶體控制器，係依循於從前述主電腦而來之指令，而對於前述記憶體進行請求(request)控制，前述複數之記憶體胞，係分別包含有記憶體元件以及被與前述記憶體元件直接作了連接的開關元件，前述開關元件，係包含有：第1電極；和第2電極，係被與前述第1電極作對向配置；和開關層，係包含硒(Se)、鍺(Ge)及矽(Si)中之至少一種、硼(B)、碳(C)、鎵(Ga)和砷(As)，並且係被設置在前 述第1電極與前述第2電極之間，前述開關層，係將前述碳(C)、硼(B)、鍺(Ge)及矽(Si)，以前述碳(C)和硼(B)和鍺(Ge)或矽(Si)或者是鍺(Ge)及矽(Si)為15原子%以上35原子%以下，並且前述碳(C)和硼(B)合計為5原子%以上20原子%以下，並且相對於前述碳(C)和硼(B)之合計的前述碳(C)之比為0以上0.2以下的範圍，來作包含，將前述鎵(Ge)以2原子%以上10原子%以下之範圍來包含，將前述砷(As)及硒(Se)，以將前述砷(As)和硒(Se)設為60原子%以上80原子%以下，並將前述砷(As)設為20原子%以上40原子%以下，並且將前述硒(Se)設為30原子%以上50原子%以下之範圍，來作包含。
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