TWI415299B - 環狀電極及其製造方法 - Google Patents

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Description

環狀電極及其製造方法
本發明係有關於使用環狀電極之根基於可程式化電阻材料，例如相變化記憶記憶材料之高密度記憶裝置，及此種裝置的製造方法。
硫屬化物材料係被廣泛地運用於讀寫光碟片中。而這些材料包括有至少兩種固態相，包括如一大部分為非晶態之固態相，以及一大體上為結晶態之固態相。雷射脈衝係用於讀寫光碟片中，以在二種相中切換，並讀取此種材料於相變化之後的光學性質。
硫屬化物材料也可以藉由施加電流而導致相變化。此特性也造成使用可程式電阻材料以形成非揮發記憶電路。
在相變化記憶體中，資料可由相變化材料於施加電流時在非晶狀態與結晶狀態之間的切換而儲存。電流會加熱此材料而導致在不同狀態間切換。自非晶狀態改變為結晶狀態的相變化通常是一較低電流的操作。而自結晶狀態改變為結非晶狀態的相變化，在此稱為重置，一般係為一高電流操作。在理想狀態下，致使相變化材料從結晶態轉變至非晶態之重置電流強度應越低越好。欲降低重置所需的重置電流強度，可藉由減低在記憶體中的主動相變化材料元件的尺寸。相變化記憶裝置所遭遇的一個問題是因為重置操作所 需的電流大小係與必須改變相態的相變化材料的體積相關。因此，使用標準積體電路製程所製造的記憶胞其必須受限於製程設備的最小特徵尺寸。因此，必須開發能夠提供次微影尺寸的技術給記憶胞，其或許會欠缺大型、高密度記憶裝置所需的均勻度與可靠性。
此控制相變化記憶胞主動區域尺寸領域發展的一種方法係致力於發展非常小的電極以將電流流經相變化材料的主體。此非常小的電極結構可以誘發相變化於相變化材料的一個小區域發生，如像是香菇頭，的接點區域。可參閱於2002年8月6日公告之美國專利第6,429,064號”Reduced Contact Areas of Sidewall Conductors”、發明人為Wicker；於2002年10月8日公告之美國專利第6,462,353號”Method for Fabricating a Small Area of Contact Between Electrodes”、發明人為Gilgen；於2002年12月31日公告之美國專利第6,501,111號”Three-Dimensional(3D)Programmable Device”、發明人為Lowrey；於2003年7月1日公告之美國專利第6,563,156號”Memory Elements and Methods for Making Same”、發明人為Harshfield。
一種可以提供小表面區域接點的底電極結構的型態是環狀電極。可參閱於2005年4月19日公告之美國專利第6,881,603號”Phase Change Material Memory Device”、發明人為Lai；於2005年9月13日公告之美國專利第6,943,365號”Electrically Programmable Memory with Reduced Area of Contact and Method for Making Same”、發明人為Lowrey等人；於2007年9月20日公開之美國專利公開第2007/0215852號”Manufacturing Method for Pipe-Shaped Electrode Phase Change Memory”、發明人為Lung；於2008年公開之美國專利公開第2008/0203375號”Memory Cell with Memory Element Contacting Ring-Shaped Upper End of Bottom Electrode”、發明人為Lung。使用環狀電極的一個好處是來自此環狀表面的幾何形狀。特別是，環狀表面的直徑變異及此環狀構件側壁的厚度在此環狀表面對此記憶胞的操作特性具有相對小的影響，允許較其他型態具有在一較大陣列之間所能提供的更均勻的記憶胞特性。
一個環狀電極所產生的問題是因為電極於垂直電流方向上的小截面區域造成的電阻增加。電阻增加會需要更高的電壓通過此記憶胞才能達成所需的電流，也會因此增加此裝置的功耗。此外，在形成一環狀電極的製程中，會形成薄膜側壁。製造如此的側壁結構於電極長度方向上具有均勻的厚度是非常困難的，特別是在環狀電極所使用的側壁結構厚度小於30奈米以下時。因此，在此薄膜側壁中會產生較薄部分其會導致於此環狀中的不均勻電流，且甚至是會在此結構中產生不連續處而影響了製程良率。
因此需要提供一種方法與結構以構成記憶胞，此結構具有可程式電阻材料的較小主動區域而可以使用可靠及可再現的製程技術。
本發明包括裝置及方法以形成如一記憶胞之積體電路的一電極結構，包括一較小的環狀接觸區域，而仍能維持低電阻和高製造良率。
本發明之一目的為提供一種積體電路裝置，包括一管狀構件的電極材料而具有環狀上表面。此管狀構件具有一軸、一第一端及一第二端。電極材料的側壁構成管狀構件，其具有與管狀構件軸向正交的一厚度。管狀構件的第一端與下方的接觸元件連接。最好是，管狀構件的第一端與電極材料很接近，其可以是與作為側壁的材料相同或不同。管狀構件的第二端具有一環狀表面做為電極的接觸表面。一第一層的導電填充材料於該管狀構件的該內表面之內，且第一層的導電填充材料包含一導電材料。一第二層的絕緣填充材料於該管狀構件的該內表面的該第一層填充材料之上。該第二層的絕緣填充材料可以相對地薄所以管狀構件延伸於第一層導電填充材料之外的長度可以是短的。導電填充材料與絕緣填充材料的組合結果是，電極結構的電阻可以被大幅地降低。此外，電極結構在製程中的可靠性也可以被改善。此導電填充材料可以是摻雜多晶矽，其他矽材料，或是其他材料可以易於被氧化而形成絕緣的氧化物。此絕緣填充材料可以是形成第一導電填充材料的導電填充材料之氧化物。因此，在第一導電填充材料包含矽的例子中，第二絕緣填充材料是包含氧化矽。此完成結構具有一管狀構件 其因為第一層導電填充材料的導電性而具有相對較低的電阻，同時提供了一個容易製造的管狀接點表面。
一記憶裝置包括一可程式電阻材料與底電極的環狀上表面連接。一頂電極形成於可程式電阻材料之上。
本發明亦提供一種製造上述電極的方法。此製程包含形成具有一管狀構件的一電極材料，其具有上述第一層和第二層的薄膜及材料。代表性的製程包括以介層孔為基礎的製程，其中管狀構件是藉由順形地沈積電極材料於一穿過一絕緣層的圖案化介層孔中。第一導電填充材料形成作為介層孔的襯墊而第二絕緣填充材料填入具有襯墊的介層孔中。替代地，一柱狀物為基礎的製程也被描述。此製程包含形成一柱狀物，其包含第一填充材料，最好是有一層電極材料於其下。此管狀構件藉由順形地沈積電極材料於此柱狀物之上。於沈積一填充層環繞此具有襯墊的柱狀物，及研磨此結構以裸露管狀構件的環狀上表面之後，於管狀構件內的第一絕緣填充材料被形成。
在此處所描述的一個製程中，第二絕緣填充材料係藉由將導電填充材料的上表面進行氧化或氮化被形成。在一替代實施例中，第二絕緣填充材料是將第一導電填充材料凹陷蝕刻而形成，然後用絕緣填充材料填入凹陷中再研磨表面以將電極的環狀表面裸露出來。
為了形成一記憶裝置，一可程式化電阻材料形成且與底電極的環狀上表面連接。一頂電極形成於可程式電阻材料之上而完成此積體電路。
本發明的其它目的和優點，會在下列實施方式的章節中搭配圖式被描述。
為進一步說明各實施例，本發明乃提供有圖式。此些圖式乃為本發明揭露內容之一部分，其主要係用以說明實施例，並可配合說明書之相關描述來解釋實施例的運作原理。配合參考這些內容，本領域具有通常知識者應能理解其他可能的實施方式以及本發明之優點。圖中的元件並未按比例繪製，而類似的元件符號通常用來表示類似的元件。
第1圖為具有一環狀上表面的管狀電極之相變化記憶胞10的剖面示意圖。此記憶胞10包含一底電極11與一存取結構的終端15(圖示中為箭頭)連接。此底電極包含一管狀構件12其具有一第一端與終端15相鄰，及一與第一端相對的第二端。此管狀構件12包含一電極材料，例如是氮化鈦或是其他電極材料。在此例示的實施例中，此管狀構件12內填充有導電材料16，例如是N型摻雜多晶矽，其可以被如以下所述的方式氧化或是氮化。一絕緣填充材料形成一覆蓋構件13，包含舉例而言該導電材料16的氧化物或是氮化物，包覆此管狀構件12上表面的導電材料16。在此例示中，此覆蓋構件13包含氧化矽，而導電材料16是包含矽。替代地，此覆蓋構件13包含氮化矽，而導電材料16是包含矽。一可程式電阻記憶材料14被形 成與管狀構件12的環狀上表面連接。一頂電極構件18形成且與可程式電阻記憶材料14電性連接。
此管狀構件12包含側壁具有一與管狀構件軸向正交的厚度，具有一內表面12a及一外表面12b，其是類似圓柱狀的。因此，此內表面12a及外表面12b可以被理解為基本上是圓柱表面，通常被定義成表面蹤跡為一直線平行地移向一固定線且與一固定曲線相交，其中對一圓柱環繞位於管狀構件中心之一固定線，或是軸，且固定曲線是一中心於此固定線的圓形。此圓柱環繞的內表面12a及外表面12b可以被定義為各自的圓環具有一半徑差距為此管狀構件牆面的厚度，且因此定義出此管狀構件的內表面12a及外表面12b直徑。在管狀構件的實施例中，類似圓柱狀的形狀，具有一外緣是圓形、橢圓形、長方形或是某種程度的不規則形，依賴形成此管狀構件的製程技術而定。此處所描述的所謂”環狀”上表面，因此不必是圓形的，可以是自管狀構件剖面的任何形狀例如是長方形的，其是由一個稱為溝渠狀的結構所導致。此管狀構件12第一端的厚度T1可以與側壁的厚度T2不同。替代地，此管狀構件可以在第一端具有一開口。
第2圖為在第1圖中底電極11第二端所觀察的環狀表面19之上視圖。此底電極11包含一管狀構件12、填充有導電材料16以及氧化物覆蓋構件13。此環狀表面19區域是由管狀構件12側壁的厚度T2所決定，其由管狀構件12內外半徑(Ri和Ro)之差值所決定。因為管狀構件12外半徑(Ro)的執會隨著使用製程的變 異而在陣列中改變，此環狀表面19區域的差值僅會在內外半徑(Ri和Ro)之差值很小的情況下才會改變。
在此處所描述的實施例中，管狀構件包含一電極材料的薄膜於一介層孔的側邊或是柱狀物的側邊。因此，此管狀構件的側牆可以十分薄，舉例而言，小於30奈米以達到可程式電阻記憶裝置的可接受表現。此厚度係由順形沈積此薄膜於介層孔側邊或是柱狀物側邊上方的製程所決定。許多導體可以作為管狀構件12的電極材料，例如鋁或是鋁合金，TiN、TaN、TiAIN或TaAIN。在可程式電阻記憶材料14包含GST(會於以下描述)的實施例中，最好是使用氮化鈦或氮化鉭，因為其和GST之間具有良好的結合性，且其是半導體製程中經常使用的材料，並提供在或GST轉換的高溫下，通常是600-700℃範圍，一個良好的擴散阻障層。替代地，此電極材料也可以其他可由Ti、W、Mo、Al、Ta、Cu、Pt、Ir、La、Ni、N、O與Ru等元素族與合金中選擇搭配。
在一實施例中，此管狀構件材料的選擇最好是其不會像導電填充材料16在形成絕緣覆蓋構件13的製程例如是熱氧化中，會被氧化或是那麼快地氧化，其會於以下的製程段落中詳細描述。替代地，此管狀構件材料的選擇最好是其不會像導電填充材料16在形成絕緣覆蓋構件13的製程例如是曝露於氨水中，會被氮化或是那麼快地氮化。
此處所描述的實施例中記憶胞可以使用標準的微影及薄膜沈積技術來製造，不需要額外的次微影圖案化步驟，就可以達成在程式化時需要改變相態區域的 非常小尺寸。此可程式電阻記憶材料包含舉例而言相變化材料，例如Ge2Sb2Te5或是其他以下所描述的材料。此記憶胞10會發生相變化的主動區域是很小的；因此，相變化所需的重置電流大小也是很小的。
第3圖為第1圖的替代實施例，其中圖案化的可程式電阻記憶材料14是向底電極環狀表面的一側偏移，而減少了介於底電極11與記憶材料在主動區域的接觸面積。第3圖與第1圖中所示的結構相同，除了記憶材料偏移之外。在其他的替代實施例中，一填充材料可以形成於此結構之上，之後再形成溝渠於環狀電極的上表面之上。記憶材料然後沈積於此溝渠內以形成一記憶元件與此電極連接。
在操作上，電流會流經包含此存取裝置一終端15、管狀構件12側邊及環狀表面的一路徑，在環狀表面會與可程式電阻記憶材料14連接。此電流路徑更包含頂電極構件18，及任何電路與頂電極構件18耦接至其上方的存取結構例如是金屬線。此主動區域，通常是位於可程式電阻記憶材料靠近管狀構件的環狀表面處，在其中相變化會因電流通過導致的熱而發生，可以是非常小，也降低了所需的重置電流大小。更進一步，因為環狀表面的幾何形狀，在管狀構件直徑的變異以及，管狀構件的側壁厚度變化具有對記憶胞特性相對小的影響，允許此結構中相較於其他結構在一較大陣列間的記憶胞特性分布是較為均勻的。
如上述在可程式電阻記憶材料14的實施例中包含相變化材料，其包含硫屬化物(chalcogenide)或其他材料以作為記憶材料。硫屬化物包括下列四元素之 任一者：氧(O)、硫(S)、硒(Se)、以及碲(Te)，形成元素週期表上第VI族的部分。硫屬化物包括將一硫屬元素與一更為正電性之元素或自由基結合而得。硫屬化合物合金包括將硫屬化合物與其他物質如過渡金屬等結合。一硫屬化合物合金通常包括一個以上選自元素週期表第六欄的元素，例如鍺(Ge)以及錫(Sn)。通常，硫屬化合物合金包括下列元素中一個以上的複合物：銻(Sb)、鎵(Ga)、銦(In)、以及銀(Ag)。許多以相變化為基礎之記憶材料已經被描述於技術文件中，包括下列合金：鎵/銻、銦/銻、銦/硒、銻/碲、鍺/碲、鍺/銻/碲、銦/銻/碲、鎵/硒/碲、錫/銻/碲、銦/銻/鍺、銀/銦/銻/碲、鍺/錫/銻/碲、鍺/銻/硒/碲、以及碲/鍺/銻/硫。在鍺/銻/碲合金家族中，可以嘗試大範圍的合金成分。此成分可以下列特徵式表示：TeaGebSb100-(a+b)，其中a與b係代表在所有構成元素中之原子百分比。一位研究員描述了最有用的合金係為，在沈積材料中所包含之平均碲濃度係遠低於70%，典型地係低於60%，並在一般型態合金中的碲含量範圍從最低23%至最高58%，且最佳係介於48%至58%之碲含量。鍺的濃度係約高於5%，且其在材料中的平均範圍係從最低8%至最高30%，一般係低於50%。最佳地，鍺的濃度範圍係介於8%至40%。在此成分中所剩下的主要成分則為銻。上述百分比係為原子百分比，其為所有組成元素加總為100%。(Ovshinky‘112專利，欄10~11)由另一研究者所評估的特殊合金包括Ge2Sb2Te5、GeSb2Te4、以及GeSb4Te7。(Noboru Yamada，”Potential of Ge-Sb-Te Phase-change Optical Disks for High-Data-Rate Recording”,SPIE v.3109,pp.28-37(1997))更一般地，過渡金屬如鉻(Cr)、鐵(Fe)、鎳(Ni)、鈮(Nb)、鈀(Pd)、鉑(Pt)、以及上述之混合物或合金，可與鍺/銻/碲結合以形成一相變化合金其包括有可程式化的電阻性質。可使用的記憶材料的特殊範例，係如Ovshinsky‘112專利中欄11-13所述，其範例在此係列入參考。
在某些實施例中，可在硫屬化物及其他相變化材料中摻雜物質以改善使用摻雜硫屬化物作為記憶元件的導電性、轉換溫度、熔化溫度及其他等性質。代表性的摻雜物質為：氮、矽、氧、二氧化矽、氮化矽、銅、銀、金、鋁、氧化鋁、鉭、氧化鉭、氮化鉭、鈦、與氧化鈦。可參見美國專利第6,800,504號與美國專利申請US 2005/0029502號。
相變化合金可於一第一結構態與第二結構態之間切換，其中第一結構態係指此材料大體上為非晶固相，而第二結構態係指此材料大體上為結晶固相。這些合金係至少為雙穩定的(bistable)。此詞彙「非晶」係用以指稱一相對較無次序之結構，其較之一單晶更無次序性，而帶有可偵測之特徵如比結晶態更高之電阻值。此詞彙「結晶」係用以指稱一相對較有次序之結構，其較之非晶態更有次序，因此包括有可偵測的特徵例如比非晶態更低的電阻值。典型地，相變化材料可電切換至完全結晶態與完全非晶態之間所有可偵測的不同狀態。其他受到非晶態與結晶態之改變而影響之材料特性中包括，原子次序、自由電子密度、以及活化能。此材料可切換成為不同的固態、或可切換成為由兩種以上固態所形成之混合物，提供從非晶態 至結晶態之間的灰階部分。此材料中的電性質亦可能隨之改變。
相變化材料可利用電脈衝由一相態改變至另一相態。就過去之觀察，得知時間較短、振幅較大的脈衝，較傾向將相變化材料轉為通常之非晶態；而時間長、振幅較低之脈衝，則易將相變化材料轉為通常之結晶態。時間短且振幅高之脈衝，能量較高，足以破壞結晶態之鍵結，同時縮短時間可防止原子重新排列為結晶態。無須大量實驗，即可獲得適當之脈衝參數，以應用於特定之相變化材料與裝置結構。於此揭露者，相變化材料係指GST，但亦可採用其他種類的相變化材料。適用於PCRAM中的材料係為Ge2Sb2Te5。
其他可以使用於本發明其他實施例的可程式化電阻記憶材料包括利用不同晶體變化來決定電阻者，或是利用電脈衝來改變電阻狀態者。舉例來說，可使用電阻隨機存取記憶體(RRAM)之金屬氧化物材料，如鎢氧化物(WOx)、氧化鎳、五氧化二鈮、二氧化銅、五氧化二鉭、三氧化二鋁、氧化鈷、三氧化二鐵、二氧化鉿、二氧化鈦、鈦酸鍶、鋯酸鍶、鈦酸鍶鋇。其他實施例則可包括用於磁阻隨機存取記憶體(MRAM)之材料，而磁阻隨機存取記憶體可以是旋轉力矩轉移隨機存取記憶體(STT MRAM)。舉例來說，這些材料可以是以下群組至少一種：鈷鐵硼、鐵、鈷、鎳、釓、鏑、鈷鐵、鎳鐵、錳砷、錳鉍、錳銻、二氧化鉻、氧化錳三氧化二鐵、氧化鐵五氧化二鐵、氧化鎳三氧化二鐵、氧化鎂二鐵、氧化銪及鐵磁性氧化物釔鐵石榴石(Y3Fe5O12)。此可參考美國專利公開號第2007/0176251 號，其發明名稱為”Magnetic Memory Device and Method of Fabricating the Same”，其中之內容乃併入本文作為參考。其他的例子還包括用於可程式化金屬記憶胞(PMC)之固態電解質材料，或用於奈米離子記憶胞的材料，如銀摻雜之鍺硫化物解質或銅摻雜之鍺硫化物解質。此部分請參考N.E.Gilbert等人發表的文章”A macro model of programmable metallization cell devices”，Solid-State Electronics，49(2005)，1813-1819，且其內容乃併入本文作為參考。
用以形成硫屬化物材料的例示方法係利用PVD濺鍍或磁控濺鍍方式，其反應氣體為氬氣、氮氣及/或氦氣，壓力為1 mTorr至100 mTorr。此沈積步驟一般係於室溫下進行。一長寬比為1~5之準直器可用以改良其填充表現。為了改善其填充表現，亦可使用數十至數百伏特之直流偏壓。另一方面，亦可同時合併使用直流偏壓以及準直器。
一個使用化學氣相沈積來形成硫屬化物的例示方法揭露於美國專利公開號第2006/0172067號，其發明名稱為”Chemical Vapor Deposition of Chalcogenide Materials”，其中之內容乃併入本文作為參考。
有時需要在真空中或氮氣環境中進行一沈積後退火處理，以改良硫屬化物材料之結晶態。此退火處理的溫度典型地係介於100℃至400℃，而退火時間則少於30分鐘。
第4圖顯示一記憶陣列的示意圖，其可以利用此處所描述的方式來使用。如第4圖中所示，一共同源 極線28、一字元線23及另一字元線24是沿著Y方向大致平行地排列。位元線41和42是沿著X方向大致平行地排列。因此，一個Y解碼器及字元線驅動器的區塊45與字元線23和24耦接。一個X解碼器及一組感應放大器的區塊46與位元線41和42耦接。共同源極線28與存取電晶體50、51、52及53的源極終端耦接。存取電晶體50的閘極與字元線23耦接。存取電晶體51的閘極與字元線24耦接。存取電晶體52的閘極與字元線23耦接。存取電晶體53的閘極與字元線24耦接。存取電晶體50的汲極與管狀電極記憶胞35的底電極構件32耦接，記憶胞35具有一頂電極構件34。頂電極構件34與位元線41耦接。類似地，存取電晶體51的汲極與管狀電極記憶胞36的底電極構件33耦接，記憶胞36具有一頂電極構件37。頂電極構件37與位元線41耦接。存取電晶體52和53的汲極則是與對應的管狀電極記憶胞及位元線42耦接。如圖中所示，共同源極線28是由兩列記憶胞所分享，其中一列是沿著Y方向安排如圖所示。在其他的實施例中，存取電晶體可以由二極體或是其他可以控制電流通過陣列中所選取的裝置以讀取或寫入資料之結構所取代。當然，也可以使用其他型態的存取裝置或陣列結構。
第5圖係可應用本發明之積體電路之簡化方塊圖。積體電路75內之記憶體陣列60係使用於一基板上具有管狀電極之相變化記憶胞。一列解碼器61係耦接至複數條字元線62，其間並形成電性連接，且該列解碼器61係沿著記憶體陣列60之列方向排列。一行 解碼器63係耦接並電性連接至複數條沿著記憶體陣列60之行排列之複數條位元線64，以讀取或程式化陣列60內之相變化記憶胞的資料。位址係透過匯流排65提供至列解碼器61及行解碼器63。感應放大器/資料輸入結構66係透過資料匯流排67耦接至行解碼器63。資料係由積體電路75上的輸入/輸出埠或其他內部或外部之資料來源，透過資料輸入線71傳送至感應放大器/資料輸入結構66之資料輸入結構。在此例示實施例中，積體電路亦可包括其他電路74，如一般用途之處理器、特定用途的應用電路或是可提供此薄膜熔絲相變化記憶胞陣列所支持之系統單晶片功能之複數模組的組合。資料係由感應放大器/資料輸入結構66中的感應放大器，透過資料輸出線72，傳送至積體電路75上的輸入/輸出埠或其他積體電路75內或外之資料目的地。
於本實施例中，一控制器係利用偏壓調整狀態機構69控制偏壓調整供應電壓68，如讀取、程式化、抹除、抹除驗證及程式化驗證的電壓。此外，控制器亦可利用技術領域中已知的特殊目的邏輯電路來實作。於其他實施方式中，控制器可包括一般用途之處理器以執行電腦程式來控制元件的操作，而該處理器可以實作於相同的積體電路上。於另外的實施方式中，控制器可利用特殊目的邏輯電路與一般用途之處理器的組合來實作。
第6至12圖為根據本發明第1圖所示之管狀電極記憶胞以介層孔為基礎之一較佳實施例的製程步驟示意圖。第6圖顯示一具有上層的基板99，包含一層間 介電層118其具有藉由裸露栓塞120、121的上表面來形成接點122、123以連接底下的存取結構(未於圖中顯示)與記憶胞。此基板可以包含與多種不同的存取結構耦接，或是取代栓塞120、121，如包括圓柱場效電晶體或雙極電晶體或二極體，及平面場效電晶體、二極體或雙極接面電晶體等。
在代表性的實施例中，層間介電層118包含氧化矽、氮化矽或是摻雜氧化矽材料。栓塞120、121包含鎢栓塞。其他型態的導體也可以作為栓塞結構120、121，包含舉例而言鋁或是鋁合金，TiN、TaN、TiAIN或TaAIN。也可以使用其他導體如Ti、W、Mo、Al、Ta、Cu、Pt、Ir、La、Ni、Ru與O等元素族與合金中選擇搭配。
在第6圖所示的製程階段中，如氧化矽的一填充材料125形成於此基板99的表面之上。填充材料125的厚度係由最終的裝置尺寸所決定。對一具有最小特徵尺寸為50到100奈米範圍的製程，填充材料125的厚度可以為相同的50到100奈米範圍或更厚。此外，也可以使用與後續製程相容的其他填充材料。
第7圖顯示下一製程階段於圖案化及蝕刻介層孔126、127於接點122、123之上後的剖面圖。一微影製程，或是次微影製程可以用來定義介層孔126、127與其下的接點122、123對準。
第8圖顯示下一製程階段於使用順形製程沈積一電極材料128後的剖面圖，此電極材料128可以是如之前所解釋過的氮化鈦。介層孔126、127側壁之電極 材料128的厚度係由最終的裝置尺寸所決定。在一介層孔直徑為5到100奈米數量级的實施例中，介層孔126、127側壁之電極材料的厚度(對應第1圖中的厚度)T2可以是1到20奈米數量级。
第9圖顯示下一製程階段於沈積例如是多晶矽的一矽材料129填入介層孔126、127剩餘部份之後的剖面圖。在一代表性的實施例中，此矽材料129可以摻雜n型材料例如是磷以如以下所述增進其熱氧化的效率。當然，也可以使用其他型態的矽，舉例而言包含非晶矽。
第10圖顯示下一製程階段，於進行化學機械研磨或是其他平坦化製程後的剖面圖，自此結構的上表面移除了電極材料128和矽材料129，而保留電極材料128作為介層孔的襯墊而矽材料129填入具有襯墊的介層孔中。
第11圖顯示下一製程階段，此結構被曝露於氧化環境，其中矽材料129的氧化速率較電極材料128為快。其結果是，氧化覆蓋層130、131會形成於介層孔內的矽材料129之上。在使用矽材料129的實施例中，可以使用標準熱氧化製程。替代地氧化製程包括鋁作為導電填充材料而氧化鋁作為絕緣填充材料。此外，在其他的替代實施例中，可以使用氮化製程，例如將材料暴露於氨氣中。
之後，假如需要的話，此完成結構可以進行化學機械研磨或是其他平坦化製程，以自電極材料128的上表面132、133移除任何殘留的氧化物或氮化物。
如第12圖所示，此具有管狀接點表面電極的記憶胞製程步驟包含沈積例如是相變化材料的可程式電阻記憶材料135，及一頂電極材料136於此可程式電阻材料之上。任何所需之圖案化步驟係根據所使用之特定記憶胞結構的需求來進行。最後，進行後段製程以完成此積體電路，包括層間介電填充製程、金屬化製程、覆蓋製程等等。
第13至18圖為根據本發明第1圖所示之管狀電極記憶胞以柱狀物為基礎之一較佳實施例的製程步驟示意圖。第13圖顯示一完成前段製程的基板99，包含栓塞120、121形成於對應的介層孔內且延伸通過層間介電層118而至上表面。在此階段中，電極材料150形成於基板99之上，在接著來形成一層矽或是可以被氧化的導電材料151。
選擇性的，電極材料150可以進行化學機械研磨或是其他平坦化製程以提供一較為平坦的電極材料於積體電路的陣列區域中。完成後電極材料150的厚度舉例而言可以是在20到100奈米範圍之間。此第一電極材料150可以是Ti、Al、W、TiN、Cu或是其他與此製程相容的金屬，選取具有與栓塞上表面和第二電極良好附著力、與良好穩定性的材料。
之後，一導電矽材料151使用化學氣相沈積或是其他業界所熟知的製程形成。此導電矽材料151的厚度舉例而言可以是在50到200奈米範圍之間。
第14圖顯示下一製程階段，根據此例示製程，一光阻層被沈積及顯影以形成光阻幕罩，其具有多邊形 狀可為圓形、橢圓形或是正方形，且在微影製程的容許範圍內與栓塞120、121對準。此光阻幕罩被裁減以形成更小的幕罩。舉例而言，此光阻幕罩可以使用氧氣電漿蝕刻以形成次微影幕罩，其可以保留此幕罩的多邊形狀而具有更小的直徑。
此更小的幕罩被用來作為定義柱狀結構152、153的蝕刻幕罩，其包含各自的環狀構件，其中包含電極材料層150，及各自的柱狀矽構件，其中包含材料層151。在記憶胞的實施例中，柱狀結構152、153的直徑約介於20到50奈米範圍之間。此碟狀構件的電極材料層150於栓塞120、121之上，以建立與栓塞120、121良好的電性與物理連接。
第15圖顯示下一製程階段，於順形沈積一第二電極層154於此柱狀結構152、153及基板表面之上後的剖面圖。在例示的製程中，第二電極層154的材料是與第一電極層150相同。在其他的實施例中，第二電極層154的材料具有較第一電極層150為高的選擇性，且具有與可程式電阻材料良好的附著特性。舉例而言，第二電極材料可以是TaN、TiN、AlN，或是如銥或鋰的氧化物或其材料組合。第二電極層可以使用業界所熟知的技術沈積，例如是化學氣相沈積、濺鍍或是對此選取材料適用的其他順形沈積技術。
如第16圖所示，下一製程階段包含非均向性蝕刻第二電極層154以形成柱狀結構152、153的側壁結構，而自基板99表面移除電極材料。
之後，如第17圖所示，一填充層(於回蝕刻之後的剩餘部份標示為165)被沈積再利用化學機械研磨或其他製程回蝕刻，以形成一階級低於柱狀結構152、153之下且移除柱狀結構152、153上方的電極材料以建立此管狀構件的高度。於回蝕刻之後，此管狀構件的環狀上表面156、157被裸露於此完成結構的表面上。在一代表性的實施例中，此管狀電極構件的高度約介於80到150奈米範圍之間，例如是100奈米。此管狀電極構件的電極材料154側壁厚度約介於10到30奈米範圍之間，例如是20奈米。此碟狀構件的電極材料150之厚度，舉例而言則因此可以是管狀電極構件側壁厚度的至少兩倍以上。
第18圖顯示於沈積或是濺鍍一順形層158的GST或是其他可程式電阻材料於填充層165表面上後的結構示意圖。GST可以使用準直器在約250℃濺鍍而被沈積形成。替代地，GST可以使用金屬有機化學氣相沈積(MOCVD)製程被形成。在一代表性的實施例中，此順形層158包含一薄膜的厚度約介於30到100奈米範圍之間。接著，一層電極材料159其可以是與電極材料150相同，被沈積於順形層158之上，其厚度約介於30到100奈米範圍之間。
第19至21圖顯示利用凹陷蝕刻/填充技術來製作絕緣覆蓋構件13的製程步驟示意圖。此階段是開始於第10圖或第17圖的階段之後，當合適的時候會繼續使用第10圖的元件標號，如同之前所描述的，一化學機械研磨或是其他平坦化步驟，保留電極材料128墊在穿越填充材料125的介層孔內，而導電填充之矽材 料129則填充此具有襯墊的介層孔。因此，第19圖顯示於一凹陷蝕刻的結果，其選擇性地移除此導電填充材料，且留下一凹陷229。之後，如第20圖所示，一絕緣填充材料230被沈積於此結構之上，填入凹陷229內。最後，如第21圖所示，進行一化學機械研磨程序或是其他類似的平坦化程序，所以絕緣填充材料的上表面331被沖洗而具有由電極材料128形成的管狀或是溝渠狀構件的上表面332。此記憶裝置的結構可以如上所述地被完成。根據第19至21圖的製程，此絕緣填充材料係由製程相容的因素來選取，且不一定要是導電填充材料的氧化物或是氮化物。
在上述的實施例中，管狀構件具有側邊在此記憶胞的周邊是連續的。替代地，也可以形成方形的管狀構件，其可以被認定為是溝渠狀構件。此外，也可以使用讓管狀或是溝渠狀構件的側邊在此記憶胞的周邊是不連續的沈積技術，更進一步減少主動區域的體積。
雖然本發明係已參照實施例來加以描述，然本發明創作並未受限於其詳細描述內容。替換方式及修改樣式係已於先前描述中所建議，且其他替換方式及修改樣式將為熟習此項技藝之人士所思及。特別是，所有具有實質上相同於本發明之構件結合而達成與本發明實質上相同結果者，皆不脫離本發明之精神範疇。因此，所有此等替換方式及修改樣式係意欲落在本發明於隨附申請專利範圍及其均等物所界定的範疇之中。
10‧‧‧記憶胞
11‧‧‧底電極
12‧‧‧管狀構件
12a‧‧‧管狀構件內表面
12b‧‧‧管狀構件外表面
13‧‧‧絕緣覆蓋構件
14‧‧‧可程式電阻記憶材料
15‧‧‧終端
16‧‧‧導電材料
18‧‧‧頂電極構件
19‧‧‧環狀表面
23、24‧‧‧字元線
28‧‧‧共同源極線
32、33‧‧‧底電極構件
34、37‧‧‧頂電極構件
35、36‧‧‧管狀電極記憶胞
41、42‧‧‧位元線
45‧‧‧Y解碼器及字元線驅動器
46‧‧‧X解碼器及感應放大器
50、51、52、53‧‧‧存取電晶體
60‧‧‧記憶體陣列
61‧‧‧列解碼器
62‧‧‧字元線
63‧‧‧行解碼器
64‧‧‧位元線
65‧‧‧匯流排
66‧‧‧感應放大器/資料輸出結構
67‧‧‧資料匯流排
68‧‧‧偏壓調整供應電壓
69‧‧‧狀態機構
71‧‧‧資料輸入線
72‧‧‧資料輸出線
74‧‧‧其他電路
75‧‧‧積體電路
99‧‧‧基板
118‧‧‧層間介電層
120、121‧‧‧栓塞
122、123‧‧‧接點
125‧‧‧填充材料
126、127‧‧‧介層孔
128‧‧‧電極材料
129‧‧‧矽材料
130、131‧‧‧氧化覆蓋層
132、133‧‧‧電極材料的上表面
135‧‧‧可程式電阻記憶材料
136‧‧‧頂電極材料
150‧‧‧電極材料
151‧‧‧導電材料
152、153‧‧‧柱狀結構
154‧‧‧第二電極層
156、157‧‧‧管狀構件的環狀上表面
158‧‧‧順形層的GST
159‧‧‧電極材料
165‧‧‧填充層
229‧‧‧凹陷
230‧‧‧絕緣填充材料
331‧‧‧絕緣填充材料的上表面
332‧‧‧管狀構件的上表面
本發明係由申請專利範圍所界定。這些和其它目的，特徵，和實施例，會在下列實施方式的章節中搭配圖式被描述，其中：第1圖為根據本發明一實施例具有管狀電極與可程式電阻材料耦接之記憶胞的剖面示意圖。
第2圖為在第1圖中環狀上表面的電極之上視圖。
第3圖為根據本發明替代實施例具有管狀電極與一偏移的可程式電阻材料耦接之記憶胞的剖面示意圖。
第4圖顯示利用第1圖中所示的記憶元件之記憶陣列的示意圖。
第5圖係可應用本發明包含管狀電極相變化記憶體陣列及其他電路之積體電路的簡化方塊圖第6至12圖為根據本發明第一較佳實施例之管狀電極記憶胞以介層孔為基礎的製程步驟示意圖。
第13至18圖為根據本發明第二較佳實施例之管狀電極記憶胞以柱狀物為基礎的製程步驟示意圖。
第19至21圖顯示利用凹陷蝕刻/填充技術來製作第二絕緣填充材料層的製程步驟示意圖。
10‧‧‧記憶胞
11‧‧‧底電極
12‧‧‧管狀構件
12a‧‧‧管狀構件內表面
12b‧‧‧管狀構件外表面
13‧‧‧絕緣覆蓋構件
14‧‧‧可程式電阻記憶材料
15‧‧‧終端
16‧‧‧導電材料
18‧‧‧頂電極構件

Claims (16)

  1. 一種積體電路裝置，包括：一電極，具有一電極材料構成之管狀構件，該管狀構件具有一第一端、一第二端與一環狀表面於該第二端，其中該管狀構件具有一內表面及一外表面；一第一層的導電填充材料於該管狀構件的該內表面之內；一第二層的絕緣填充材料於該第一層導電填充材料之上且延伸至該管狀構件的該第二端；以及一可程式化電阻材料層與該管狀構件的該環狀表面連接，其中，該可程式化電阻材料層是向該環狀表面的一側偏移。
  2. 如申請專利範圍第1項所述之裝置，其中該絕緣填充材料之特性是該導電填充材料的一種氧化物或氮化物。
  3. 如申請專利範圍第2項所述之裝置，其中該導電填充材料是矽。
  4. 如申請專利範圍第2項所述之裝置，其中該導電填充材料是N型矽。
  5. 如申請專利範圍第1項所述之裝置，其中該管狀構件在該內表面與外表面之間的厚度係小於30奈米。
  6. 如申請專利範圍第1項所述之裝置，更包含一碟狀構件的電極材料鄰近該管狀構件的該第一端。
  7. 如申請專利範圍第1項所述之裝置，更包含：一第二電極與該可程式化電阻材料層連接。
  8. 如申請專利範圍第7項所述之裝置，其中該可程式化電阻材料包含一相變化材料。
  9. 一種製造一積體電路裝置中的一電極之方法，包括：形成一電極包含一管狀構件，該管狀構件具有一第一端、一第二端與一環狀表面於該第二端，其中該管狀構件具有一內表面及一外表面；形成一第一層的導電填充材料於該管狀構件的該內表面之內；形成一第二層的絕緣填充材料於該管狀構件的該內表面內的該第一層導電填充材料之上且延伸至該管狀構件的該第二端；以及形成一可程式化電阻材料層與該管狀構件的該環狀表面連接，其中，該可程式化電阻材料層是向該環狀表面的一側偏移。
  10. 如申請專利範圍第9項所述之方法，其中形成該第二層的絕緣填充材料包括將該導電填充材料進行氧化或氮化之一。
  11. 如申請專利範圍第9項所述之方法，其中該導電填充材料具有較該管狀構件的該環狀表面為高的氧化或氮化速率。
  12. 如申請專利範圍第9項所述之方法，其中該導電填充材料包含矽，而該形成該第二層包括將該矽進行氧化或氮化之一。
  13. 如申請專利範圍第9項所述之方法，其中該管狀構件在該內表面與外表面之間的厚度係小於30奈米。
  14. 如申請專利範圍第9項所述之方法，更包含：形成一第二電極與該可程式化電阻材料層連接。
  15. 如申請專利範圍第14項所述之方法，其中該可程式化電阻材料包含一相變化材料。
  16. 如申請專利範圍第9項所述之方法，其中：該形成一第一層的導電填充材料之步驟包含形成一結構具有該第一層的導電填充材料之一頂表面與該管狀構件之一頂表面齊平，且蝕刻該導電填充材料以在該管狀構件內形成一凹陷；以及該形成一第二層的絕緣填充材料之步驟包含將該絕緣填充材料填入該凹陷中且平坦化該結構以裸露該環狀表面。
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