JP6563689B2 - 絶縁ゲート型スイッチング素子の製造方法 - Google Patents

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Description

本明細書が開示する技術は、絶縁ゲート型スイッチング素子の製造方法に関する。
トレンチ内に配置されているゲート電極を有する絶縁ゲート型スイッチング素子（例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＭＯＳＦＥＴ（Metal Oxide Silicon Field Effect Transistor）等）が知られている。この種の絶縁ゲート型スイッチング素子の製造方法として、半導体基板中にｎ型またはｐ型の拡散層を形成し、次に形成された拡散層を貫通するようにトレンチを形成し、その後に、トレンチ内にゲート絶縁膜とゲート電極を形成する技術が存在する。しかしながら、この製造方法では、ゲート絶縁膜を形成する工程において、拡散層中の不純物がゲート絶縁膜に吸収されたり、ゲート絶縁膜から拡散層に不純物が排出されたりする。このため、トレンチ近傍（すなわち、ゲート絶縁膜近傍）の半導体層中で拡散層の不純物濃度が安定せず、絶縁ゲート型スイッチング素子の特性が安定しないという問題がある。これに対し、トレンチを先に形成し、次にトレンチ内にゲート絶縁膜とゲート電極を形成し、その後にトレンチの周囲の半導体層に不純物を注入して拡散層を形成する製造方法も知られている。この製造方法において、ゲート電極を形成する工程では、トレンチ内と半導体基板の表面に電極層（例えば、ポリシリコン）を堆積させ、その後に半導体基板の表面上の電極層を除去して、トレンチ内に電極層（すなわち、ゲート電極）を残存させる。半導体基板の表面上の電極層を除去するために、トレンチ内の電極層（ゲート電極）が余分にエッチングされる。したがって、エッチング後に、ゲート電極の上端は半導体基板の表面よりも下側に位置するようになり、ゲート電極の上部に凹部が形成される。例えば、図８に示すように、トレンチ４０内のゲート電極４４の上部に凹部７０が形成される。このようにゲート電極の上部に凹部が存在していると、その後の不純物注入工程でトレンチ近傍の半導体層に局所的に深く不純物が注入される。なお、図８は、半導体基板に斜めに不純物を注入する工程を例示しているが、半導体基板に対して垂直に不純物を注入する工程でも、凹部が存在しているとトレンチ近傍の半導体層に局所的に深く不純物が注入される。このようにトレンチ近傍の半導体層に局所的に深く不純物が注入されると、トレンチ近傍の半導体層中で不純物濃度が安定せず、絶縁ゲート型スイッチング素子の特性が安定しないという問題がある。このように、上述した何れの製造方法でも、トレンチ近傍の半導体層の不純物濃度を正確に制御することが困難であり、絶縁ゲート型スイッチング素子の特性が安定しないという問題がある。
特許文献１に、上述した問題を解決する絶縁ゲート型スイッチング素子の製造方法が開示されている。この製造方法では、以下のようにして、ゲート電極が形成されるとともに、ゲート電極の周辺に不純物が注入される。まず、半導体基板の表面にトレンチを形成する。次に、トレンチの内面を覆うゲート絶縁膜を形成する。次に、トレンチ内と半導体基板の表面上に電極層を堆積させる。このとき、トレンチの上部の電極層の表面に窪みが形成される。次に、電極層の表面を研磨して、半導体基板の表面上の電極層を薄くする。研磨によって、窪みが消滅し、電極層の表面が平坦化される。次に、トレンチ内の電極層から半導体基板に跨る範囲に、不純物を注入する。ここでは、平坦化した表面側から不純物を注入する。電極層の表面に窪みが存在しないので、トレンチ内の電極層と半導体基板とに均一な深さで不純物を注入することができる。次に、エッチングによって、半導体基板の表面上（すなわち、トレンチの外部）の電極層を除去する。トレンチ内に残存する電極層が、ゲート電極となる。次に、熱処理によって、半導体基板に注入された不純物を活性化させる。これによって、トレンチの周囲に拡散層が形成される。不純物注入工程においてトレンチ内の電極層と半導体基板とに均一な深さで不純物が注入されているので、トレンチ近傍における拡散層の不純物濃度のばらつきを抑制することができる。次に、トレンチ内のゲート電極の表層部を酸化させて、キャップ絶縁膜を形成する。キャップ絶縁膜は、その後の製造工程でゲート電極の組成物が外部に拡散することを防止するために形成される。キャップ絶縁膜によって、ゲート電極の特性が変化することが防止される。その後、その他の必要な電極、絶縁層、拡散層等を形成することで、絶縁ゲート型スイッチング素子が製造される。以上に説明したように、特許文献１の製造方法によれば、ゲート電極とその近傍の半導体層に、均一な深さで不純物を注入することができる。このため、トレンチ近傍の半導体層の不純物濃度を正確に制御することが可能であり、絶縁ゲート型スイッチング素子の特性のばらつきを抑制することができる。
国際公開第ＷＯ／２０１３／１２１５１９号明細書
特許文献１の技術では、半導体基板に不純物を注入して拡散層を形成した後に、トレンチ内のゲート電極の表層部を酸化させてキャップ絶縁膜を形成する。電極層の表層部を酸化させる際には、半導体基板を熱処理する。すなわち、拡散層を形成した後に半導体基板を熱処理する。このため、拡散層中の不純物が、キャップ絶縁膜を形成するための熱処理の間に半導体基板中で拡散する。その結果、キャップ絶縁膜を形成するための熱処理によって拡散層が拡大する。したがって、この製造方法では、半導体基板中に小さい拡散層を形成することが困難であり、絶縁ゲート型スイッチング素子の小型化が困難であった。このため、本明細書では、トレンチ近傍の半導体層の不純物濃度を正確に制御することが可能であるとともに、絶縁ゲート型スイッチング素子の小型化が可能な製造方法を提供する。
本明細書が開示する絶縁ゲート型スイッチング素子の製造方法は、トレンチ形成工程、ゲート絶縁膜形成工程、電極層堆積工程、研磨工程、キャップ絶縁膜形成工程、不純物注入工程を有する。前記トレンチ形成工程では、半導体基板の表面にトレンチを形成する。前記ゲート絶縁膜形成工程では、前記トレンチ内に、ゲート絶縁膜を形成する。電極層堆積工程では、前記ゲート絶縁膜の形成後に、前記トレンチ内と前記表面上に半導体によって構成されている電極層を堆積させる。前記研磨工程では、前記電極層を研磨することによって、前記表面上の前記電極層を除去してその下地層を露出させる。前記キャップ絶縁膜形成工程では、前記下地層を露出させた後に、前記半導体基板を熱処理することによって前記トレンチ内の前記電極層の表層部にキャップ絶縁膜を形成する。前記不純物注入工程では、前記キャップ絶縁膜の形成後に、前記表面側から、前記トレンチ内の前記電極層から前記半導体基板に跨る範囲に不純物を注入する。
なお、電極層堆積工程（すなわち、半導体基板の表面上に電極層を堆積させる工程）では、半導体基板の表面上に直接電極層を堆積させてもよいし、半導体基板の表面上に別の層（例えば、絶縁層等）が形成されており、その別の層上に電極層を堆積させてもよい。また、上記の下地層は、電極層の下に形成されている層を意味する。下地層は、電極層に直接接触している層であってもよいし、電極層に直接接触している層のさらに下の層であってもよい。また、下地層は、半導体基板そのものであってもよい。
この製造方法では、電極層堆積工程でトレンチ内と半導体基板の表面上に電極層を堆積させた後に、研磨工程で電極層を研磨する。研磨工程では、半導体基板の表面上の電極層を除去してその下地層を露出させる。このため、研磨工程後に、トレンチ内に残存する電極層の表面と下地層の表面とが平坦な平面を構成するようになる。トレンチ内に残存する電極層が、ゲート電極である。次に、半導体基板を熱処理することで、トレンチ内の電極層の表層部（すなわち、露出している表面）を酸化させる。これによって、キャップ絶縁膜が形成される。キャップ絶縁膜形成前の電極層の表面と下地層の表面とが平坦な平面を構成しているので、キャップ絶縁膜の表面と下地層の表面も平坦な平面を構成する。次に、不純物注入工程で、半導体基板の表面側（すなわち、研磨された表面側）から、電極層と半導体基板に不純物を注入する。キャップ絶縁膜の表面と下地層の表面が平坦な平面を構成しているので、電極層と半導体基板に均一な深さで不純物を注入することができる。すなわち、トレンチ近傍で局所的に不純物注入深さが深くなることを防止することができる。したがって、このように不純物を注入することで、トレンチ近傍の半導体層における不純物濃度を正確に制御することができる。この製造方法によれば、絶縁ゲート型スイッチング素子の特性のばらつきを抑制することができる。また、キャップ絶縁膜を形成した後に不純物が注入されるので、不純物注入工程で注入された不純物は、キャップ絶縁膜を形成するための熱処理の影響によって拡散することがない。これによって、不純物注入工程で注入された不純物が必要以上に拡散することを抑制することができる。したがって、この方法によれば、絶縁ゲート型スイッチング素子の小型化を実現することができる。
ＩＧＢＴ１０の縦断面図（図２のＩ−Ｉ線における縦断面図）。 半導体基板１２の表面１２ａの平面図。 絶縁膜４２を形成する工程の説明図。 電極層５２を形成する工程の説明図。 研磨工程の説明図。 キャップ絶縁膜４６を形成する工程の説明図。 実施形態のイオン注入工程の説明図。 比較例のイオン注入工程の説明図。 マスク層５０を示す平面図。 層間絶縁膜４７を形成する工程の説明図。 変形例の研磨工程の説明図。 変形例のキャップ絶縁膜４６を形成する工程の説明図。 変形例のＩＧＢＴの図２に対応する平面図。 図１３のＡ−Ａ線における縦断面図。 図１３のＢ−Ｂ線における縦断面図。
図１に示す実施形態に係るＩＧＢＴ１０は、単結晶シリコンによって構成されている半導体基板１２と、半導体基板１２の表面１２ａに形成されたエミッタ電極６０と、半導体基板１２の裏面１２ｂに形成されたコレクタ電極６２を有している。
半導体基板１２の表面１２ａには、複数のトレンチ４０が形成されている。図２に示すように、半導体基板１２の表面１２ａを平面視すると、各トレンチ４０が互いに平行に伸びている。図１に示すように、各トレンチ４０の内面は、ゲート絶縁膜４２ａに覆われている。各トレンチ４０の内部には、ゲート電極４４が形成されている。ゲート電極４４は、電気抵抗が比較的低く調整されたｐ型のポリシリコンによって構成されている。ゲート電極４４は、ゲート絶縁膜４２ａによって半導体基板１２から絶縁されている。ゲート電極４４の表面は、キャップ絶縁膜４６に覆われている。キャップ絶縁膜４６上には、層間絶縁膜４７が形成されている。ゲート電極４４は、キャップ絶縁膜４６及び層間絶縁膜４７によってエミッタ電極６０から絶縁されている。ゲート電極４４は、図示しない位置で外部に接続可能とされている。
半導体基板１２の内部には、エミッタ領域２０、ボディコンタクト領域２２、ボディ領域２４、ドリフト領域２８、バッファ領域３０、及び、コレクタ領域３２が形成されている。
エミッタ領域２０は、ｎ型領域であり、半導体基板１２の表面１２ａに現れている。エミッタ領域２０は、ゲート絶縁膜４２ａに接している。図２に示すように、エミッタ領域２０は、トレンチ４０（すなわち、ゲート絶縁膜４２ａ）に接する位置に複数個形成されている。各エミッタ領域２０は、エミッタ電極６０にオーミック接触している。
ボディコンタクト領域２２は、ｐ型不純物濃度が高いｐ型領域である。ボディコンタクト領域２２は、ゲート絶縁膜４２ａから離れた位置に形成されている。ボディコンタクト領域２２は、半導体基板１２の表面１２ａに現れている。ボディコンタクト領域２２は、エミッタ電極６０にオーミック接触している。
ボディ領域２４は、ボディコンタクト領域２２よりもｐ型不純物濃度が低いｐ型領域である。ボディ領域２４は、エミッタ領域２０とボディコンタクト領域２２の下側（裏面１２ｂ側）に形成されている。ボディ領域２４は、エミッタ領域２０の下側において、ゲート絶縁膜４２ａと接している。また、図２に示すように、ボディ領域２４は、２つのエミッタ領域２０の間で、半導体基板１２の表面１２ａに現れている。ボディ領域２４は、エミッタ電極６０に接している。
ドリフト領域２８は、エミッタ領域２０よりも低濃度のｎ型不純物を含有するｎ型領域である。ドリフト領域２８は、ボディ領域２４の下側に形成されている。ドリフト領域２８は、ボディ領域２４によってエミッタ領域２０から分離されている。ドリフト領域２８は、ボディ領域２４の下側において、ゲート絶縁膜４２ａと接している。
バッファ領域３０は、ドリフト領域２８よりも高い濃度のｎ型不純物を含有するｎ型領域である。バッファ領域３０は、ドリフト領域２８の下側に形成されている。
コレクタ領域３２は、高濃度のｐ型不純物を含有するｐ型領域である。コレクタ領域３２は、バッファ領域３０の下側に形成されている。コレクタ領域３２は、半導体基板１２の裏面１２ｂに現れている。コレクタ領域３２は、コレクタ電極６２にオーミック接触している。コレクタ領域３２は、ドリフト領域２８とバッファ領域３０によって、ボディ領域２４から分離されている。
ＩＧＢＴ１０の動作時には、エミッタ電極６０とコレクタ電極６２の間にコレクタ電極６２がプラスとなる電圧が印加される。さらに、ゲート電極４４にゲート閾値以上の電圧を印加すると、ＩＧＢＴ１０がオンする。すなわち、ゲート電極４４にゲート閾値以上の電圧を印加すると、ゲート絶縁膜４２ａ近傍のボディ領域２４にチャネルが形成される。すると、電子が、エミッタ領域２０からチャネル、ドリフト領域２８及びバッファ領域３０を通ってコレクタ領域３２へ流れる。同時に、ホールが、コレクタ領域３２からバッファ領域３０、ドリフト領域２８及びボディ領域２４を通ってボディコンタクト領域２２に流れる。このため、ＩＧＢＴ１０に電流が流れる。
上記の通り、トレンチ４０近傍（すなわち、ゲート絶縁膜４２ａ近傍）のボディ領域２４は、ＩＧＢＴ１０がオンするときにチャネルが形成される領域である。このため、トレンチ４０近傍のボディ領域２４のｐ型不純物濃度が高いと、チャネルが形成され難くなり、ゲート閾値が高くなる。すなわち、トレンチ４０近傍のボディ領域２４のｐ型不純物濃度によって、ゲート閾値が変化する。また、トレンチ４０近傍のボディ領域２４のｐ型不純物濃度が高いと、電子がチャネルを通るときの抵抗（以下、チャネル抵抗という）が大きくなる。すなわち、トレンチ４０近傍のボディ領域２４のｐ型不純物濃度によって、チャネル抵抗が変化する。このため、ＩＧＢＴ１０の製造時にトレンチ４０近傍のボディ領域２４のｐ型不純物濃度を正確に制御しないと、量産されるＩＧＢＴ１０の間でゲート閾値とオン電圧にばらつきが生じる。また、ＩＧＢＴ１０の製造時にエミッタ領域２０及びボディ領域２４の深さ方向のサイズを正確に制御しないと、チャネルの長さにばらつきが生じて、量産されるＩＧＢＴ１０の間でゲート閾値とオン電圧にばらつきが生じる。本実施形態のＩＧＢＴ１０の製造方法は、トレンチ４０近傍のボディ領域２４及びエミッタ領域２０の不純物濃度のばらつき及び不純物注入深さのばらつきを抑制することで、ＩＧＢＴ１０の特性のばらつきを抑制する。以下、詳細に説明する。
ＩＧＢＴ１０は、ドリフト領域２８と略同じｎ型不純物濃度を有するｎ型の半導体基板（加工前の半導体基板１２）から製造される。最初に、半導体基板１２を選択的にエッチングして、トレンチ４０を形成する。次に、図３に示すように、半導体基板１２を酸化させることによって、絶縁膜４２を形成する。絶縁膜４２は、トレンチ４０の内面と半導体基板１２の表面１２ａに形成される。トレンチ４０の内面に形成された絶縁膜４２は、ゲート絶縁膜４２ａである。また、以下では、半導体基板１２の表面１２ａ上に形成された絶縁膜４２を、表面絶縁膜４２ｂと呼ぶ。次に、ＰＶＤ法やＣＶＤ法等によって、図４に示すように、半導体基板１２の表面１２ａ上とトレンチ４０の内面に、ｐ型のポリシリコンからなる電極層５２を堆積させる。トレンチ４０内には、電極層５２が隙間なく堆積する。また、トレンチ４０の形状の影響によって、トレンチ４０の上部の電極層５２の表面に、凹部５４が形成される。
次に、ＣＭＰ（Chemical Mechanical Polishing）によって、電極層５２の表面を研磨する。ここでは、図５に示すように、電極層５２の下部の表面絶縁膜４２ｂが露出するまで、電極層５２を研磨する。すなわち、表面１２ａ上の電極層５２を研磨により除去する。トレンチ４０内には、電極層５２を残存させる。トレンチ４０内に残存する電極層５２が、ゲート電極４４である。このように、表面１２ａ上の電極層５２を除去すると、ゲート電極４４の表面４４ａと表面絶縁膜４２ｂの表面４２ｃによって平坦な平面が形成される。言い換えると、ゲート電極４４の表面４４ａと表面絶縁膜４２ｂの表面４２ｃが同一平面上に配置された状態となる。ゲート電極４４の表面４４ａから表面絶縁膜４２ｂの表面４２ｃにかけて、段差や凹凸は存在しない。
次に、半導体基板１２を酸化雰囲気下で熱処理することによって、ゲート電極４４の表面４４ａを酸化させる。これによって、図６に示すように、ゲート電極４４の表層部に、キャップ絶縁膜４６を形成する。キャップ絶縁膜４６によって、ゲート電極４４中に含まれているｐ型不純物がこの後の工程で半導体基板１２から外部に拡散することが防止される。これによって、ゲート電極４４の導電率が低下することが防止される。ゲート電極４４（すなわち、ポリシリコン）は酸化時に体積膨張するが、その膨張量は微量である。したがって、キャップ絶縁膜４６の表面４６ａの位置は、酸化前のゲート電極４４の表面４４ａの位置からほとんど変化しない。このため、キャップ絶縁膜４６の表面４６ａと表面絶縁膜４２ｂの表面４２ｃによって平坦な平面が形成される。以下では、キャップ絶縁膜４６の表面４６ａと表面絶縁膜４２ｂの表面４２ｃによって構成される平坦な表面を、表面４５と呼ぶ。
次に、ボディ領域２４に対するイオン注入を行う。ここでは、最初に、半導体基板１２の図示しない外周部の表面にマスクを形成する。ボディ領域２４を形成すべき範囲には、マスクは形成されない。すなわち、ボディ領域２４を形成すべき範囲内では、キャップ絶縁膜４６と表面絶縁膜４２ｂが露出している。次に、図７に示すように、半導体基板１２をその中心軸Ｃ１周りに回転させながら、半導体基板１２に対して表面１２ａ側（すなわち、表面４５側）からｐ型不純物を注入する。中心軸Ｃ１は、半導体基板１２の厚み方向に垂直であり、半導体基板１２を平面視したときに半導体基板１２の中心に位置する。ここでは、中心軸Ｃ１（すなわち、半導体基板１２の厚み方向）と不純物注入方向との間に一定の角度θ１を設けて、ｐ型不純物を注入する。ここでは、半導体基板１２だけでなく、ゲート電極４４にもｐ型不純物が注入される。ｐ型不純物は、表面４５から一定距離の位置（深さ）に注入される。表面４５が平坦であるので、半導体基板１２とゲート電極４４に、略同じ深さでｐ型不純物が注入される。すなわち、半導体基板１２からゲート電極４４に跨る範囲に、略一定の深さでｐ型不純物が注入される。
図８は、比較例のイオン注入工程を示している。図８では、キャップ絶縁膜４６の表面４６ａが半導体基板１２の表面１２ａよりも下側に位置している。すなわち、トレンチ４０の上部に凹部７０が形成されている。このような構造は、図４のように形成されている表面１２ａ上の電極層５２を、エッチングによって除去した場合に得られる。凹部７０が形成されている点を除けば、図８のイオン注入工程は、図７のイオン注入工程と等しい。図８のイオン注入工程では、凹部７０内のキャップ絶縁膜４６を通って半導体基板１２に入射したｐ型不純物の注入深さＤ２が、表面絶縁膜４２ｂを通って半導体基板１２に入射したｐ型不純物の注入深さＤ１よりも深くなる。半導体基板１２が回転しているので、トレンチ４０の両側の半導体層で注入深さが深くなる。このように、図８のイオン注入工程では、図７のイオン注入工程とは異なり、不純物の注入深さが均一にならない。図８のイオン注入工程では、不純物の注入深さがトレンチ４０近傍で局所的に深くなる。トレンチ４０近傍で不純物の注入深さが局所的に深くなっていると、その注入深さに応じてｐ型不純物濃度分布が変化する。さらに、トレンチ４０近傍における不純物の注入深さは、凹部７０の深さによって変化する。凹部７０の深さを正確に制御することは困難であるので、トレンチ４０近傍での不純物注入深さのばらつきが大きくなる。したがって、トレンチ４０近傍での注入深さのばらつきによって、トレンチ４０近傍でのｐ型不純物濃度のばらつきが大きくなる。このように、図８のイオン注入工程では、トレンチ４０近傍におけるｐ型不純物の注入深さのばらつきとｐ型不純物濃度のばらつきが大きくなる。このため、製造されるＩＧＢＴのゲート閾値とオン電圧のばらつきが大きくなる。
これに対し、図７に示す本実施形態のイオン注入工程では、キャップ絶縁膜４６の表面４６ａと表面絶縁膜４２ｂの表面４２ｃが略同一平面上に存在しているので、トレンチ４０近傍で不純物の注入深さが局所的に深くなることがない。このため、トレンチ４０近傍の半導体基板１２でｐ型不純物の注入深さとｐ型不純物濃度にばらつきが生じ難い。この方法によれば、製造されるＩＧＢＴ１０のゲート閾値とオン電圧のばらつきを抑制することができる。
ボディ領域２４に対するイオン注入を実施したら、次に、エミッタ領域２０に対するイオン注入を実施する。ここでは、図９に示すように表面４５上にマスク層５０を形成する。図９では、斜線部分がマスク層５０で覆われている領域を表している。マスク層５０は、開口部５１を有している。開口部５１は、エミッタ領域２０を形成すべき範囲２１と、２つの範囲２１に挟まれたキャップ絶縁膜４６上に配置される。すなわち、開口部５１の輪郭（すなわち、マスク層５０のエッジ）が、キャップ絶縁膜４６の表面４６ａから表面絶縁膜４２ｂの表面４２ｃに跨るように伸びている。言い換えると、開口部５１の輪郭が、トレンチ４０を横切るように配置されている。開口部５１内では、キャップ絶縁膜４６と表面絶縁膜４２ｂが露出している。このようなマスク層５０（すなわち、開口部５１の輪郭がトレンチ４０を横切るマスク層５０）は、凹凸（例えば、図８の凹部７０等）を有する表面には高精度に形成することができない。これに対し、本実施形態の方法では、表面４５に凹凸が形成されていないので、マスク層５０を高精度で形成することができる。マスク層５０を形成したら、半導体基板１２の表面１２ａ側（すなわち、表面４５側）からマスク層５０を通して半導体基板１２にｎ型不純物を注入する。ここでは、ボディ領域２４に対するイオン注入と同様に、半導体基板１２を回転させながら、回転軸に対して注入方向を傾斜させてｎ型不純物を注入する。マスク層５０がｎ型不純物を停止させるので、マスク層５０によって覆われている範囲では半導体基板１２にｎ型不純物が注入されない。ｎ型不純物は、開口部５１内の半導体基板１２に注入される。マスク層５０が高精度で形成されているので、高精度にｎ型不純物の注入範囲が制御される。また、エミッタ領域２０に対する注入でも、ボディ領域２４に対する注入と同様にして、トレンチ４０近傍における注入深さのばらつきと不純物濃度のばらつきが抑制される。これによっても、ＩＧＢＴ１０のゲート閾値とオン電圧のばらつきを抑制することができる。
エミッタ領域２０に対するイオン注入を実施したら、次に、ボディコンタクト領域２２に対するイオン注入を実施する。すなわち、表面４５上にボディコンタクト領域２２に対応するマスク層を形成し、マスク層を通して半導体基板１２にｐ型不純物を注入する。
ボディコンタクト領域２２に対するイオン注入を実施したら、半導体基板１２を熱処理することによって、半導体基板内に注入された不純物を、拡散及び活性化させる。これによって、半導体基板１２内に、エミッタ領域２０、ボディコンタクト領域２２及びボディ領域２４が形成される。この熱処理は、不純物が効率的に活性化するとともに所望の範囲まで拡散するように、温度及び時間を制御して実施される。したがって、不純物が必要以上に拡散することを防止することができる。
次に、図１０に示すように、表面４５上に、層間絶縁膜４７を形成する。層間絶縁膜４７は、ＮＳＧ（Non doped Silicon Glass）膜である。層間絶縁膜４７は、表面４５の全域に形成される。すなわち、層間絶縁膜４７は、キャップ絶縁膜４６の表面４６ａから表面絶縁膜４２ｂの表面４２ｃに跨って伸びるように形成される。一般にＮＳＧ膜は、凹凸を有する表面には均一に形成することができない。凹凸を有する表面にＮＳＧ膜を形成しようとすると、ＮＳＧ膜中にボイド等が発生し易い。したがって、凹凸を有する表面に絶縁膜を形成する場合には、多くの場合、最初にＢＰＳＧ（Boron Phospho Silicate Glass）膜を形成し、そのＢＰＳＧ膜上にＮＳＧ膜が形成される。これに対し、本実施形態では、表面４５が平坦であるので、表面４５上に直接ＮＳＧ膜（すなわち、層間絶縁膜４７）を形成することができる。ＢＰＳＧ膜を形成する必要が無いので、効率よく層間絶縁膜４７を形成することができる。
次に、トレンチ４０上に層間絶縁膜４７を残し、それ以外の層間絶縁膜４７と表面絶縁膜４２ｂをエッチングにより除去する。これによって、半導体基板１２の表面１２ａ（すなわち、エミッタ領域２０、ボディコンタクト領域２２及びボディ領域２４）を露出させる。次に、図１に示すように、半導体基板１２の表面１２ａに、エミッタ電極６０を形成する。次に、半導体基板１２の裏面１２ｂに不純物を注入し、その後に半導体基板１２の裏面１２ｂ側の領域をレーザアニールによって局所的に熱処理することによって、バッファ領域３０とコレクタ領域３２を形成する。次に、半導体基板１２の裏面１２ｂにコレクタ電極６２を形成する。以上の工程によって、ＩＧＢＴ１０が完成する。
以上に説明したように、この製造方法では、トレンチ４０内と半導体基板１２の表面１２ａ上に電極層５２を堆積させた後に、表面１２ａ上の電極層５２を研磨によって除去する。したがって、研磨後に、トレンチ４０内のゲート電極４４の表面４４ａと表面絶縁膜４２ｂの表面４２ｃとによって構成される表面が極めて平坦となる。このため、キャップ絶縁膜４６の形成後でも、表面４５が平坦である。ボディ領域２４及びエミッタ領域２０に対する不純物注入では、平坦な表面４５側からゲート電極４４と半導体基板１２に不純物を注入するので、ゲート電極４４と半導体基板１２に対する不純物の注入深さが略同一となる。このため、トレンチ４０近傍で局所的に注入深さが深くなることを防止することができる。したがって、トレンチ４０近傍の注入深さと不純物濃度を安定させることができる。すなわち、トレンチ４０近傍のボディ領域２４のｐ型不純濃度、トレンチ４０近傍のボディ領域２４の深さ方向における位置、トレンチ４０近傍のエミッタ領域２０のｎ型不純濃度、及び、トレンチ４０近傍のエミッタ領域２０の深さ方向における位置のばらつきを抑制することができる。したがって、この製造方法によれば、製造されるＩＧＢＴ１０の間におけるゲート閾値及びオン電圧のばらつきを抑制することができる。
また、この方法では、キャップ絶縁膜４６を形成した後に半導体基板１２に不純物を注入する。半導体基板１２に注入された不純物が、キャップ絶縁膜４６を形成するための熱処理に曝されない。このため、キャップ絶縁膜４６を形成するための熱処理によって不純物が半導体基板１２中で拡散することを防止することができる。すなわち、この方法では、不純物の注入後に半導体基板１２が熱に曝される工程の数を減らすことができる。このため、エミッタ領域２０、ボディコンタクト領域２２及びボディ領域２４を小型に形成することができる。なお、不純物注入後に不純物を活性化させるための熱処理は、不純物が効率的に活性化するとともに所望の範囲まで拡散するように、温度及び時間を制御して実施される。したがって、この熱処理でも、不純物が必要以上に拡散することを防止することができる。
上述した実施形態の構成要素と、請求項の構成要素との関係について説明する。実施形態のゲート電極４４は、請求項のトレンチ内の電極層の一例である。実施形態の表面絶縁膜４２ｂは、請求項の下地層の一例である。実施形態のボディ領域２４に対するｐ型不純物の注入工程は、請求項の不純物を注入する工程の一例である。また、実施形態のエミッタ領域２０に対するｎ型不純物の注入工程も、請求項の不純物を注入する工程の一例である。本実施形態のマスク層５０は、請求項のマスク層の一例である。本実施形態の層間絶縁膜４７は、請求項のＮＳＧ膜の一例である。
なお、上述した実施形態では、研磨工程において、表面絶縁膜４２ｂを露出させた。しかしながら、図１１に示すように、研磨工程において、表面絶縁膜４２ｂも除去し、半導体基板１２を露出させてもよい。この場合、その後にキャップ絶縁膜４６を形成するときに、図１２に示すように、半導体基板１２の表層部にも絶縁膜７２が形成される。図１２に示す構造は、図６に示す構造と実質的に等しい。したがって、その後の工程を、上述した実施形態と同様にして行うことができる。なお、この場合には、半導体基板１２が請求項の下地層の一例である。
また、上述した実施形態では、ＩＧＢＴの製造工程について説明した。しかしながら、本明細書に開示の技術を、ＭＯＳＦＥＴの製造工程に適用してもよい。図１のＩＧＢＴ１０において、コレクタ領域３２を高濃度のｎ型領域（ドレイン領域）に置き換えれば、ＭＯＳＦＥＴとなる。ＭＯＳＦＥＴの製造工程でも、トレンチ近傍で注入深さと不純物濃度を安定させることができ、ＭＯＳＦＥＴのゲート閾値及びオン抵抗のばらつきを抑制することができる。
また、上述した実施形態では、半導体基板１２に対して斜めに不純物を注入する場合について説明した。すなわち、半導体基板１２の中心軸Ｃ１（厚み方向）とイオン注入方向の間に角度θ１を設けて不純物を注入した。しかしながら、半導体基板に対して垂直に不純物を注入する場合（すなわち、イオン注入方向が厚み方向と平行な場合）に、本明細書に開示の技術を適用してもよい。半導体基板に対して垂直に不純物を注入する場合でも、図８のようにトレンチ４０の上部に凹部７０が形成されていると、トレンチ４０近傍の半導体層で局所的に不純物の注入深さが深くなる。したがって、半導体基板に対して垂直に不純物を注入する場合でも、本明細書に開示の技術によって、トレンチ４０の近傍の半導体層で局所的に不純物の注入深さが深くなることを防止することができる。
また、上述した実施形態では、電極層５２（すなわち、ゲート電極４４）がポリシリコンによって構成されていた。しかしながら、他の半導体材料によって電極層５２が形成されていてもよい。
また、上述した実施形態では、半導体基板１２がシリコンによって構成されていたが、半導体基板１２がＳｉＣ等のような他の半導体材料によって構成されていてもよい。なお、電極層５２がポリシリコンであり、半導体基板１２がＳｉＣである場合には、電極層５２と半導体基板１２との間に、注入される不純物に対する抵抗（すなわち、注入される不純物を停止させる能力）に差がある。このため、上述した実施形態に比べると、トレンチ４０内の電極層５２に対する注入深さと、半導体基板１２に対する注入深さとの差が大きくなる。しかしながら、この場合でも、図８のように凹部７０が形成されている状態で不純物を注入する場合に比べれば、均一な深さに不純物を注入することができる。また、ポリシリコンとＳｉＣは共に半導体材料であるので、注入される不純物に対する抵抗にそれほどおおきい差があるわけではない。したがって、上述した注入深さの差はそれほど大きくはならない。このため、この場合でも、トレンチ近傍の半導体層の不純物濃度を正確に制御することができる。
また、上述した実施形態とは異なるように半導体領域が配置されていてもよい。例えば、図１３〜１５に示すように、エミッタ領域２０、ボディコンタクト領域２２及びボディ領域２４の配置が変更されてもよい。この例では、図１３に示すように、半導体基板１２の表面１２ａにおいて、複数のエミッタ領域２０がトレンチ４０と直交する方向に直線状に伸びている。エミッタ領域２０の間の間隔部分に、ボディ領域２４とボディコンタクト領域２２が露出している。図１４、１５に示すように、ボディ領域２４は、エミッタ領域２０とボディコンタクト領域２２の下側にも形成されている。したがって、エミッタ領域２０とボディコンタクト領域２２は、ボディ領域２４によって、ドリフト領域２８から分離されている。ドリフト領域２８、バッファ領域３０及びコレクタ領域３２は、図１と同様に形成されている。図１３〜１５に示す半導体装置でも、上述した実施形態と同様の製造方法を用いることで、トレンチ４０近傍の半導体領域の不純物注入深さ及び不純物濃度を正確に制御することができる。また、注入された不純物が必要以上に拡散することを防止することができる。
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
本明細書が開示する一例の製造方法は、開口部の輪郭がキャップ絶縁膜の表面から下地層の表面に跨るように伸びるマスク層を形成する工程をさらに有していてもよい。この場合、不純物を注入する工程では、前記マスク層を介して不純物を注入してもよい。
この構成によれば、基板の表面が平坦であるので、マスク層を高精度に形成することができる。したがって、不純物の注入範囲を高精度に制御することができる。
本明細書が開示する一例の製造方法は、トレンチ内の電極層から半導体基板に跨る範囲に不純物を注入した後に、キャップ絶縁膜の表面から下地層の表面に跨って伸びるＮＳＧ膜を形成する工程をさらに有していてもよい。
この構成によれば、基板の表面が平坦であるので、ＮＳＧ膜を好適に形成することができる。
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１２ ：半導体基板
２０ ：エミッタ領域
２２ ：ボディコンタクト領域
２４ ：ボディ領域
２８ ：ドリフト領域
３０ ：バッファ領域
３２ ：コレクタ領域
４０ ：トレンチ
４２ａ ：ゲート絶縁膜
４２ｂ ：表面絶縁膜
４４ ：ゲート電極
４６ ：キャップ絶縁膜
４７ ：層間絶縁膜
５０ ：マスク層
５１ ：開口部
５２ ：電極層
６０ ：エミッタ電極
６２ ：コレクタ電極

Claims (3)

  1. 絶縁ゲート型スイッチング素子の製造方法であって、
    半導体基板の表面にトレンチを形成する工程と、
    前記トレンチ内に、ゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜の形成後に、前記トレンチ内と前記半導体基板の前記表面上に半導体によって構成されている電極層を堆積させる工程と、
    前記電極層を研磨することによって、前記半導体基板の前記表面上の前記電極層を除去して前記半導体基板の前記表面を露出させる工程と、
    前記研磨によって露出させた前記半導体基板の前記表面が露出している状態で前記半導体基板を熱処理することによって前記トレンチ内の前記電極層の表層部にキャップ絶縁膜を形成する工程と、
    前記キャップ絶縁膜の形成後に、前記研磨によって露出させた前記半導体基板の前記表面に絶縁膜が形成された状態で、前記半導体基板の前記表面側から、前記トレンチ内の前記電極層から前記半導体基板に跨る範囲に不純物を注入する工程、
    を有する製造方法。
  2. 開口部の輪郭が前記キャップ絶縁膜の表面から前記半導体基板の前記表面に跨るように伸びるマスク層を形成する工程をさらに有し、
    前記不純物を注入する工程では、前記マスク層を介して不純物を注入する請求項１の製造方法。
  3. 前記トレンチ内の前記電極層から前記半導体基板に跨る範囲に不純物を注入した後に、前記キャップ絶縁膜の表面から前記半導体基板の前記表面に跨って伸びるＮＳＧ膜を形成する工程をさらに有する請求項１または２の製造方法。
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