JP4710724B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体基板の第１主面側にコンタクトホールを形成するとともに、半導体基板の厚さを薄くした後に半導体基板の第２主面の表層に不純物層を形成してなる半導体装置の製造方法に関するものである。

従来、半導体基板の第１主面側にコンタクトホールを形成するとともに、半導体基板の厚さを薄くした後に半導体基板の第２主面の表層に不純物層を形成してなる半導体装置の製造方法として、例えば特許文献１が開示されている。

特許文献１には、フィールドストップ層（ＦＳ層）を有する構成の絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）の製造方法が示されている。具体的には、先ず半導体ウエハ（半導体基板）の表面（第１主面）に設けた層間絶縁膜にコンタクトホールを形成し、エミッタ等の表面電極を形成する。すなわち、表面構造を形成する。その後、半導体基板の裏面（第２主面）を研削除去して半導体基板を薄くし、研削除去した後の半導体基板の第２主面にイオン注入し、熱処理することで、不純物層（ＦＳ層及びコレクタ層）を形成するようにしている。
特開２００４−１０３９８２号公報

しかしながら、特許文献１に示される製造方法においては、熱処理をする前に表面電極を形成するため、表面電極を構成する材料の融点以下である比較的低温（例えば５００℃以下）で熱処理をせざるを得ない。したがって、イオン注入された不純物の活性化が不十分となる恐れがある。

また、特許文献１とは別の製造方法として、例えば図５及び図６に示す製造方法も考えられる。図５は、特許文献１とは別の半導体装置の製造方法を示す工程別断面図であり、（ａ）はコンタクトホール形成工程、（ｂ）は研削除去工程、（ｃ）は不純物導入工程である。図６は、図５に続く半導体装置の製造方法を示す工程別断面図であり、（ａ）は熱処理工程、（ｂ）は表面電極形成工程、（ｃ）は裏面電極形成工程である。なお、図５及び図６においては、後述する実施形態同様、トレンチゲート構造のＦＳ型ＩＧＢＴを製造するものとし、便宜上、トレンチ、ゲート絶縁膜、ゲート電極、エミッタ領域を省略して図示している。また、符号については、後述する実施形態と同一構成について同一の符号を付与するものとする。

先ず半導体基板１０１の第１主面上に設けた層間絶縁膜１０７に、フォトリソグラフィによりコンタクトホール１０９を形成する（図５（ａ）参照）。そして、半導体基板１０１の第２主面を研削除去して半導体基板１０１を薄くする（図５（ｂ）参照）。研削除去後、半導体基板の第２主面にイオン注入（図５（ｃ）参照）し、熱処理することで、不純物層（コレクタ層１１０及びＦＳ層１１２）を形成する（図６（ａ）参照）。そして、不純物層形成後に、表面電極（エミッタ電極１０８）を形成（図６（ｂ）参照）し、図示されないパッシベーション膜形成後に、裏面電極（コレクタ電極１１１）を形成する（図６（ｃ）参照）。このような製造方法によれば、表面電極形成前に熱処理を実施するので、熱処理温度をイオン注入された不純物の活性化が十分な温度とすることが可能である。なお、図５（ｂ）に示す符号１２１は、研削除去する際に半導体基板１０１の第１主面側の表面を保護する第１の保護部材であり、図５（ｃ）に示す符号１２２は、不純物導入時に半導体基板１０１の第１主面側の表面を保護する第２の保護部材である。

しかしながら、図５及び図６に示す製造方法においては、コンタクトホール１０９形成後、表面電極１０８を形成する前に半導体基板１０１を研削除去するため、コンタクトホール１０９から露出する半導体基板１０１の第１主面側の表層が、研削により生じた微粒子や処理液等により汚染され、半導体基板１０１に構成された素子の特性劣化や歩留り低下を引き起こす恐れがある。なお、上述したように第１の保護部材１２１によって保護したとしても、表面電極形成前には第１の保護部材１２１を除去するため、研削により生じた微粒子や処理液等により汚染される恐れがある。

なお、図５及び図６に示す製造方法に対して、コンタクトホール１０９の形成前に半導体基板１０１の第２主面を研削除去することも考えられる。しかしながら、この場合には、厚さの薄い半導体基板１０１に対して、コンタクトホール１０９形成のためのフォトリソグラフィ工程を実施しなければならず、半導体基板１０１の反りによって精度良くコンタクトホール１０９を形成するのが困難となる。

本発明は上記問題点に鑑み、半導体基板の第２主面に導入された不純物を活性化でき、半導体基板の第２主面側を加工しながらも素子の特性劣化を防ぎ、半導体基板の第１主面側に精度良くコンタクトホールを形成することのできる半導体装置の製造方法を提供することを目的とする。

上記目的を達成する為に請求項１に記載の発明は、半導体基板の第１主面上に、層間絶縁膜を形成する工程と、コンタクトホール形成予定領域において、層間絶縁膜を所定厚さ分残して途中まで除去する工程と、半導体基板を第１主面の裏面である第２主面側から所定厚さ除去し、半導体基板を薄くする工程と、薄くされた半導体基板に対し、第２主面の表層に不純物を導入する工程と、不純物の導入後、半導体基板を熱処理する工程と、熱処理後、残された所定厚さの層間絶縁膜を除去してコンタクトホールを形成し、半導体基板を層間絶縁膜から露出させる工程と、コンタクトホール内及び層間絶縁膜上に金属電極を形成する工程と、を備え、熱処理する工程において、半導体基板を、金属電極を構成する材料の融点以上の温度で熱処理し、コンタクトホールを形成する工程において、半導体基板の厚さ方向に露出する所定厚さの層間絶縁膜を含む層間絶縁膜全面をエッチングすることを特徴とする。

このように本発明によれば、不純物の導入後の熱処理を実施した後に、半導体基板の第１主面側に金属電極を形成する。したがって、熱処理する工程において、金属電極を構成する材料の融点以上の温度で、半導体基板を熱処理することができる。すなわち、半導体基板の第２主面に導入された不純物を活性化させることができる。また、熱処理する前に、層間絶縁膜を表面から途中まで除去する（すなわち、コンタクトホールの一部を形成する）ので、その後の熱処理により、コンタクトホールの開口端部（肩部）を緩やかな曲線形状とすることができる。

また、層間絶縁膜を一部残した状態で、半導体基板の第２主面側を所定厚さ除去する。したがって、除去により生じた微粒子や処理液等により、半導体基板の表層が汚染されるのを防ぐことができる。すなわち、半導体基板の第２主面側を加工しながらも素子の特性劣化を防ぐことができる。

さらには、半導体基板の第２主面側を所定厚さ除去する前に、層間絶縁膜を表面から途中まで除去する（すなわち、コンタクトホールの一部を形成する）。すなわち、厚さの厚い半導体基板に対して、コンタクトホール形成のためのフォトリソグラフィ工程を実施する。したがって、半導体基板の第１主面側に精度良くコンタクトホールを形成することができる。

また、コンタクトホールを形成する工程において、半導体基板の厚さ方向に露出する所定厚さの層間絶縁膜を含む層間絶縁膜全面をエッチングするので、製造方法を簡素化することができる。例えばウェットエッチングや等方性ドライエッチングにより全面をエッチングし、コンタクトホールが形成された時点で、エッチングを終了とすれば良い。

次に、請求項２に記載のように、半導体基板の第１主面上に、保護膜を形成する工程と、保護膜の上に、層間絶縁膜を形成する工程と、コンタクトホール形成予定領域において、保護膜を残して層間絶縁膜を除去する工程と、半導体基板を第１主面の裏面である第２主面側から所定厚さ除去し、半導体基板を薄くする工程と、薄くされた半導体基板に対し、第２主面の表層に不純物を導入する工程と、不純物の導入後、半導体基板を熱処理する工程と、熱処理後、保護膜を除去してコンタクトホールを形成し、半導体基板を層間絶縁膜から露出させる工程と、コンタクトホール内及び層間絶縁膜上に金属電極を形成する工程と、を備え、熱処理する工程において、半導体基板を、金属電極を構成する材料の融点以上の温度で熱処理し、コンタクトホールを形成する工程において、半導体基板の厚さ方向に露出する保護膜及び層間絶縁膜全面をエッチングすることを特徴とする。

このように本発明によれば、不純物の導入後の熱処理を実施した後に、半導体基板の第１主面側に金属電極を形成する。したがって、熱処理する工程において、金属電極を構成する材料の融点以上の温度で、半導体基板を熱処理することができる。すなわち、半導体基板の第２主面に導入された不純物を活性化させることができる。また、熱処理する前に、保護膜を残して層間絶縁膜を除去する（すなわち、コンタクトホールの一部を形成する）ので、その後の熱処理により、コンタクトホールの開口端部（肩部）を緩やかな曲線形状とすることができる。

また、保護膜を残した状態で、半導体基板の第２主面側を所定厚さ除去する。したがって、除去により生じた微粒子や処理液等により、半導体基板の表層が汚染されるのを防ぐことができる。すなわち、半導体基板の第２主面側を加工しながらも素子の特性劣化を防ぐことができる。

さらには、半導体基板の第２主面側を所定厚さ除去する前に、層間絶縁膜を除去する（すなわち、コンタクトホールの一部を形成する）。すなわち、厚さの厚い半導体基板に対して、コンタクトホール形成のためのフォトリソグラフィ工程を実施する。したがって、半導体基板の第１主面側に精度良くコンタクトホールを形成することができる。

また、コンタクトホールを形成する工程において、半導体基板の厚さ方向に露出する保護膜及び層間絶縁膜全面をエッチングするため、製造方法を簡素化することができる。

なお、８００℃未満だと、コンタクトホールの肩部の形状を曲線形状とする効果が小さく、金属電極のステップカバレッジが悪くなる。また、半導体基板の第１主面の表層に形成される不純物拡散層の拡散温度以上とすると、所望の素子特性を確保することができない。したがって、請求項３に記載のように、熱処理する工程において、熱処理温度を、８００℃以上、半導体基板の第１主面の表層に形成される不純物拡散層の拡散温度未満の範囲内とすると良い。

以下、本発明の実施形態を図に基づいて説明する。
（第１実施形態）
図１は、第１実施形態に係る製造方法を適用した半導体装置の要部の概略構成を示す断面図である。

図１に示すように、本実施形態に係る半導体装置１００は、半導体基板１０１に構成された素子として、トレンチゲート構造のフィールドストップ型ＩＧＢＴ（Insulated GateBipolar Transistor）を含むものである。

半導体基板１０１は、ＩＧＢＴのドリフト層となるＮ導電型（Ｎ−）のＦＺウエハであり、例えば濃度が１×１０^１４ｃｍ^−３程度である。この半導体基板１０１の第１主面側表層には、ＩＧＢＴの形成領域において、第１半導体領域であるＰ導電型（Ｐ）のベース領域１０２が選択的に形成されている。

ベース領域１０２には、半導体基板１０１の第１主面よりベース領域１０２を貫通し、底面が半導体基板１０１に達するトレンチ１０３が選択的に形成されている。本実施形態においては、直径略１μｍ、深さ略５μｍのトレンチ１０３が形成されている。そして、トレンチ底面及び側面上に形成されたゲート絶縁膜１０４（例えば酸化膜）を介して、トレンチ１０３内に例えば濃度が１×１０^２０ｃｍ^−３程度のポリシリコンが充填され、ゲート電極１０５が構成されている。

また、ベース領域１０２には、トレンチ１０３（ゲート電極１０５）の側面部位に隣接して、第１主面側表層に第２の半導体領域であるＮ導電型（Ｎ＋）のエミッタ領域１０６が選択的に形成されている。本実施形態において、エミッタ領域１０６は、厚さ０．５μｍ程度、濃度が１×１０^１９ｃｍ^−３程度である。そして、ゲート電極１０５を含む半導体基板１０１の第１主面上に層間絶縁膜１０７が形成されている。この層間絶縁膜１０７上には、例えばアルミニウム系材料を用いて構成されたエミッタ電極１０８が形成されており、エミッタ電極１０８は、層間絶縁膜１０７に形成されたコンタクトホール１０９を介して、エミッタ領域１０６と電気的に接続されている。なお、層間絶縁膜１０７とは、半導体基板１０１の第１主面（ベース領域１０２及びエミッタ領域１０６の表面）とエミッタ電極１０８との間に配置された絶縁膜であり、本実施形態においては、少なくともＢＰＳＧ膜を含んでいる。また、エミッタ電極１０８が特許請求の範囲に記載の金属電極に相当する。

半導体基板１０１の第２主面側表層には、Ｐ導電型（Ｐ＋）のコレクタ層１１０が選択的に形成されている。本実施形態において、コレクタ層１１０は、厚さ０．５μｍ程度、濃度が１×１０^１８ｃｍ^−３程度である。そして、コレクタ層１１０は、例えばアルミニウム系材料を用いて構成されたコレクタ電極１１１と電気的に接続されている。

また、本実施形態においては、図１に示すように、ドリフト層としての半導体基板１０１とコレクタ層１１０との間に、Ｎ導電型（Ｎ）のフィールドストップ層１１２（以下ＦＳ層１１２と示す）が形成されている。このようにトレンチゲート構造のＩＧＢＴとして、空乏層を止めるＦＳ層１１２を備えたＩＧＢＴを採用すると、他のトレンチ構造（パンチスルー型、ノンパンチスルー型）に比べて、半導体基板１０１（半導体装置１００）の厚さを薄くすることができる。したがって、過剰キャリアが少なく、空乏層が伸びきった状態での中性領域の残り幅が少ないため、ＳＷ損失を低減することができる。なお、図１に示すベース領域１０２の表面（半導体基板１０１の第１主面）からコレクタ層１１０の表面（半導体基板１０１の第２主面）までの厚さは、略１３０μｍである。

次に、上記構成の半導体装置１００におけるＩＧＢＴの動作を説明する。エミッタ電極１０８とコレクタ電極１１１間に所定のコレクタ電圧を、エミッタ電極１０８とゲート電極１０５間に所定のゲート電圧を印加する（すなわち、ゲートをオンする）と、ベース領域１０２のエミッタ領域１０６と半導体基板１０１との間の部分がＮ型に反転してチャネルが形成される。このチャネルを通じて、エミッタ電極１０８より電子が半導体基板１０１に注入される。そして、注入された電子により、コレクタ層１１０と半導体基板１０１が順バイアスされ、これによりコレクタ層１１０からホールが注入されて半導体基板１０１の抵抗が大幅に下がり、ＩＧＢＴの電流容量が増大する。また、エミッタ電極１０８とゲート電極１０５間にオン状態で印加されていた、ゲート電圧を０Ｖ又は逆バイアス（すなわち、ゲートをオフする）と、Ｎ型に反転していたチャネル領域がＰ型の領域に戻り、エミッタ電極１０８からの電子の注入が止まる。この注入停止により、コレクタ層１１０からのホールの注入も止まる。その後、半導体基板１０１に蓄積されていたキャリア（電子とホール）が、それぞれコレクタ電極１１１とエミッタ電極１０８から排出されるか、又は、互いに再結合して消滅する。

次に、図２及び図３を用いて、上記構成の半導体装置１００の製造方法について説明する。図２は、第１実施形態に係る半導体装置の製造方法を示す工程別断面図であり、（ａ）は層間絶縁膜形成工程、（ｂ）は第１除去工程、（ｃ）は研削除去工程、（ｄ）は不純物導入工程である。図３は、図２に続く半導体装置の製造方法を示す工程別断面図であり、（ａ）は熱処理工程、（ｂ）は第２除去工程、（ｃ）は表面電極形成工程、（ｄ）は裏面電極形成工程である。なお、図２（ａ）〜（ｄ）、図３（ａ）〜（ｄ）においては、便宜上、トレンチ１０３、ゲート絶縁膜１０４、ゲート電極１０５、エミッタ領域１０６を省略して図示している。

先ず、厚さ４００〜８００μｍの半導体基板１０１の第１主面側表層にベース領域１０２を形成し、ゲート絶縁膜１０４、ゲート電極１０５、エミッタ領域１０６などの素子の表面構造部分を形成する。

次に、図２（ａ）に示すように、半導体基板１０１の第１主面上、すなわちベース領域１０２、エミッタ領域１０６及びゲート電極１０５上に、厚さ８００ｎｍ程度のＢＰＳＧからなる層間絶縁膜１０７を形成する。なお、形成方法としては、ＣＶＤ法を採用することができる。この工程が、特許請求の範囲に示す層間絶縁膜１０７の形成工程に相当する。

層間絶縁膜１０７形成後、図２（ｂ）に示すように、層間絶縁膜１０７上にフォトレジスト１２０を形成し、フォトリソグラフィによる第１除去工程を実施する。具体的には、図２（ｂ）に示すように、フォトレジスト１２０のうち、ベース領域１０２及びエミッタ領域１０６上に位置する部位を開口する。そして、フォトレジスト１２０をマスクとして、層間絶縁膜１０７のうち、ベース領域１０２及びエミッタ領域１０６上のコンタクトホール形成予定領域にて、例えば反応性イオンエッチングやプラズマエッチングを実施する。この第１除去工程では、半導体基板１０１の厚さ方向において、層間絶縁膜１０７を途中まで除去し、コンタクトホール形成予定領域において、所定厚さ（例えば２００ｎｍ程度）の層間絶縁膜１０７が残された状態とする。すなわち、未完成のコンタクトホール１０９ａを形成する。この工程が、特許請求の範囲に示す層間絶縁膜１０７を途中まで除去する工程に相当する。

このように、本実施形態においては、研削除去工程の前に、層間絶縁膜１０７を表面から途中まで除去する（未完成のコンタクトホール１０９ａを形成する）ので、半導体基板１０１の厚さが厚い状態で、コンタクトホール１０９の位置を確定することができる。したがって、半導体基板１０１の第１主面側に精度良くコンタクトホール１０９を形成することができる。

第１除去工程後、図２（ｃ）に示すように、半導体基板１０１を第１主面の裏面である第２主面側から所定厚さ除去し、半導体基板１０１の厚さを薄くする研削除去工程を実施する。具体的には、図２（ｃ）に示すように、半導体基板１０１の第１主面側の表面に、傷付き防止用の第１の保護部材１２１を貼着した状態で、半導体基板１０１を第２主面側から所定厚さ研削除去し、半導体基板１０１の厚さを２００μｍ以下とする。この工程が、特許請求の範囲に示す半導体基板１０１を薄くする工程に相当する。なお、第１の保護部材１２１は、研削除去後に剥がされるものである。また、第１の保護部材１２１を配置せずに、研削除去を実施することもできる。

本実施形態においては、残された層間絶縁膜１０７によって、半導体基板１０１の第１主面が保護されているため、研削除去により生じた微粒子や処理液等により、半導体基板１０１の第１主面側の表層が汚染されるのを防ぐことができる。すなわち、半導体基板１０１の第２主面側を加工しながらも素子の特性劣化を防ぐことができる。

研削除去工程後、図２（ｄ）に示すように、薄くされた半導体基板１０１に対し、第２主面の表層に不純物を導入する不純物導入工程を実施する。具体的には、図２（ｄ）に示すように、半導体基板１０１の第１主面側の表面に、不純物による半導体基板１０１の第１主面を保護する第２の保護部材１２２を配置した状態で、半導体基板１０１を第２主面に、Ｎ導電型不純物（例えばリン）のイオン注入を行い、さらにＰ導電型不純物（例えばボロン）のイオン注入を行う。これにより、半導体基板１０１の第２主面側の表層に、Ｎ導電型不純物によるイオン注入層１１２ａとＰ導電型不純物によるイオン注入層１１０ａが形成される。なお、不純物の導入としては、イオン注入に限定されるものではない。この工程が、特許請求の範囲に示す不純物を導入する工程に相当する。なお、第２の保護部材１２２は、イオン注入後に除去される。また、第２の保護部材１２２を配置せずに、研削除去を実施することもできる。

不純物導入工程後、図３（ａ）に示すように、半導体基板１０１を熱処理する熱処理工程を実施する。この熱処理工程の目的は２つあり、第１の目的が、半導体基板１０１をアニールすることにより、注入されたイオンを活性化し、損傷を受けた領域を回復させること、第２の目的が、未完成のコンタクトホール１０９ａの開口端部（肩部）を緩やかな曲線形状とする（曲率半径を大きくする）ことにある。なお、第１目的が主目的である。具体的には、半導体基板１０１を、エミッタ電極１０８を構成する材料の融点以上の温度で熱処理する。このように、エミッタ電極１０８を構成する材料の融点以上の温度で熱処理すると、図３（ａ）に示すように、イオン注入された不純物が活性化され、所望の拡散深さ、ピーク濃度を有するコレクタ層１１０及びＦＳ層１１２が形成される。また、未完成のコンタクトホール１０９ａの開口端部（肩部）が緩やかな曲線形状となる。また、本実施形態においては、残された層間絶縁膜１０７によって、半導体基板１０１の第１主面が保護されているため、不純物の侵入を阻止することができる。

なお、熱処理温度を８００℃未満とすると、層間絶縁膜１０７の流動化の効果（すなわち、未完成のコンタクトホール１０９ａの肩部を曲線形状とする効果）が小さく、エミッタ電極１０８のステップカバレッジが悪くなる。また、半導体基板１０１の第１主面の表層に形成される不純物拡散層（本実施形態においてはエミッタ領域１０６）の拡散温度以上とすると、所望の素子特性を確保することができない。したがって、熱処理工程において、熱処理温度を、８００℃以上、半導体基板１０１の第１主面の表層に形成される不純物拡散層（エミッタ領域１０６）の拡散温度未満の範囲内とすることが好ましい。本実施形態においては、熱処理温度を９００℃としている。

熱処理工程後、図３（ｂ）に示すように、残された所定厚さの層間絶縁膜１０７を除去して、未完成のコンタクトホール１０９ａを完全なコンタクトホール１０９とし、半導体基板１０１を層間絶縁膜１０７から露出させる第２除去工程を実施する。本実施形態においては、半導体基板１０１の厚さ方向に露出する、所定厚さの層間絶縁膜１０７を含む層間絶縁膜１０７全面を、例えばウェットエッチングする。これにより、層間絶縁膜１０７の厚さは、６００ｎｍ程度となる。なお、完全なコンタクトホール１０９とは、コンタクトホール１０９を介して、半導体基板１０１の第１主面が露出された状態にあるものを指す。

このように、本実施形態においては、第１除去工程において、未完成のコンタクトホール１０９ａを形成するので、第２除去工程において、層間絶縁膜１０７を全面エッチングしてコンタクトホール１０９を形成する。すなわち、第１除去工程と第２除去工程とにより、コンタクトホール１０９が形成される。これによれば、フォトリソグラフィが不要であるので、製造方法を簡素化することができる。なお、ウェットエッチング以外にも、等方性ドライエッチングを採用することもできる。

第２除去工程後、図３（ｃ）に示すように、コンタクトホール１０９内及び層間絶縁膜１０７上に、例えばスパッタ法によりアルミニウム系材料を堆積させ、パターニングして、エミッタ電極１０８を形成する表面電極形成工程を実施する。そして、図示されない、パッシベーション膜形成工程後、図３（ｄ）に示すように、半導体基板１０１の第２主面上（コレクタ層１１０上）にコレクタ電極１１１を形成する裏面電極形成工程を実施する。以上により、図１に示される半導体装置１００を形成することができる。

このように本実施形態に係る半導体装置１００の製造方法によれば、不純物導入後の熱処理を実施した後に、半導体基板１０１の第１主面側にエミッタ電極１０８（表面電極）を形成する。したがって、熱処理工程において、エミッタ電極１０８を構成する材料の融点以上の温度で、半導体基板１０１を熱処理することができる。すなわち、半導体基板１０１の第２主面に導入された不純物を活性化させることができる。また、熱処理する前に、層間絶縁膜１０７を表面から途中まで除去する（すなわち、未完成のコンタクトホール１０９ａを形成する）ので、その後の熱処理により、コンタクトホール１０９ａ（１０９）の開口端部（肩部）を緩やかな曲線形状とすることができる。

また、層間絶縁膜１０７を一部残した状態で、半導体基板１０１の第２主面側を研削除去するので、除去により生じた微粒子や処理液等により、半導体基板１０１の表層が汚染されるのを防ぐことができる。すなわち、半導体基板１０１の第２主面側を加工しながらも素子の特性劣化を防ぐことができる。

さらには、半導体基板１０１の第２主面側を研削除去する前に、半導体基板１０１の厚さが厚い状態で、層間絶縁膜１０７を表面から途中まで除去してコンタクトホール１０９（１０９ａ）の位置を確定するので、半導体基板１０１の第１主面側に精度良くコンタクトホール１０９を形成することができる。

（第２実施形態）
次に、本発明の第２実施形態を、図４に基づいて説明する。図４は、本発明の第２実施形態に係る半導体装置１００の製造方法の一部を示す工程別断面図であり、（ａ）は保護膜及び層間絶縁膜を形成する工程、（ｂ）は第１除去工程である。

第２実施形態に係る半導体装置１００の製造方法は、第１実施形態に係る半導体装置１００の製造方法と共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。

第１実施形態においては、コンタクトホール形成予定領域において、層間絶縁膜１０７を途中まで除去し、所定厚さ分を残すことで、研削除去時及び熱処理時に、半導体基板１０１の第１主面を保護する例を示した。これに対し、本実施形態においては、半導体基板１０１と層間絶縁膜１０７との間に保護膜を設け、保護膜を残して、層間絶縁膜１０７を除去する点を特徴とする。その他の点については、基本的に第１実施形態に示した方法と同様である。

具体的には、図４（ａ）に示すように、半導体基板１０１の第１主面上、すなわちベース領域１０２、エミッタ領域１０６及びゲート電極１０５上に、先ず、厚さ２００ｎｍ程度の保護膜１３０を形成する。この工程が、特許請求の範囲に示す保護膜１３０の形成工程に相当する。保護膜１３０としては、例えばシリコン窒化膜を採用することができる。この保護膜１３０は、第１実施形態に示した、残された所定厚さの層間絶縁膜１０７と同様の機能を果たすだけでなく、本実施形態に係る第１除去工程において、エッチングストッパとしての機能を果たす。そして、保護膜１３０上に、厚さ６００ｎｍ程度のＢＰＳＧからなる層間絶縁膜１０７を形成する。

層間絶縁膜１０７形成後、図４（ｂ）に示すように、層間絶縁膜１０７上にフォトレジスト１２０を形成し、フォトリソグラフィによる第１除去工程を実施する。具体的には、図４（ｂ）に示すように、フォトレジスト１２０のうち、ベース領域１０２及びエミッタ領域１０６上に位置する部位を開口する。そして、フォトレジスト１２０をマスクとして、層間絶縁膜１０７のうち、ベース領域１０２及びエミッタ領域１０６上のコンタクトホール形成予定領域にて、例えば反応性イオンエッチングやプラズマエッチングを実施する。この第１除去工程では、半導体基板１０１の厚さ方向において、保護膜１３０をエッチングストッパとし、層間絶縁膜１０７を除去する。すなわち、コンタクトホール形成予定領域において、保護膜１３０の残された未完成のコンタクトホール１０９ａを形成する。

第１除去工程後は、第１実施形態同様、研削除去工程、不純物導入工程、熱処理工程、第２除去工程、表面電極形成工程を経て、半導体装置１００が形成される。なお、本実施形態においては、第１除去工程において、保護膜１３０を残しているので、第２除去工程において、保護膜１３０を除去することで、未完成のコンタクトホール１０９ａを完全なコンタクトホール１０９とする。なお、完全なコンタクトホール１０９とは、コンタクトホール１０９を介して、半導体基板１０１の第１主面が露出された状態にあるものを指す。

このように本実施形態に係る半導体装置１００の製造方法においても、不純物導入後の熱処理を実施した後に、半導体基板１０１の第１主面側にエミッタ電極１０８（表面電極）を形成する。したがって、熱処理工程において、エミッタ電極１０８を構成する材料の融点以上の温度で、半導体基板１０１を熱処理することができる。すなわち、半導体基板１０１の第２主面に導入された不純物を活性化させることができる。また、熱処理する前に、保護膜１３０を残した未完成のコンタクトホール１０９ａを形成するので、その後の熱処理により、コンタクトホール１０９ａ（１０９）の開口端部（肩部）を緩やかな曲線形状とすることができる。

また、保護膜１３０を残した状態で、半導体基板１０１の第２主面側を研削除去するので、除去により生じた微粒子や処理液等により、半導体基板１０１の表層が汚染されるのを防ぐことができる。すなわち、半導体基板１０１の第２主面側を加工しながらも素子の特性劣化を防ぐことができる。

また、半導体基板１０１の第２主面側を研削除去する前に、半導体基板１０１の厚さが厚い状態で、層間絶縁膜１０７を除去してコンタクトホール１０９（１０９ａ）の位置を確定するので、半導体基板１０１の第１主面側に精度良くコンタクトホール１０９を形成することができる。

さらに、本実施形態においては、保護膜１３０をエッチングストッパとして層間絶縁膜１０７を除去するので、第１除去工程後に、確実に所定厚さの保護膜１３０を残すことができる。

以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。

本実施形態においては、半導体装置１００に含まれる、トレンチゲート構造のＦＳ型ＩＧＢＴに、本発明の製造方法を適用する例を示した。しかしながら、本発明の製造方法を適用範囲は、上記素子に限定されるものではない。半導体基板の第１主面側において、第１主面上にコンタクトホールの形成された層間絶縁膜を有し、層間絶縁膜上に形成された金属電極がコンタクトホールを通じて半導体基板と電気的に接続されている。そして、半導体基板が第２主面側からの研削除去により薄く加工されており、その加工面に不純物が導入されて、熱処理されている構成であれば適用することができる。換言すれば、半導体基板１０１の両表面（第１主面と第２主面）にそれぞれ電極を有し、この電極間に電流を流す構成の素子であれば適用することができる。例えば、上記構成以外のＩＧＢＴや、パワーＭＯＳトランジスタ、ダイオード、サイリスタ等に適用することができる。

第１実施形態に係る製造方法を適用した半導体装置の要部の概略構成を示す断面図である。 第１実施形態に係る半導体装置の製造方法を示す工程別断面図であり、（ａ）は層間絶縁膜形成工程、（ｂ）は第１除去工程、（ｃ）は研削除去工程、（ｄ）は不純物導入工程である。 図２に続く半導体装置の製造方法を示す工程別断面図であり、（ａ）は熱処理工程、（ｂ）は第２除去工程、（ｃ）は表面電極形成工程、（ｄ）は裏面電極形成工程である。 本発明の第２実施形態に係る半導体装置の製造方法の一部を示す工程別断面図であり、（ａ）は保護膜及び層間絶縁膜を形成する工程、（ｂ）は第１除去工程である。 従来の半導体装置の製造方法を示す工程別断面図であり、（ａ）はコンタクトホール形成工程、（ｂ）は研削除去工程、（ｃ）は不純物導入工程である。 図５に続く半導体装置の製造方法を示す工程別断面図であり、（ａ）は熱処理工程、（ｂ）は表面電極形成工程、（ｃ）は裏面電極形成工程である。

符号の説明

１００・・・半導体装置
１０１・・・半導体基板
１０２・・・ベース領域
１０６・・・エミッタ領域
１０７・・・層間絶縁膜
１０８・・・エミッタ電極（表面電極）
１０９・・・コンタクトホール
１０９ａ・・・未完成のコンタクトホール
１１０・・・コレクタ層
１１１・・・コレクタ電極（裏面電極）
１１２・・・フィールドストップ層（ＦＳ層）

Claims (3)

1. 半導体基板の第１主面上に、層間絶縁膜を形成する工程と、
   コンタクトホール形成予定領域において、前記層間絶縁膜を所定厚さ分残して途中まで除去する工程と、
   前記半導体基板を前記第１主面の裏面である第２主面側から所定厚さ除去し、前記半導体基板を薄くする工程と、
   薄くされた前記半導体基板に対し、前記第２主面の表層に不純物を導入する工程と、
   前記不純物の導入後、前記半導体基板を熱処理する工程と、
   前記熱処理後、残された所定厚さの前記層間絶縁膜を除去してコンタクトホールを形成し、前記半導体基板を前記層間絶縁膜から露出させる工程と、
   前記コンタクトホール内及び前記層間絶縁膜上に金属電極を形成する工程と、を備え、
   前記熱処理する工程において、前記半導体基板を、前記金属電極を構成する材料の融点以上の温度で熱処理し、
   前記コンタクトホールを形成する工程において、前記半導体基板の厚さ方向に露出する所定厚さの前記層間絶縁膜を含む前記層間絶縁膜全面をエッチングすることを特徴とする半導体装置の製造方法。
2. 半導体基板の第１主面上に、保護膜を形成する工程と、
   前記保護膜の上に、層間絶縁膜を形成する工程と、
   コンタクトホール形成予定領域において、前記保護膜を残して前記層間絶縁膜を除去する工程と、
   前記半導体基板を前記第１主面の裏面である第２主面側から所定厚さ除去し、前記半導体基板を薄くする工程と、
   薄くされた前記半導体基板に対し、前記第２主面の表層に不純物を導入する工程と、
   前記不純物の導入後、前記半導体基板を熱処理する工程と、
   前記熱処理後、前記保護膜を除去してコンタクトホールを形成し、前記半導体基板を前記層間絶縁膜から露出させる工程と、
   前記コンタクトホール内及び前記層間絶縁膜上に金属電極を形成する工程と、を備え、
   前記熱処理する工程において、前記半導体基板を、前記金属電極を構成する材料の融点以上の温度で熱処理し、
   前記コンタクトホールを形成する工程において、前記半導体基板の厚さ方向に露出する前記保護膜及び前記層間絶縁膜全面をエッチングすることを特徴とする半導体装置の製造方法。
3. 前記熱処理する工程において、熱処理温度を、８００℃以上、前記半導体基板の第１主面の表層に形成される不純物拡散層の拡散温度未満の範囲内としたことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。

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