TWI629786B - 絕緣閘型開關元件的製造方法 - Google Patents

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Abstract

本發明提供一種能夠以均勻的深度向閘極電極及其附近的半導體基板植入雜質，並且能夠抑制所植入的雜質的擴散的絕緣閘型開關元件的製造方法。絕緣閘型開關元件的製造方法具有：溝槽形成工程、閘極絕緣膜形成工程、在溝槽內和半導體基板的表面上堆積由半導體構成的電極層的工程、對電極層進行研磨而使其基底層露出的工程、通過熱處理而在溝槽內的電極層的表層部上形成蓋絕緣膜的工程、雜質植入工程。在雜質植入工程中，自半導體基板的表面側向從溝槽內的電極層跨至半導體基板的範圍內植入雜質。

Description

絕緣閘型開關元件的製造方法
本說明書所公開的技術涉及一種絕緣閘型開關元件的製造方法。
已知具有被配置於溝槽內的閘極電極的絕緣閘型開關元件(例如，IGBT(Insulated Gate Bipolar Transistor：絕緣閘雙極性電晶體)、MOSFET(Metal Oxide Silicon Field Effect Transistor：金屬氧化物矽場效應電晶體)等)。作為這種絕緣閘型開關元件的製造方法，存在如下技術：在半導體基板中形成n型或p型的擴散層，接著以貫穿所形成的擴散層的方式來形成溝槽，之後，在溝槽內形成閘極絕緣膜和閘極電極。但是，在該製造方法中，在形成閘極絕緣膜的工程中，擴散層中的雜質會被閘極絕緣膜吸收，或者雜質會從閘極絕緣膜被排出到擴散層中。因此，存在如下問題：在溝槽附近(即，閘極絕緣膜附近)的半導體層中，擴散層的雜質濃度不穩定，絕緣閘型開關元件的特性不穩定。相對於此，還已知一種如下的製造方 法：先形成溝槽，接著在溝槽內形成閘極絕緣膜和閘極電極，之後，向溝槽的周圍的半導體層植入雜質，從而形成擴散層。在該製造方法中，在形成閘極電極的工程中，在溝槽內和半導體基板的表面上堆積電極層(例如，多晶矽)，之後，將半導體基板的表面上的電極層去除，而使電極層(即，閘極電極)殘存在溝槽內。為了去除半導體基板的表面上的電極層，溝槽內的電極層(閘極電極)受到過度蝕刻。因此，在蝕刻後，閘極電極的上端將位於與半導體基板的表面相比而靠下側處，並在閘極電極的上部形成有凹部。例如，如圖8所示，在溝槽40內的閘極電極44的上部將形成有凹部70。當以此方式在閘極電極的上部上存在有凹部時，在之後的雜質植入工程中，在溝槽附近的半導體層中將局部較深地植入有雜質。另外，雖然在圖8中例示了向半導體基板斜向地植入雜質的工程，但即使是在相對於半導體基板而垂直地植入雜質的工程中，如果存在凹部，則在溝槽附近的半導體層中也將局部較深地植入有雜質。當以此方式在溝槽附近的半導體層中局部較深地植入有雜質時，將存在如下的問題：在溝槽附近的半導體層中雜質濃度不穩定，絕緣閘型開關元件的特性不穩定。如此，在上述的任一製造方法中，均存在難以正確地對溝槽附近的半導體層的雜質濃度進行控制，從而絕緣閘型開關元件的特性不穩定。
在專利文獻1中公開了一種解決上述問題的絕緣閘型開關元件的製造方法。在該製造方法中，採用以下方式來 形成閘極電極並且在閘極電極的周圍植入雜質。首先，在半導體基板的表面上形成溝槽。接下來，形成對溝槽的內表面進行覆蓋的閘極絕緣膜。接下來，在溝槽內和半導體基板的表面上堆積電極層。此時，在溝槽的上部的電極層的表面上形成有凹陷。接下來，對電極層的表面進行研磨，從而使半導體基板的表面上的電極層變薄。通過研磨，而使凹陷消失，從而使電極層的表面被平坦化。接下來，向從溝槽內的電極層跨至半導體基板的範圍內植入雜質。在此，從平坦化的表面側植入雜質。由於在電極層的表面並不存在凹陷，因此能夠在溝槽內的電極層與半導體基板中以均勻的深度來植入雜質。接下來，通過蝕刻，去除半導體基板的表面上(即，溝槽的外部)的電極層。殘存於溝槽內的電極層成為閘極電極。接下來，通過熱處理，使被植入到半導體基板中的雜質活性化。由此，在溝槽的周圍形成了擴散層。在雜質植入工程中，由於在溝槽內的電極層與半導體基板中以均勻的深度植入了雜質，因此能夠抑制溝槽附近處的擴散層的雜質濃度的偏差。接下來，使溝槽內的閘極電極的表層部氧化，從而形成蓋絕緣膜。蓋絕緣膜被形成為，用於防止在之後的製造工程中閘極電極的組成物向外部擴散的情況。通過蓋絕緣膜，而防止了閘極電極的特性發生變化的情況。之後，通過形成其他所需要電極、絕緣層、擴散層等，從而製造出絕緣閘型開關元件。如以上說明的那樣，根據專利文獻1的製造方法，能夠在閘極電極及其附近的半導體層中以均勻的深度 來植入雜質。因此，能夠正確地對溝槽附近的半導體層的雜質濃度進行控制，從而能夠抑制絕緣閘型開關元件的特性的偏差。
先前技術文獻 專利文獻
專利文獻1：國際公開第WO/2013/121519號說明書
在專利文獻1的技術中，在向半導體基板植入雜質從而形成擴散層之後，使溝槽內的閘極電極的表層部氧化而形成蓋絕緣膜。在使電極層的表層部氧化時，對半導體基板進行熱處理。即，在形成擴散層之後，對半導體基板進行熱處理。因此，擴散層中的雜質在用於形成蓋絕緣膜的熱處理期間會在半導體基板中擴散。其結果為，通過用於形成蓋絕緣膜的熱處理，而使擴散層擴大。因此，在該製造方法中，難以在半導體基板中形成較小的擴散層，從而難以實現絕緣閘型開關元件的小型化。因此，在本說明書中，提供一種能夠正確地對溝槽附近的半導體層的雜質濃度進行控制，並且能夠實現絕緣閘型開關元件的小型化的製造方法。
本說明書所公開的絕緣閘型開關元件的製造方法具 有：溝槽形成工程、閘極絕緣膜形成工程、電極層堆積工程、研磨工程、蓋絕緣膜形成工程、雜質植入工程。在前述溝槽形成工程中，在半導體基板的表面上形成溝槽。在前述閘極絕緣膜形成工程中，在前述溝槽內形成閘極絕緣膜。在電極層堆積工程中，在前述閘極絕緣膜形成後，在前述溝槽內和前述表面上堆積由半導體構成的電極層。在前述研磨工程中，通過對前述電極層進行研磨，從而去除前述表面上的前述電極層而使其基底層露出。在前述蓋絕緣膜形成工程中，在使前述基底層露出之後，通過對前述半導體基板進行熱處理而在前述溝槽內的前述電極層的表層部上形成蓋絕緣膜。在前述雜質植入工程中，在形成前述蓋絕緣膜之後，自前述表面側向從前述溝槽內的前述電極層跨至前述半導體基板的範圍內植入雜質。
另外，在電極層堆積工程(即，在半導體基板的表面上堆積電極層的工程)中，亦可在半導體基板的表面上直接堆積電極層，或在半導體基板的表面上形成其他層(例如，絕緣層等)並亦可在該其他層上堆積電極層。此外，上述的基底層是指，被形成在電極層之下的層。基底層亦可為與電極層直接接觸的層，或亦可為與電極層直接接觸的層的更下方的層。此外，基底層亦可為半導體基板本身。
在該製造方法中，在電極層堆積工程中，在溝槽內和半導體基板的表面上堆積電極層之後，在研磨工程中對電極層進行研磨。在研磨工程中，去除半導體基板的表面上 的電極層而使其基底層露出。因此，在研磨工程後，殘存於溝槽內的電極層的表面和基底層的表面構成了平坦的平面。殘存於溝槽內的電極層為閘極電極。接下來，通過對半導體基板進行熱處理，從而使溝槽內的電極層的表層部(即，露出的表面)氧化。由此，形成蓋絕緣膜。由於蓋絕緣膜形成前的電極層的表面和基底層的表面構成了平坦的平面，因此蓋絕緣膜的表面和基底層的表面也構成了平坦的平面。接下來，在雜質植入工程中，自半導體基板的表面側(即，被研磨的表面側)，向電極層和半導體基板植入雜質。由於蓋絕緣膜的表面和基底層的表面構成了平坦的平面，因此能夠以均勻的深度向電極層和半導體基板植入雜質。即，能夠防止在溝槽附近處局部雜質植入深度較深的情況。因此，通過以此方式來植入雜質，從而能夠正確地對溝槽附近的半導體層中的雜質濃度進行控制。根據該製造方法，能夠抑制絕緣閘型開關元件的特性的偏差。此外，由於雜質是在形成蓋絕緣膜之後被植入的，因此不會出現在雜質植入工程中被植入的雜質因用於形成蓋絕緣膜的熱處理的影響而擴散的情況。由此，能夠抑制在雜質植入工程中被植入的雜質不必要地擴散的情況。因此，根據該方法，能夠實現絕緣閘型開關元件的小型化。
12‧‧‧半導體基板
20‧‧‧射極區域
22‧‧‧主體接觸區域
24‧‧‧主體區域
28‧‧‧漂移區域
30‧‧‧緩衝區域
32‧‧‧集極區域
40‧‧‧溝槽
42a‧‧‧閘極絕緣膜
42b‧‧‧表面絕緣膜
44‧‧‧閘極電極
46‧‧‧蓋絕緣膜
47‧‧‧層間絕緣膜
50‧‧‧掩膜層
51‧‧‧開口部
52‧‧‧電極層
60‧‧‧射極電極
62‧‧‧集極電極
圖1為IGBT10的縱剖面圖(圖2的I-I線的縱剖面圖)。
圖2為半導體基板12的表面12a的平面圖。
圖3為形成絕緣膜42的工程的說明圖。
圖4為形成電極層52的工程的說明圖。
圖5為研磨工程的說明圖。
圖6為形成蓋絕緣膜46的工程的說明圖。
圖7為實施形態的離子植入工程的說明圖。
圖8為比較例的離子植入工程的說明圖。
圖9為表示掩膜層50的平面圖。
圖10為形成層間絕緣膜47的工程的說明圖。
圖11為變形例的研磨工程的說明圖。
圖12為形成變形例的蓋絕緣膜46的工程的說明圖。
圖13為變形例的IGBT的與圖2對應的平面圖。
圖14為圖13的A-A線的縱剖面圖。
圖15為圖13的B-B線的縱剖面圖。
圖1所示的實施方式所涉及的IGBT10具有：由單晶矽構成的半導體基板12、被形成於半導體基板12的表面12a上的射極電極60、被形成於半導體基板12的背面12b上的集極電極62。
在半導體基板12的表面12a上，形成有多個溝槽40。如圖2所示，在俯視觀察半導體基板12的表面12a時，各溝槽40相互平行地延伸。如圖1所示，各溝槽40的內表面被閘極絕緣膜42a覆蓋。在各溝槽40的內部， 形成有閘極電極44。閘極電極44通過電阻被調節得較低的p型的多晶矽所構成。閘極電極44通過閘極絕緣膜42a而與半導體基板12絕緣。閘極電極44的表面被蓋絕緣膜46覆蓋。在蓋絕緣膜46上，形成有層間絕緣膜47。閘極電極44通過蓋絕緣膜46以及層間絕緣膜47而與射極電極60絕緣。閘極電極44被設為，能夠在未圖示的位置處與外部連接。
在半導體基板12的內部，形成有射極區域20、主體接觸區域22、主體區域24、漂移區域28、緩衝區域30以及集極區域32。
射極區域20為n型區域，且顯現於半導體基板12的表面12a。射極區域20與閘極絕緣膜42a相接。如圖2所示，在與溝槽40(即，閘極絕緣膜42a)相接的位置上，形成有多個射極區域20。各射極區域20與射極電極60歐姆接觸。
主體接觸區域22為p型雜質濃度較高的p型區域。主體接觸區域22被形成在從閘極絕緣膜42a分離的位置上。主體接觸區域22顯現於半導體基板12的表面12a。主體接觸區域22與射極電極60歐姆接觸。
主體區域24為與主體接觸區域22相比p型雜質濃度較低的p型區域。主體區域24被形成於射極區域20和主體接觸區域22的下側(背面12b側)。主體區域24在射極區域20的下側處與閘極絕緣膜42a相接。另外，如圖2所示，主體區域24在兩個射極區域20之間顯現於半導 體基板12的表面12a。主體區域24與射極電極60相接。
漂移區域28為，含有與射極區域20相比而低濃度的n型雜質的n型區域。漂移區域28被形成於主體區域24的下側。漂移區域28通過主體區域24而與射極電極區20分離。漂移區域28在主體區域24的下側處與閘極絕緣膜42a相接。
緩衝區域30為，含有與漂移區域28相比而較高的濃度的n型雜質的n型區域。緩衝區域30被形成於漂移區域28的下側。
集極區域32為，含有高濃度的p型雜質的p型區域。集極區域32被形成於緩衝區域30的下側。集極區域32顯現於半導體基板12的背面12b。集極電極區32與集極電極62歐姆接觸。集極區域32通過漂移區域28和緩衝區域30而與主體區域24分離。
在IGBT10的動作時，在射極電極60與集極電極62之間被施加有集極電極62成為正極的電壓。而且，當對閘極電極44施加了閘極閾值以上的電壓時，IGBT10將導通。即，當對閘極電極44施加了閘極閾值以上的電壓時，在閘極絕緣膜42a附近的主體區域24上將形成溝槽。於是，電子從射極區域20通過溝槽、漂移區域28以及緩衝區域30而向集極區域32流動。同時，電洞從集極區域32通過緩衝區域30、漂移區域28以及主體區域24而向主體接觸區域22流動。因此，在IGBT10中流動有 電流。
如上前述，溝槽40附近(即，閘極絕緣膜42a附近)的主體區域24為，在IGBT10導通時形成有通道的區域。因此，當溝槽40附近的主體區域24的p型雜質濃度較高時，將難以形成通道，閘極閾值變高。即，通過溝槽40附近的主體區域24的p型雜質濃度，使閘極閾值發生變化。另外，當溝槽40附近的主體區域24的p型雜質濃度較高時，電子穿過通道時的阻力(以下，稱為通道電阻)變大。即，通過溝槽40附近的主體區域24的p型雜質濃度，使通道電阻發生變化。因此，在製造IGBT10時，如果未正確地對溝槽40附近的主體區域24的p型雜質濃度進行控制，則在大量生產的IGBT10間，會在閘極閾值和導通電壓上產生偏差。另外，在製造IGBT10時，如果未正確地對射極區域20以及主體區域24的深度方向上的尺寸進行控制，則在通道的長度上會產生偏差，從而在大量生產的IGBT10間，會在閘極閾值和導通電壓上產生偏差。本實施方式的IGBT10的製造方法通過對溝槽40附近的主體區域24以及射極區域20的雜質濃度的偏差以及雜質植入深度的偏差進行抑制，從而對IGBT10的特性的偏差進行抑制。以下，進行詳細說明。
IGBT10由具有與漂移區域28大致相同的n型雜質濃度的n型的半導體基板(加工前的半導體基板12)而製造。首先，選擇性地對半導體基板12進行蝕刻，從而形成溝槽40。接下來，如圖3所示，通過使半導體基板12 氧化，從而形成絕緣膜42。絕緣膜42被形成在溝槽40的內表面和半導體基板12的表面12a上。被形成於溝槽40的內表面上的絕緣膜42為閘極絕緣膜42a。另外，在下文中，將被形成於半導體基板12的表面12a上的絕緣膜42稱為表面絕緣膜42b。接下來，通過PVD法或CVD法等，如圖4所示，在半導體基板12的表面12a上和溝槽40的內表面上，堆積由p型的多晶矽所構成的電極層52。在溝槽40內，無縫堆積有電極層52。此外，由於溝槽40的形狀的影響，從而在溝槽40的上部的電極層52的表面上形成了凹部54。
接下來，通過CMP(Chemical Mechanical Polishing：化學機械拋光)對電極層52的表面進行研磨。在此，如圖5所示，對電極層52進行研磨直到露出電極層52的下部的表面絕緣膜42b為止。即，通過研磨來去除表面12a上的電極層52。在溝槽40內殘存有電極層52。殘存於溝槽40內的電極層52為閘極電極44。以此方式，當去除表面12a上的電極層52時，通過閘極電極44的表面44a和表面絕緣膜42b的表面42c而形成了平坦的平面。換言之，閘極電極44的表面44a和表面絕緣膜42b的表面42c成為被配置於同一平面上的狀態。從閘極電極44的表面44a至表面絕緣膜42b的表面42c，不存在高低差或凹凸。
接下來，通過在氧化氛圍下對半導體基板12進行熱處理，使閘極電極44的表面44a氧化。由此，如圖6所 示，在閘極電極44的表層部上形成蓋絕緣膜46。通過蓋絕緣膜46，從而防止了閘極電極44中所包含的p型雜質在之後的工程中從半導體基板12向外部擴散的情況。由此，防止了閘極電極44的導電率降低的情況。雖然閘極電極44(即，多晶矽)在氧化時體積膨脹，但其膨脹量為微量。因此，蓋絕緣膜46的表面46a的位置幾乎未從氧化前的閘極電極44的表面44a的位置上發生變化。因此，通過蓋絕緣膜46的表面46a和表面絕緣膜42b的表面42c而形成了平坦的平面。在下文中，將通過蓋絕緣膜46的表面46a和表面絕緣膜42b的表面42c所構成的平坦的表面稱為表面45。
接下來，實施對於主體區域24的離子植入。在此，首先，在半導體基板12的未圖示的外周部的表面上形成掩膜。在應當形成主體區域24的範圍內不形成掩膜。即，在應該形成主體區域24的範圍內，使蓋絕緣膜46和表面絕緣膜42b露出。接下來，如圖7所示，一邊使半導體基板12圍繞其中心軸C1旋轉，一邊從表面12a側(即，表面45側)向半導體基板12植入p型雜質。中心軸C1與半導體基板12的厚度方向垂直，且在俯視觀察半導體基板12時位於半導體基板12的中心。在此，在中心軸C1(即，半導體基板12的厚度方向)與雜質植入方向之間設置固定的角度θ1而植入p型雜質。在此，不僅在半導體基板12中植入有p型雜質，而且在閘極電極44中也植入有p型雜質。p型雜質被植入至距表面45固定距 離的位置(深度)處。由於表面45是平坦的，因此在半導體基板12和閘極電極44中以大致相同的深度而植入有p型雜質。即，在從半導體基板12跨至閘極電極44的範圍內，以大致固定的深度而植入有p型雜質。
圖8為表示比較例的離子植入工程。在圖8中，蓋絕緣膜46的表面46a位於，與半導體基板12的表面12a相比靠下側處。即，在溝槽40的上部形成有凹部70。這種結構能夠在通過蝕刻而去除了以圖4的方式所形成的表面12a上的電極層52的情況下獲得。除了形成有凹部70這一點之外，圖8的離子植入工程等同於圖7的離子植入工程。在圖8的離子植入工程中，通過凹部70內的蓋絕緣膜46而入射至半導體基板12中的p型雜質的植入深度D2，與通過表面絕緣膜42b而入射至半導體基板12中的p型雜質的植入深度D1相比為較深。由於半導體基板12在旋轉，因此在溝槽40的兩側的半導體層中植入深度變深。如此，在圖8的離子植入工程中，與圖7的離子植入工程不同，雜質的植入深度不均勻。在圖8的離子植入工程中，雜質的植入深度在溝槽40附近處局部較深。當在溝槽40附近處雜質的植入深度局部較深時，p型雜質濃度分佈將根據植入深度而發生變化。而且，溝槽40附近處的雜質的植入深度將根據凹部70的深度而發生變化。由於難以正確地對凹部70的深度進行控制，因此溝槽40附近處的雜質植入深度的偏差將變大。因此，由於溝槽40附近處的植入深度的偏差，而使溝槽40附近處的p型 雜質濃度的偏差變大。如此，在圖8的離子植入工程中，溝槽40附近處的p型雜質的植入深度的偏差與p型雜質濃度的偏差將變大。因此，所製造出的IGBT的閘極閾值與導通電壓的偏差將變大。
相對於此，在圖7所示的本實施方式的離子植入工程中，由於蓋絕緣膜46的表面46a和表面絕緣膜42b的表面42c存在於大致同一平面上，因此不會出現在溝槽40附近處雜質的植入深度局部較深的情況。因此，在溝槽40附近的半導體基板12中，在p型雜質的植入深度和p型雜質濃度上不易產生偏差。根據該方法，能夠對所製造出的IGBT10的閘極閾值和導通電壓的偏差進行抑制。
當實施了對主體區域24的離子植入後，接下來，實施對射極區域20的離子植入。在此，如圖9所示，在表面45上形成掩膜層50。在圖9中，斜線部分表示被掩膜層50覆蓋的區域。掩膜層50具有開口部51。開口部51被配置在應當形成射極區域20的範圍21和被兩個範圍21所夾的蓋絕緣膜46上。即，開口部51的輪廓(即，掩膜層50的邊緣)以從蓋絕緣膜46的表面46a跨至表面絕緣膜42b的表面42c的方式而延伸。換言之，開口部51的輪廓以橫穿溝槽40的方式而配置。在開口部51內，蓋絕緣膜46和表面絕緣膜42b露出。這種掩膜層50(即，開口部51的輪廓橫穿溝槽40的掩膜層50)無法高精度地形成於具有凹凸(例如，圖8的凹部70等)的表面上。相對於此，在本實施方式的方法中，由於在表面 45上未形成凹凸，因此能夠高精度地形成掩膜層50。當形成了掩膜層50後，從半導體基板12的表面12a側(即，表面45側)通過掩膜層50而向半導體基板12植入n型雜質。在此，與對主體區域24的離子植入相同，在使半導體基板12旋轉的同時，以使植入方向相對於旋轉軸而傾斜的方式而植入n型雜質。由於掩膜層50阻止了n型雜質，因此在被掩膜層50覆蓋的範圍內，半導體基板12中不會被植入有n型雜質。n型雜質被植入至開口部51內的半導體基板12中。由於高精度地形成了掩膜層50，因此高精度地控制了n型雜質的植入範圍。另外，對射極區域20的植入，也與對主體區域24的植入相同，從而抑制了溝槽40附近處的植入深度的偏差和雜質濃度的偏差。由此，也能夠抑制IGBT10的閘極閾值和導通電壓的偏差。
當實施了對射極電極區20的離子植入後，接下來，實施對主體接觸區域22的離子植入。即，在表面45上形成與主體接觸區域22相對應的掩膜層，並通過掩膜層而向半導體基板12植入p型雜質。
當實施了對主體接觸區域22的離子植入後，通過對半導體基板12進行熱處理，從而使被植入到半導體基板內的雜質擴散以及活性化。由此，在半導體基板12內，形成了射極區域20、主體接觸區域22以及主體區域24。該熱處理以對溫度以及時間進行控制的方式而被實施，使得雜質有效地進行活性化並且擴散至所需的範圍內。因 此，能夠防止雜質擴散到所需的範圍以外的情況。
接下來，如圖10所示，在表面45上形成層間絕緣膜47。層間絕緣膜47為NSG(Non doped Silicon Glass：無摻雜矽玻璃)膜。層間絕緣膜47被形成在表面45的整個區域中。即，層間絕緣膜47以從蓋絕緣膜46的表面46a跨至表面絕緣膜42b的表面42c而延伸的方式而被形成。一般情況下，NSG膜無法在具有凹凸的表面上均勻地形成。當欲在具有凹凸的表面上形成NSG膜時，在NSG膜中容易產生空隙等。因此，在具有凹凸的表面上形成絕緣膜的情況下，多數情況下，首先形成BPSG(Boron Phospho Silicate Glass：硼磷矽玻璃)膜，再在該BPSG膜上形成NSG膜。相對於此，在本實施方式中，由於表面45是平坦的，因此能夠在表面45上直接形成NSG膜(即，層間絕緣膜47)。由於無需形成BPSG膜，因此能夠效率良好地形成層間絕緣膜47。
接下來，使層間絕緣膜47殘留在溝槽40上，並通過蝕刻來去除除此以外的層間絕緣膜47和表面絕緣膜42b。由此，使半導體基板12的表面12a(即，射極電極區20、主體接觸區域22以及主體區域24)露出。接下來，如圖1所示，在半導體基板12的表面12a上形成射極電極60。接下來，向半導體基板12的背面12b植入雜質，之後，通過雷射退火，對半導體基板12的背面12b側的區進行局部熱處理，從而形成緩衝區域30和集極區域32。接下來，在半導體基板12的背面12b上形成集極 電極62。通過以上的工程，從而完成了IGBT10。
如以上說明那樣，在該製造方法中，在溝槽40內和半導體基板12的表面12a上堆積了電極層52之後，通過研磨來去除表面12a上的電極層52。因此，在研磨後，由溝槽40內的閘極電極44的表面44a和表面絕緣膜42b的表面42c所構成的表面極為平坦。因此，即使在蓋絕緣膜46的形成之後，表面45也很平坦。在對主體區域24以及射極區域20的雜質植入中，由於從平坦的表面45側向閘極電極44和半導體基板12植入雜質，因此對閘極電極44和半導體基板12的雜質的植入深度大致相同。因此，能夠防止在溝槽40附近處植入深度局部較深的情況。因此，能夠使溝槽40附近的植入深度和雜質濃度穩定。即，能夠抑制溝槽40附近的主體區域24的p型雜質濃度、溝槽40附近的主體區域24的深度方向上的位置、溝槽40附近的射極區域20的n型雜質濃度、以及溝槽40附近的射極區域20的深度方向上的位置的偏差。因此，根據該製造方法，能夠抑制所製造出的IGBT10之間的閘極閾值以及導通電壓的偏差。
另外，在該方法中，在形成蓋絕緣膜46之後，向半導體基板12植入雜質。被植入到半導體基板12中的雜質並未被暴露在用於形成蓋絕緣膜46的熱處理中。因此，能夠防止通過用於形成蓋絕緣膜46的熱處理而使雜質在半導體基板12中擴散的情況。即，在該方法中，能夠減少在雜質的植入後半導體基板12被暴露在熱量中的工程 的數量。因此，能夠形成小型的射極區域20、主體接觸區域22以及主體區域24。另外，在雜質植入後用於使雜質活性化的熱處理以對溫度以及時間進行控制的方式而被實施，使得雜質有效率地進行活性化並且擴散至所需的範圍內。因此，即使是該熱處理，也能夠防止雜質擴散至所需的範圍之外的情況。
對上述的實施方式的結構要素與申請專利範圍的構成要素的關係進行說明。實施形態的閘極電極44為申請專利範圍的溝槽內的電極層的一個示例。實施形態的表面絕緣膜42b為申請專利範圍的基底層的一個示例。實施形態的對主體區域24的p型雜質的植入工程為申請專利範圍的植入雜質的工程的一個示例。此外，實施形態的對射極區域20的n型雜質的植入工程也是申請專利範圍的植入雜質的工程的一個示例。本實施方式的掩膜層50為申請專利範圍的掩膜層的一個示例。本實施方式的層間絕緣膜47為申請專利範圍的NSG膜的一個示例。
另外，在上述的實施形態中，在研磨工程中，使表面絕緣膜42b露出。但是，如圖11所示，亦可在研磨工程中，將表面絕緣膜42b也去除而使半導體基板12露出。在該情況下，之後，在形成蓋絕緣膜46時，如圖12所示，在半導體基板12的表層部上也形成有絕緣膜72。圖12所示的構造實質上與圖6所示的構造等同。因此，能夠以與上述的實施形態相同的方式來進行之後的工程。另外，在該情況下，半導體基板12為申請專利範圍的基底 層的一個示例。
另外，在上述的實施形態中，對IGBT的製造工程進行了說明。但是，也可以將本說明書所公開的技術應用於MOSFET的製造工程中。在圖1的IGBT10中，如果將集極區域32置換為高濃度的n型區域(汲極區域)，則成為MOSFET。即使在MOSFET的製造工程中，也能夠在溝槽附近處使植入深度和雜質濃度穩定，並能夠抑制MOSFET的閘極閾值以及導通電阻的偏差。
此外，在上述的實施方式中，對相對於半導體基板12斜向植入雜質的情況進行了說明。即，在半導體基板12的中心軸C1(厚度方向)與離子植入方向之間設置角度θ1而植入雜質。但是，在相對於半導體基板而垂直地植入雜質的情況(即，離子植入方向成為與厚度方向平行的情況)下，也可以應用本說明書所公開的技術。即使在相對於半導體基板而垂直地植入雜質的情況下，當像圖8那樣在溝槽40的上部形成有凹部70時，在溝槽40附近的半導體層中雜質的植入深度也局部較深。因此，即使在相對於半導體基板而垂直地植入雜質的情況下，亦可根據本說明書所公開的技術，防止在溝槽40的附近的半導體層中雜質的植入深度局部較深的情況。
此外，在上述的實施方式中，電極層52(即，閘極電極44)由多晶矽所構成。但是，電極層52也可以由其他的半導體材料而形成。
另外，雖然在上述的實施形態中，半導體基板12由 矽所構成，但半導體基板12也可以由如SiC等這樣的其他半導體材料所構成。另外，在電極層52為多晶矽、半導體基板12為SiC的情況下，在電極層52和半導體基板12之間，在相對於被植入的雜質的阻力(即，使被植入的雜質停止的能力)上存在差異。因此，如果與上述的實施形態相比，則溝槽40內的相對於電極層52的植入深度與相對於半導體基板12的植入深度之差變大。但是，即使在該情況下，與在像圖8那樣形成有凹部70的狀態下植入雜質的情況相比，也能夠以均勻的深度而植入雜質。此外，由於多晶矽和SiC均為半導體材料，因此在相對於被植入的雜質的阻力上並不存在那樣大的差異。因此，上述的植入深度的差異並未變得那樣大。因此，即使在該情況下，也能夠正確地對溝槽附近的半導體層的雜質濃度進行控制。
另外，也可以以與上述的實施形態不同的方式來配置半導體區域。例如，如圖13~15所示，亦可變更射極區域20、主體接觸區域22以及主體區域24的配置。在該示例中，如圖13所示，在半導體基板12的表面12a上，多個射極區域20在與溝槽40正交的方向上以直線狀延伸。主體區域24和主體接觸區域22在射極區域20之間的間隔部分上露出。如圖14、15所示，主體區域24也被形成於射極區域20和主體接觸區域22的下側。因此，射極區域20和主體接觸區域22通過主體區域24而從漂移區域28分離。漂移區域28、緩衝區域30以及集極區域 32以與圖1相同的方式而形成。即使是圖13~15所示的半導體裝置，也能夠通過使用與上述的實施形態相同的製造方法，來正確地對溝槽40附近的半導體區域的雜質植入深度以及雜質濃度進行控制。此外，能夠防止被植入的雜質過度地擴散的情況。
關於本說明書所公開的技術要素，列述如下。另外，以下的各技術要素為分別獨立且有用的要素。
本說明書所公開的一個示例的製造方法還可以具有如下工程：形成開口部的輪廓以從蓋絕緣膜的表面跨至基底層的表面的方式而延伸的掩膜層。在該情況下，也可以在植入雜質的工程中，經由前述掩膜層而植入雜質。
根據該結構，由於基板的表面平坦，因此能夠高精度地形成掩膜層。因此，能夠高精度地對雜質的植入範圍進行控制。
本說明書所公開的一個示例的製造方法還可以具有如下工程：在從溝槽內的電極層跨至半導體基板的範圍內植入雜質之後，形成以從蓋絕緣膜的表面跨至基底層的表面的方式而延伸的NSG膜。
根據該結構，由於基板的表面平坦，因此能夠適宜地形成NSG膜。
雖然上文對本發明的具體示例進行了詳細說明，但這些情況僅為例示，並非對申請專利範圍進行限定。在申請專利範圍所記載的技術中，包含各種各樣地對上文所例示的具體示例進行改變、變更的內容。
本說明書或附圖中所說明的技術要素為單獨或通過各種組合而發揮技術上的有用性的要素，且並未限定於申請時申請專利範圍記載的組合。此外，本說明書或附圖所例示的技術為同時實現多個目的的技術，且實現其中一個目的這本身就具有技術上的有用性。

Claims (3)

  1. 一種製造方法，其為絕緣閘型開關元件的製造方法，該製造方法具有：在半導體基板的表面上形成溝槽的工程；在前述溝槽內形成閘極絕緣膜的工程；在前述閘極絕緣膜形成後，在前述溝槽內和前述表面上堆積由半導體構成的電極層的工程；通過對前述電極層進行研磨，從而去除前述表面上的前述電極層而使其基底層露出的工程；在使前述基底層露出之後，通過對前述半導體基板進行熱處理而在前述溝槽內的前述電極層的表層部上形成蓋絕緣膜的工程；在形成前述蓋絕緣膜之後，自前述表面側向從前述溝槽內的前述電極層跨至前述半導體基板的範圍內植入雜質的工程。
  2. 如申請專利範圍第1項之製造方法，其中，更具有如下工程：形成開口部的輪廓以從前述蓋絕緣膜的表面跨至前述基底層的表面的方式而延伸的掩膜層，在植入前述雜質的工程中，經由前述掩膜層而植入雜質。
  3. 如申請專利範圍第1或2項之製造方法，其中，更具有：如下述工程，即在從前述溝槽內的前述電極層跨至前述半導體基板的範圍內植入了雜質之後，形成從前述蓋絕緣膜的表面跨至前述基底層的表面而延伸的NSG膜。
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