JP2020080343A - 絶縁ゲートバイポーラトランジスタとその製造方法 - Google Patents

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真也 岩崎
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博司 細川
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Yuma Toshida
祐麻 利田
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Abstract

【課題】 矩形トレンチを有するＩＧＢＴにおいて、ラッチアップを抑制する技術を提供する。【解決手段】 矩形トレンチを有する絶縁ゲートバイポーラトランジスタにおいて、ボディコンタクト領域が直線トレンチの側面に接しており、エミッタ領域が直線トレンチの側面に接するとともに、ボディコンタクト領域に隣接しており、ボディコンタクト領域は、直線トレンチの側面に接するとともにエミッタ領域に隣接する位置に、矩形領域内の中央側の部分よりも深さ方向に突出した突出部分を有する。【選択図】図３

Description

本明細書が開示する技術は、絶縁ゲートバイポーラトランジスタとその製造方法に関する。
特許文献１には、絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴ（insulated gate bipolar transistor）ということもある）が開示されている。特許文献１のＩＧＢＴでは、半導体基板の上面に矩形トレンチが形成されており、その矩形トレンチ内にトレンチゲートが設けられている。矩形トレンチに囲まれた矩形領域内に、ｐ型のボディコンタクト領域とｎ型のエミッタ領域が設けられている。ボディコンタクト領域とエミッタ領域は、矩形トレンチの一辺を構成する直線トレンチの側面に接するとともに隣接して配置されている。
特開２０１７−１７２２２号公報
このようなＩＧＢＴでは、半導体基板の裏面側から注入された正孔キャリアがボディコンタクト領域を介して排出される。注入された正孔キャリアのうちの一部は、エミッタ領域の下方において、半導体基板の裏面側から表面側に向けて矩形トレンチの側面に沿って移動してくる。このような正孔キャリアがエミッタ領域に流入すると、寄生トランジスタが動作するラッチアップが発生してしまう。ラッチアップを抑えるためには、正孔キャリアがボディコンタクト領域に効率的に排出されるようにするのが望ましい。本願明細書は、矩形トレンチを有するＩＧＢＴにおいて、ラッチアップを抑制する技術を提供する。
本明細書が開示する絶縁ゲートバイポーラトランジスタの製造方法は、半導体基板の一方の主面に矩形状に配置された矩形トレンチを形成する工程と、前記矩形トレンチの内面にゲート絶縁膜を成膜する工程と、前記ゲート絶縁膜を成膜した後に、前記矩形トレンチ内にゲート電極を充填する工程であって、前記ゲート電極の上面が前記半導体基板の前記一方の主面よりも深い位置にある、工程と、イオン注入技術を利用して、前記矩形トレンチに囲まれた矩形領域内の一部に第１導電型のボディコンタクト領域を形成する工程であって、前記ボディコンタクト領域は、前記矩形トレンチの一辺を構成する直線トレンチの側面に接するとともに、前記直線トレンチの前記側面に接して配置される第２導電型のエミッタ領域の形成区域に隣接する位置に形成される、工程と、を備えることができる。前記ボディコンタクト領域を形成する工程では、第１導電型不純物が、前記直線トレンチの内側と外側を跨いて注入される。ここで、前記エミッタ領域の形成区域とは、前記絶縁ゲートバイポーラトランジスタの完成物において前記エミッタ領域が形成される区域のことであり、前記ボディコンタクト領域をイオン注入で形成するよりも前にその形成区域に前記エミッタ領域が形成されていてもよく、前記ボディコンタクト領域をイオン注入で形成した後にその形成区域に前記エミッタ領域が形成されてもよい。前記ボディコンタクト領域の深さは、前記直線トレンチの前記側面に向けて接近するにつれて増加してもよい。また、前記ゲート電極の材料がポリシリコンであってもよい。この製造方法では、前記ボディコンタクト領域をイオン注入で形成するときに、前記第１導電型不純物が、前記直線トレンチの内側と外側を跨いて注入される。このとき、前記直線トレンチ内に充填されている前記ゲート電極の上面が前記半導体基板の前記一方の主面よりも深い位置にある。このため、前記直線トレンチの前記ゲート電極の上面から前記ゲート電極内に注入された前記第１導電型不純物の深さは、前記半導体基板の前記一方の主面から前記半導体基板内に注入された前記第１導電型不純物の深さよりも深くなる。前記ゲート電極内に注入された前記第１導電型不純物の一部は、面方向に拡散して導入される。このため、その面方向において、前記直線トレンチの前記側面に接する位置にも前記第１導電型不純物が導入される。これにより、前記ボディコンタクト領域は、前記直線トレンチの前記側面に接する位置に深く形成される。このように深く形成された前記ボディコンタクト領域の一部は、前記エミッタ領域に隣接した位置に配置されることから、前記エミッタ領域の下方の矩形トレンチの側面に沿って移動してきたキャリアを効率的に排出することができる。このため、上記製造方法で製造された絶縁ゲートバイポーラトランジスタでは、ラッチアップが抑制される。
本明細書が開示する絶縁ゲートバイポーラトランジスタは、半導体基板と、前記半導体基板の一方の主面上に設けられているエミッタ電極と、前記半導体基板の前記一方の主面に矩形状に配置された矩形トレンチ内に設けられているトレンチゲートと、を備えることができる。前記半導体基板は、前記矩形トレンチに囲まれた矩形領域内の一部に設けられており、前記エミッタ電極に接している第１導電型のボディコンタクト領域と、前記矩形領域内の一部に設けられており、前記エミッタ電極に接している第２導電型のエミッタ領域と、を有することができる。前記矩形トレンチは、前記矩形トレンチの一辺を構成する直線トレンチを有することができる。前記ボディコンタクト領域は、前記直線トレンチの側面に接している。前記エミッタ領域は、前記直線トレンチの前記側面に接するとともに、前記ボディコンタクト領域に隣接している。前記ボディコンタクト領域は、前記直線トレンチの前記側面に接するとともに前記エミッタ領域に隣接する位置に、前記矩形領域内の中央側の部分よりも深さ方向に突出した突出部分を有することができる。前記突出部分の深さは、前記直線トレンチの前記側面に向けて接近するにつれて増加してもよい。この絶縁ゲートバイポーラトランジスタでは、前記ボディコンタクト領域の前記突出部分が、前記エミッタ領域に隣接した位置に配置されていることから、前記エミッタ領域の下方の矩形トレンチの側面に沿って移動してきたキャリアを効率的に排出することができる。このため、上記絶縁ゲートバイポーラトランジスタでは、ラッチアップが抑制される。
半導体基板の上面を示す平面図。 図１のＩＩ−ＩＩ線における縦断面図。 図１のＩＩＩ−ＩＩＩ線における縦断面図。 図１のＩＶ−ＩＶ線における縦断面図。 図１のＶ−Ｖ線における縦断面図。 矩形領域の拡大平面図。 図２のエミッタ領域及びその周辺の拡大断面図。 図４のエミッタ領域及びその周辺の拡大断面図。 ＩＧＢＴの製造方法のうちのボディコンタクト領域を形成する一工程であって、図３に対応した拡大断面図。 ＩＧＢＴの製造方法のうちのボディコンタクト領域を形成する一工程であって、図３に対応した拡大断面図。 ＩＧＢＴの製造方法のうちのボディコンタクト領域を形成する一工程であって、図３に対応した拡大断面図。 ＩＧＢＴの製造方法のうちのボディコンタクト領域を形成する一工程であって、図３に対応した拡大断面図。 ＩＧＢＴの製造方法のうちのボディコンタクト領域を形成する一工程であって、図３に対応した拡大断面図。 ＩＧＢＴの製造方法のうちのボディコンタクト領域を形成する一工程であって、図３に対応した拡大断面図。 ＩＧＢＴの製造方法のうちのボディコンタクト領域を形成する一工程であって、図３に対応した拡大断面図。
図１〜５は、本実施形態に係るＩＧＢＴ１０を示している。図２〜５に示すように、ＩＧＢＴ１０は、シリコン単結晶の半導体基板２０と、エミッタ電極５０と、コレクタ電極６０と、を有している。エミッタ電極５０は、半導体基板２０の上面２０ａを被覆するように設けられている。コレクタ電極６０は、半導体基板２０の下面２０ｂを被覆するように設けられている。なお、図１では、エミッタ電極５０等の半導体基板２０の上面２０ａより上側の構造の図示を省略している。また、以下の説明では、上面２０ａに平行な一方向をｘ方向といい、上面２０ａに平行であるとともにｘ方向に直交する方向をｙ方向といい、半導体基板２０の深さ方向（すなわち、ｘ方向及びｙ方向に直交する方向）をｚ方向という。
図１に示すように、半導体基板２０の上面２０ａには、複数のトレンチ９１と、複数のトレンチ９２が形成されている。図２〜５に示すように、各トレンチ９１、９２は、半導体基板２０の上面２０ａに対して略垂直に（すなわち、ｚ方向に）伸びている。図１に示すように、各トレンチ９２は、半導体基板２０の上面２０ａを平面視したときに、ｘ方向に直線状に伸びている。複数のトレンチ９２が、ｙ方向に間隔を隔てて並んでいる。各トレンチ９１は、半導体基板２０の上面２０ａを平面視したときに、ｙ方向に直線状に伸びている。２つのトレンチ９２の間に挟まれた各範囲９５に、複数のトレンチ９１が配置されている。各トレンチ９１の両端が、その両側のトレンチ９２に接続されている。各トレンチ９１は、ｙ方向に隣接する他のトレンチ９１に対して、ｘ方向に位置がずれるように配置されている。トレンチ９１は、その各端部において、各トレンチ９２と三差路状に交差している。トレンチ９１及び９２によって、半導体基板２０の上面２０ａが、矩形の領域に仕切られている。以下では、トレンチ９１、９２によって仕切られた矩形の半導体領域を、矩形領域１２と呼ぶ。また、以下では、１つの矩形領域１２の周囲を囲んでいるトレンチ９１、９２のセットを、矩形トレンチと呼ぶ。
図１〜５に示すように、矩形トレンチの内面（すなわち、底面と側面）は、ゲート絶縁膜８２で覆われている。矩形トレンチ内には、ゲート電極８０が設けられている。ゲート電極８０は、ゲート絶縁膜８２を介して半導体基板２０に対向している。ゲート電極８０は、ゲート絶縁膜８２によって半導体基板２０から絶縁されている。ゲート絶縁膜８２とゲート電極８０を組み合わせた構造をトレンチゲートという。ゲート電極８０は、トレンチ９１の内部とトレンチ９２の内部とに跨って設けられている。したがって、ゲート電極８０は、矩形トレンチに沿って矩形状に延びている。このため、図１に示すように上側から平面視したときに、各矩形領域１２の周囲が、ゲート電極８０によって囲まれている。また、図２〜５に示すように、ゲート電極８０の上面は層間絶縁膜７８で覆われている。トレンチ９１、９２近傍の半導体基板２０の上面２０ａも層間絶縁膜７８に覆われている。層間絶縁膜７８を覆うようにエミッタ電極５０が設けられている。層間絶縁膜７８によって、ゲート電極８０はエミッタ電極５０から絶縁されている。エミッタ電極５０は、層間絶縁膜７８が設けられていない開口部７９内で、半導体基板２０の上面２０ａに接している。
次に、各矩形領域１２の構造について説明する。なお、各矩形領域１２の構造は互いに等しいので、以下では、１つの矩形領域１２の構造について説明する。図６は、１つの矩形領域１２を拡大した平面図を示している。図６に示すように、矩形トレンチは、２つのトレンチ９１（トレンチ９１−１及び９１−２）と、２つのトレンチ９２（トレンチ９２−１及び９２−２）によって構成されている。言い換えると、矩形領域１２は、トレンチ９１−１、９１−２、９２−１及び９２−２によって囲まれている。以下では、矩形領域１２のうち、トレンチ９１−１とトレンチ９２−１との接続部に隣接する部分をコーナー部７１といい、トレンチ９２−１とトレンチ９１−２との接続部に隣接する部分をコーナー部７２といい、トレンチ９１−２とトレンチ９２−２との接続部に隣接する部分をコーナー部７３といい、トレンチ９２−２とトレンチ９１−１との接続部に隣接する部分をコーナー部７４という。また、トレンチ９２−１には、隣の矩形トレンチを構成するトレンチ９１−３が接続されている。また、トレンチ９２−２には、隣の矩形トレンチを構成するトレンチ９１−４が接続されている。また、図６は、破線によって開口部７９の位置を示している。図６に示すように、開口部７９は、矩形領域１２内に配置されている。開口部７９内では、エミッタ電極５０が半導体基板２０の上面２０ａに接している。
図２〜６に示すように、矩形領域１２の内部には、エミッタ領域２２、ボディコンタクト領域２４、表層ボディ領域２６、分離ボディ領域２７、ピラー領域２８、バリア領域３０、下部ボディ領域３２が配置されている。
ピラー領域２８は、ｎ型不純物濃度が低いｎ型半導体によって構成されている。図２に示すように、ピラー領域２８は、半導体基板２０の上面２０ａに露出する範囲に配置されている。図２、６に示すように、ピラー領域２８は、矩形領域１２の中央部に配置されており、開口部７９内でエミッタ電極５０とショットキー接触している。
ボディコンタクト領域２４は、ｐ型不純物濃度が高いｐ型半導体によって構成されている。図２〜５に示すように、ボディコンタクト領域２４は、半導体基板２０の上面２０ａに露出する範囲に配置されている。図６に示すように、ボディコンタクト領域２４は、上面２０ａにおいてピラー領域２８の周囲を囲んでいる。図２〜６に示すように、ボディコンタクト領域２４は、開口部７９内でエミッタ電極５０とオーミック接触している。ボディコンタクト領域２４はさらに、トレンチ９１−１、９１−２、９２−１、９２−２内のゲート絶縁膜８２の側面に接している。なお、以下では、トレンチ内のゲート絶縁膜の側面に接していることを、「トレンチの側面に接している」という場合がある。図６に示すように、ボディコンタクト領域２４は、ピラー領域２８の周囲を囲む部分から各トレンチ９１−１、９１−２、９２−１、９２−２に向けて伸びる部分を有している。本明細書では特に、ボディコンタクト領域２４のうちのエミッタ領域２２に隣接する部分、より詳細には、Ｙ方向においてエミッタ領域２２に隣接するボディコンタクト領域２４の一部を、隣接部分２４ａという。図３、４に示すように、ボディコンタクト領域２４はさらに、隣接部分２４ａに対応する範囲において、矩形領域１２内の中央側の部分（すなわち、ピラー領域２８の周囲を囲む部分）よりも深さ方向に突出した突出部分２４ｂを有している。突出部分２４ｂの深さは、トレンチ９１−１、９１−２の側面に向けて接近するにつれて増加している。
エミッタ領域２２は、ｎ型不純物濃度が高いｎ型半導体により構成されている。図６に示すように、１つの矩形領域１２の中に２つのエミッタ領域２２が設けられている。図２、４に示すように、各エミッタ領域２２は、半導体基板２０の上面２０ａに露出する範囲に配置されている。図２、４、６に示すように、各エミッタ領域２２は、開口部７９内でエミッタ電極５０とオーミック接触している。図６に示すように、一方のエミッタ領域２２は、トレンチ９１−１の中央部の位置でトレンチ９１−１の側面に接している。他方のエミッタ領域２２は、トレンチ９１−２の中央部の位置でトレンチ９１−２の側面に接している。一例ではあるが、エミッタ領域２２の平面形状（図６に示す形状）は、ｘ方向の幅（トレンチの側面に垂直方向の幅）が、ｙ方向の幅（トレンチの長手方向の幅）の１／２よりも長い。このため、後述するように、エミッタ領域２２の下方の分離ボディ領域２７に移動してきた正孔キャリアの多くは、ボディコンタクト領域２４の隣接部分２４ａから排出される。
表層ボディ領域２６は、ボディコンタクト領域２４よりもｐ型不純物濃度が低い半導体により構成されている。図４、５に示すように、表層ボディ領域２６は、半導体基板２０の上面２０ａに露出する範囲に配置されている。図６に示すように、表層ボディ領域２６は、ボディコンタクト領域２４によって６つの領域に分離されている。表層ボディ領域２６の１つは、コーナー部７１において、トレンチ９１−１及び９２−１の側面に接している。表層ボディ領域２６の他の１つは、コーナー部７２において、トレンチ９１−２及び９２−１の側面に接している。表層ボディ領域２６の他の１つは、コーナー部７３において、トレンチ９１−２及び９２−２の側面に接している。表層ボディ領域２６の他の１つは、コーナー部７４において、トレンチ９１−１及び９２−２の側面に接している。表層ボディ領域２６の他の１つは、コーナー部７１とコーナー部７２の間において、トレンチ９２−１の中央部の位置でトレンチ９２−１の側面に接している。表層ボディ領域２６の他の１つは、コーナー部７３とコーナー部７４の間において、トレンチ９２−２の中央部の位置でトレンチ９２−２の側面に接している。表層ボディ領域２６は、開口部７９内でエミッタ電極５０に接している。
分離ボディ領域２７は、ボディコンタクト領域２４よりもｐ型不純物濃度が低いｐ型半導体により構成されている。表層ボディ領域２６と分離ボディ領域２７のｐ型不純物濃度は略等しい。図２〜５に示すように、分離ボディ領域２７は、エミッタ領域２２、ボディコンタクト領域２４及び表層ボディ領域２６の下側に設けられている。分離ボディ領域２７は、エミッタ領域２２、ボディコンタクト領域２４及び表層ボディ領域２６に対して下側から接している。分離ボディ領域２７は、ピラー領域２８の下部を除いて、矩形領域１２の面方向（ｘ方向及びｙ方向）の全域に広がっている。ピラー領域２８は、上面２０ａから下方向に伸びて分離ボディ領域２７を貫通している。分離ボディ領域２７は、エミッタ領域２２、ボディコンタクト領域２４及び表層ボディ領域２６の下側で、トレンチ９１−１、９１−２、９２−１及び９２−２の側面に接している。
バリア領域３０は、エミッタ領域２２よりもｎ型不純物が低いｎ型半導体によって構成されている。図２〜５に示すように、バリア領域３０は、分離ボディ領域２７及びピラー領域２８の下側に配置されている。バリア領域３０は、分離ボディ領域２７及びピラー領域２８に対して下側から接している。バリア領域３０は、矩形領域１２の面方向の全域に広がっている。バリア領域３０は、分離ボディ領域２７の下側で、トレンチ９１−１、９１−２、９２−１及び９２−２の側面に接している。バリア領域３０は、分離ボディ領域２７によって、エミッタ領域２２から分離されている。
下部ボディ領域３２は、ボディコンタクト領域２４よりもｐ型不純物濃度が低いｐ型半導体によって構成されている。図２〜５に示すように、下部ボディ領域３２は、バリア領域３０の下側に配置されている。下部ボディ領域３２は、バリア領域３０に対して下側から接している。下部ボディ領域３２は、矩形領域１２の面方向の全域に広がっている。下部ボディ領域３２は、バリア領域３０の下側で、トレンチ９１−１、９１−２、９２−１及び９２−２の側面に接している。下部ボディ領域３２は、バリア領域３０によって、分離ボディ領域２７から分離されている。
半導体基板２０は、ドリフト領域３４とコレクタ領域３６を有している。複数の矩形領域１２の下側に、ドリフト領域３４とコレクタ領域３６が配置されている。
ドリフト領域３４は、バリア領域３０及びピラー領域２８よりもｎ型不純物濃度が低いｎ型半導体により構成されている。図２〜５に示すように、ドリフト領域３４は、下部ボディ領域３２の下側に配置されている。ドリフト領域３４は、下部ボディ領域３２に対して下側から接している。ドリフト領域３４は、複数の矩形領域１２の下側の範囲に跨って面方向に伸びている。ドリフト領域３４は、半導体基板２０の面方向の全域に広がっている。ドリフト領域３４は、各トレンチ９１、９２の下端部に接している。ドリフト領域３４は、下部ボディ領域３２によってバリア領域３０から分離されている。
コレクタ領域３６は、分離ボディ領域２７及び下部ボディ領域３２よりもｐ型不純物濃度が高いｐ型半導体により構成されている。図２〜５に示すように、コレクタ領域３６は、ドリフト領域３４の下側に配置されている。コレクタ領域３６は、ドリフト領域３４に対して下側から接している。コレクタ領域３６は、ドリフト領域３４によって下部ボディ領域３２から分離されている。コレクタ領域３６は、半導体基板２０の下面２０ｂに露出する範囲に配置されている。コレクタ領域３６は、コレクタ電極６０にオーミック接触している。
次に、ＩＧＢＴ１０の動作について説明する。ＩＧＢＴ１０の使用時に、コレクタ電極６０とエミッタ電極５０の間にコレクタ電極６０がプラスとなる電圧が印加される。ゲート電極８０にゲート閾値以上の電圧を印加すると、ゲート絶縁膜８２に接している範囲の表層ボディ領域２６、分離ボディ領域２７及び下部ボディ領域３２がｎ型に反転し、チャネルが形成される。例えば、図２に示す断面においては、トレンチ９１のゲート絶縁膜８２に接する範囲の分離ボディ領域２７と下部ボディ領域３２にチャネルが形成される。チャネルが形成されると、電子キャリアが、エミッタ電極５０から、エミッタ領域２２とチャネルを通ってドリフト領域３４に流入する。これと同時に、正孔キャリアが、コレクタ電極６０から、コレクタ領域３６を通ってドリフト領域３４に流入する。すると、ドリフト領域３４の電気抵抗が伝導度変調現象によって低下する。ドリフト領域３４に流入した電子キャリアは、ドリフト領域３４とコレクタ領域３６を通過して、コレクタ電極６０へと流れる。このようにして、電子がエミッタ電極５０からコレクタ電極６０に流れることで、ＩＧＢＴ１０に電流が流れる。
また、ドリフト領域３４に流入した正孔キャリアは、下部ボディ領域３２とバリア領域３０を通過して分離ボディ領域２７へ流れ、その後、ボディコンタクト領域２４からエミッタ電極５０へ流れる。このとき、バリア領域３０が正孔キャリアの流れを遮る障壁となる。したがって、正孔キャリアが分離ボディ領域２７へ流れることが抑制される。これによって、ドリフト領域３４内の正孔キャリアの濃度が上昇するので、ドリフト領域３４の電気抵抗がより低減される。このため、ＩＧＢＴ１０のオン電圧が低減される。
図７は、図２のエミッタ領域２２近傍の拡大図を示している。また、図８は、図４のエミッタ領域２２近傍の拡大図を示している。図７、８に示すように、エミッタ領域２２の下方の分離ボディ領域２７には、矢印８４に示すように正孔キャリアが流入する。図８に示すように、ボディコンタクト領域２４のうちのエミッタ領域２２に隣接する隣接部分２４ａには、突出部分２４ｂが形成されている。このため、エミッタ領域２２の下方の分離ボディ領域２７と突出部分２４ｂの間の距離が短くなっており、この間の正孔キャリアに対する電気抵抗が低くなっている。したがって、エミッタ領域２２の下方の分離ボディ領域２７に流入した正孔キャリアの大部分が、矢印８６に示すように効率的に突出部分２４ｂ、すなわち、ボディコンタクト領域２４へ流れることができる。このように、本実施形態のＩＧＢＴ１０では、多くの正孔キャリアが電気抵抗の低い経路を通ってボディコンタクト領域２４の突出部２４ｂへ流れることができるので、エミッタ領域２２の下方の分離ボディ領域２７の電位が高くなり難い。このため、ＩＧＢＴ１０では、分離ボディ領域２７からエミッタ領域２２に正孔キャリアが流入し難く、ラッチアップが抑制されている。
なお、上述した実施形態では、ボディコンタクト領域２４の突出部分２４ｂが、エミッタ領域２２よりも深く形成されていた。しかしながら、突出部分２４ｂ以外のボディコンタクト領域２４の深さがエミッタ領域２２よりも浅く形成されている場合、突出部分２４ｂもエミッタ領域２２よりも浅く形成されてもよい。
また、上述した実施形態では、ＩＧＢＴ１０がバリア領域３０とピラー領域２８を有していたが、ＩＧＢＴ１０がバリア領域３０とピラー領域２８を有していなくてもよい。この場合、分離ボディ領域２７が直接ドリフト領域３４に接する。このような構成でも、ＩＧＢＴが動作することができる。また、バリア領域３０を有するがピラー領域２８を有していない構成を採用してもよい。
次に、図３に対応した拡大断面図である図９〜図１５を参照して、ＩＧＢＴ１０の製造方法のうちのボディコンタクト領域２４を形成する工程について説明する。それ以外の工程については、既存の製造方法を採用することができる。
まず、図９に示すように、ドリフト領域３４と下部ボディ領域３２とバリア領域３０と分離ボディ領域２７が積層した半導体基板１０を準備する。下部ボディ領域３２とバリア領域３０と分離ボディ領域２７は、イオン注入技術を利用して、半導体基板２０の上面２０ａからドリフト領域３４内に不純物を注入することで形成されている。
次に、図１０に示すように、ＲＩＥ（Reactive Ion Etching）技術を利用して、半導体基板２０の上面２０ａから分離ボディ領域２７とバリア領域３０と下部ボディ領域３２を貫通してドリフト領域３４に達するトレンチＴＲを形成する。トレンチＴＲは、上記したトレンチ９１、９２に対応する。
次に、図１１に示すように、熱酸化技術を利用して、トレンチＴＲの内面及び半導体基板２０の上面２０ａにゲート絶縁膜８２を成膜する。
次に、図１２に示すように、ＣＶＤ技術を利用して、トレンチＴＲ内にポリシリコンのゲート電極８０を充填する。ゲート電極８０は、半導体基板２０の上面２０ａ上にも成膜される。
次に、図１３に示すように、ＲＩＥ（Reactive Ion Etching）技術を利用して、ゲート電極８０をエッチバックし、トレンチＴＲ内のみにゲート電極８０を残存させる。このとき、ゲート電極８０の上面８４ａは、半導体基板２０の上面２０ａよりも深い位置となるように調整される。
次に、図１４に示すように、イオン注入技術を利用して、ボディコンタクト領域２４を形成する位置に向けてｐ型不純物を照射する。このイオン注入工程では、ｐ型不純物が、ボディコンタクト領域２４が形成される半導体基板２０の上面２０ａのみならず、ボディコンタクト領域２４が形成される位置に隣接するトレンチＴＲ内にも照射され、トレンチＴＲの内側と外側を跨いて注入される。このとき、トレンチＴＲ内に充填されているゲート電極８０の上面８４ａが半導体基板２０の上面２０ａよりも深い位置にある。このため、トレンチＴＲのゲート電極８０の上面８４ａからゲート電極８０内に注入されたｐ型不純物の深さは、半導体基板２０の上面２０ａから半導体基板２０内に注入されたｐ型不純物の深さよりも深くなる。ゲート電極８０内に注入されたｐ型不純物の一部は、面方向に拡散して導入される。このため、その面方向において、トレンチＴＲの側面に接する位置（図１４中の破線で囲まれた位置）にもｐ型不純物が導入される。
次に、図１５に示すように、アニール技術を利用して、導入したｐ型不純物を拡散させ、ボディコンタクト領域２４を形成する。トレンチＴＲの側面に接する位置にｐ型不純物が深く導入されているので、ボディコンタクト領域２４は、トレンチＴＲの側面に接する位置に深く形成される。このように、ボディコンタクト領域２４のうちのエミッタ領域２２に隣接する隣接部分２４ａにおいて、矩形領域の中央側よりも深く形成された突出部分２４ｂを選択的に形成することができる。
なお、上記製造方法に代えて多段イオン注入を利用すれば、エミッタ領域２２に隣接した位置のみならず、ボディコンタクト領域２４の全体を深く形成することができる。この場合も、正孔キャリアを効率的に排出することはできる。しかしながら、多段イオン注入では、複数回のイオン注入を実施する必要があり、製造コストが上昇してしまう。また、上記実施形態のＩＧＢＴが、半導体基板２０にダイオードが一体化された逆導通ＩＧＢＴとして構成された場合、ボディコンタクト領域２４の全体が深く形成されると、還流モードにおいて多量の正孔キャリアが注入され、スイッチング損失を増大させてしまう。上記製造方法では、１回のイオン注入を実施するだけで正孔キャリアの排出に有効な位置のボディコンタクト領域２４を選択的に深く形成することができる。また、逆導通ＩＧＢＴとして構成された場合でも、ボディコンタクト領域２４の全体を深く形成することがないので、還流モードにおいて多量の正孔キャリアが注入されることが抑えられ、スイッチング損失の増大を抑えることができる。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
１０ ：ＩＧＢＴ
１２ ：矩形領域
２０ ：半導体基板
２２ ：エミッタ領域
２４ ：ボディコンタクト領域
２４ａ ：隣接部分
２４ｂ ：突出部分
２６ ：表層ボディ領域
２７ ：分離ボディ領域
２８ ：ピラー領域
３０ ：バリア領域
３２ ：下部ボディ領域
３４ ：ドリフト領域
３６ ：コレクタ領域
５０ ：エミッタ電極
６０ ：コレクタ電極
７８ ：層間絶縁膜
７９ ：開口部
８０ ：ゲート電極
８２ ：ゲート絶縁膜
９１、９２：トレンチ

Claims (5)

  1. 絶縁ゲートバイポーラトランジスタの製造方法であって、
    半導体基板の一方の主面に矩形状に配置された矩形トレンチを形成する工程と、
    前記矩形トレンチの内面にゲート絶縁膜を成膜する工程と、
    前記ゲート絶縁膜を成膜した後に、前記矩形トレンチ内にゲート電極を充填する工程であって、前記ゲート電極の上面が前記半導体基板の前記一方の主面よりも深い位置にある、工程と、
    イオン注入技術を利用して、前記矩形トレンチに囲まれた矩形領域内の一部に第１導電型のボディコンタクト領域を形成する工程であって、前記ボディコンタクト領域は、前記矩形トレンチの一辺を構成する直線トレンチの側面に接するとともに、前記直線トレンチの前記側面に接して配置される第２導電型のエミッタ領域の形成区域に隣接する位置に形成される、工程と、を備えており、
    前記ボディコンタクト領域を形成する工程では、第１導電型不純物が、前記直線トレンチの内側と外側を跨いて注入される、製造方法。
  2. 前記ボディコンタクト領域の深さは、前記直線トレンチの前記側面に向けて接近するにつれて増加する、請求項１に記載の製造方法。
  3. 前記ゲート電極の材料がポリシリコンである、請求項１又は２に記載の製造方法。
  4. 絶縁ゲートバイポーラトランジスタであって、
    半導体基板と、
    前記半導体基板の一方の主面上に設けられているエミッタ電極と、
    前記半導体基板の前記一方の主面に矩形状に配置された矩形トレンチ内に設けられているトレンチゲートと、を備えており、
    前記半導体基板は、
    前記矩形トレンチに囲まれた矩形領域内の一部に設けられており、前記エミッタ電極に接している第１導電型のボディコンタクト領域と、
    前記矩形領域内の一部に設けられており、前記エミッタ電極に接している第２導電型のエミッタ領域と、を有しており、
    前記矩形トレンチは、前記矩形トレンチの一辺を構成する直線トレンチを有しており、
    前記ボディコンタクト領域は、前記直線トレンチの側面に接しており、
    前記エミッタ領域は、前記直線トレンチの前記側面に接するとともに、前記ボディコンタクト領域に隣接しており、
    前記ボディコンタクト領域は、前記直線トレンチの前記側面に接するとともに前記エミッタ領域に隣接する位置に、前記矩形領域内の中央側の部分よりも深さ方向に突出した突出部分を有する、絶縁ゲートバイポーラトランジスタ。
  5. 前記突出部分の深さは、前記直線トレンチの前記側面に向けて接近するにしたがって増加する、請求項４に記載の絶縁ゲートバイポーラトランジスタ。
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JP6274154B2 (ja) * 2015-05-27 2018-02-07 トヨタ自動車株式会社 逆導通ｉｇｂｔ
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