CN106972051B - 绝缘栅双极性晶体管 - Google Patents

绝缘栅双极性晶体管 Download PDF

Info

Publication number
CN106972051B
CN106972051B CN201611108931.9A CN201611108931A CN106972051B CN 106972051 B CN106972051 B CN 106972051B CN 201611108931 A CN201611108931 A CN 201611108931A CN 106972051 B CN106972051 B CN 106972051B
Authority
CN
China
Prior art keywords
region
trench
groove
rectangular
emitter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201611108931.9A
Other languages
English (en)
Other versions
CN106972051A (zh
Inventor
大河原淳
妹尾贤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Publication of CN106972051A publication Critical patent/CN106972051A/zh
Application granted granted Critical
Publication of CN106972051B publication Critical patent/CN106972051B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thyristors (AREA)

Abstract

本发明提供一种IGBT，具体提供一种使具有矩形沟槽的IGBT的饱和电流降低的技术。该IGBT具备：矩形沟槽，其具有第一沟槽～第四沟槽；栅电极，其被配置在矩形沟槽内。发射区具备：第一发射区，其与第一沟槽相接；第二发射区，其与第三沟槽相接。体接触区具备：第一体接触区，其与第二沟槽相接；第二体接触区，其与第四沟槽相接。表层体区在从各个连接部起至发射区的范围内与沟槽相接。

Description

绝缘栅双极性晶体管
技术领域
本说明书所公开的技术涉及一种绝缘栅双极性晶体管(IGBT)。
背景技术
专利文献1中公开了具有矩形沟槽的IGBT。在矩形沟槽内配置有栅电极。在被矩形沟槽包围的矩形区域(半导体区域)内配置有发射区(n型区域)、体接触区(p+型区域)、低浓度体区(p-型区域)等。发射区与发射极与矩形沟槽(即，栅绝缘膜)相接。体接触区与发射极相接。低浓度体区的一部分被配置在半导体基板的表层部上，且在此处与发射极和矩形沟槽相接。此外，低浓度体区的另一部分被配置于发射区与体接触区的下侧，并在发射区的下侧与矩形沟槽相接。此外，半导体基板具有漂移区与集电区。漂移区为被配置于低浓度体区的下侧的n型区域。集电区为被配置于漂移区的下侧的p型区域。集电区与集电极相接。
当该IGBT导通时，空穴从集电极向发射极流动，电子从发射极向集电极流动。当空穴从漂移区流入到矩形区域内的低浓度体区等时，空穴将避开矩形沟槽而流动。因此，在矩形沟槽的附近的漂移区中，空穴的浓度变高。尤其是，在矩形沟槽的各个沟槽的连接部(角落部)的附近的漂移区中，由于避开两个沟槽而流动的空穴集中，因此空穴的浓度变得非常高。因此，在连接部的附近处，漂移区的电阻变得非常低。因此，电子能够以低损耗在连接部的附近流动。因此，该IGBT导通电压较低。
此外，专利文献1中公开了，在与矩形沟槽的4个沟槽相接的位置处设置发射区的第一结构、以及在与矩形沟槽的对置的两个沟槽(以下称为第一沟槽、第三沟槽)相接的位置处设置发射区而在与其他两个沟槽(以下称为第二沟槽、第四沟槽)相接的位置处不设置发射区的第二结构。在第二结构中，与第一结构相比，IGBT的饱和电流变小。由此，能够提高IGBT的耐短路性能(在IGBT中流通有饱和电流的状态下IGBT所能够耐久的时间)。
在先技术文献
专利文献
专利文献1：日本特开2012-190938号公报
发明内容
发明所要解决的课题
在专利文献1的第二结构中，在邻接于不与发射区相接的第二沟槽和第四沟槽的整个范围内，配置有低浓度体区。因此，当IGBT导通时，在与第二沟槽和第四沟槽邻接的整个范围内形成有沟道。如此，当沟道在较广的范围内形成时，无法使饱和电流充分地降低。即，在专利文献1的第二结构中，虽然与第一结构相比饱和电流降低，但优选为进一步使饱和电流降低。为了减少形成沟道的范围，考虑到将第二沟槽和第四沟槽设定为较短。但是，当将第二沟槽和第四沟槽设定为较短时，矩形沟槽的尺寸将变小，从而矩形沟槽的形成变得困难。此外，当矩形沟槽变小时，在被矩形沟槽所包围的矩形区域内形成p型以及n型的区域也变得困难。因此，在将第二沟槽与第四沟槽设为较短这一方面存在界限。因此，在本说明书中，提供一种使具有矩形沟槽的IGBT的饱和电流降低的新的技术。
用于解决课题的方法
本说明书所公开的IGBT具备：半导体基板；发射极，其被配置在所述半导体基板的上表面上；集电极，其被配置在所述半导体基板的下表面上；矩形沟槽，其在所述上表面上以矩形形状而延伸；栅电极，其被配置在所述矩形沟槽内，并且通过绝缘膜而与所述半导体基板以及所述发射极绝缘。所述矩形沟槽具有第一沟槽至第四沟槽。所述第一沟槽在所述上表面上以直线状而延伸。所述第二沟槽在所述上表面上向与所述第一沟槽不同的方向以直线状而延伸，并且通过第一连接部而与所述第一沟槽连接。所述第三沟槽在所述上表面上向与所述第二沟槽不同的方向以直线状而延伸，并且通过第二连接部而与所述第二沟槽连接。所述第四沟槽在所述上表面上向与所述第一沟槽以及所述第三沟槽不同的方向以直线状而延伸，并且通过第三连接部而与所述第三沟槽连接，通过第四连接部而与所述第一沟槽连接。所述栅电极跨及所述第一沟槽的内部、所述第二沟槽的内部、所述第三沟槽的内部以及所述第四沟槽的内部而配置。所述半导体基板具有发射区、体接触区、表层体区、分离体区、漂移区以及集电区。所述发射区被配置于被所述矩形沟槽所包围的矩形区域内，并且为与所述发射极相接的n型区域。所述体接触区被配置在所述矩形区域内，并且为与所述发射极相接的p型区域。所述表层体区被配置在所述矩形区域内，并与所述发射极相接，并且为与所述体接触区相比p型杂质浓度较低的p型区域。所述分离体区相对于所述发射区、所述体接触区以及所述表层体区而从下侧相接，并与所述第一沟槽至第四沟槽相接，并且所述分离体区为与所述体接触区相比p型杂质浓度较低的p型区域。所述漂移区被配置在所述分离体区的下侧，并通过所述分离体区而与所述发射区分离，并且所述漂移区为与所述第一沟槽至第四沟槽的下端相接的n型区域。所述集电区被配置在所述漂移区的下侧，并且通过所述漂移区而与所述分离体区分离，并且所述集电区为与所述集电极相接的p型区域。所述发射区具备与所述第一沟槽相接的第一发射区、以及与所述第三沟槽相接的第二发射区。所述体接触区具备与所述第二沟槽相接的第一体接触区、以及与所述第四沟槽相接的第二体接触区。所述表层体区具备：第一表层体区，其在从所述第一连接部起至所述第一发射区的范围内与所述第一沟槽相接；第二表层体区，其在从所述第二连接部起至所述第二发射区的范围内与所述第三沟槽相接；第三表层体区，其在从所述第三连接部起至所述第二发射区的范围内与所述第三沟槽相接；第四表层体区，其在从所述第四连接部起至所述第一发射区的范围内与所述第一沟槽相接。
另外，漂移区可以与分离体区相接，也可以在漂移区与分离体区之间还存在其他区域。此外，第一发射区与第二发射区既可以相互连接，也可以相互分离。此外，第一体接触区与第二体接触区既可以相互连接，也可以相互分离。此外，第一表层体区至第四表层体区既可以相互连接，也可以相互分离。
在该IGBT中，在半导体基板的表层部(上表面附近的部分)上，于与第二沟槽相接的位置处配置有第一体接触区，于与第四沟槽相接的位置处配置有第二体接触区。在p型杂质浓度较高的第一体接触区和第二体接触区内未形成沟道。此外，在第一体接触区和第二体接触区的下侧，p型杂质浓度较低的分离体区与第二沟槽和第四沟槽相接。在分离体区内形成有沟道。但是，在这些部分中，由于分离体区的上部被第一体接触区和第二体接触区所覆盖，因此在这些部分的分离体区的沟道上几乎不流通有电流。因此，根据该结构，在配置有第一体接触区和第二体接触区的区域的周边处，实质上并未流通有电流。因此，根据该结构，能够降低IGBT的饱和电流。此外，当IGBT导通时，由于矩形沟槽的效果，从而在矩形沟槽的各个连接部(第一连接部至第四连接部)附近的漂移层中电阻变低。此外，在该结构中，在从矩形沟槽的各个连接部起至各个发射区的范围内形成有p型杂质浓度较低的表层体区(第一表层体区至第四表层体区)。因此，在IGBT导通时于与各个连接部邻接的范围内形成有沟道。因此，在电阻较低的各个连接部附近的漂移区内流通有电流。因此，IGBT的导通电压变低。如此，根据该结构，能够在获得通过矩形沟槽而实现的导通电压的减少效果的同时，使饱和电流降低。
附图说明
图1为表示半导体基板的上表面的俯视图。
图2为图1的Ⅱ-Ⅱ线处的纵剖视图。
图3为图1的Ⅲ-Ⅲ线处的纵剖视图。
图4为图1的Ⅳ-Ⅳ线处的纵剖视图。
图5为矩形区域的放大俯视图。
图6为比较例的IGBT的与图4相对应的纵剖视图。
图7为第一改变例的IGBT的与图5相对应的放大俯视图。
图8为第二改变例的IGBT的与图5相对应的放大俯视图。
图9为第二改变例的IGBT的与图2相对应的纵剖视图。
具体实施方式
图1～4表示实施方式所涉及的IGBT10。如图2～4所示，IGBT10具有半导体基板20、发射极50、集电极60。发射极50被配置在半导体基板20的上表面20a上。集电极60被配置在半导体基板20的下表面20b上。另外，在图1中，省略了发射极50等的与半导体基板20的上表面20a相比靠上侧的结构的图示。此外，在以下的说明中，将与上表面20a平行的一个方向称为x方向，将与上表面20a平行且与x方向正交的方向称为y方向，将半导体基板20的厚度方向(即，与x方向以及y方向正交的方向)称为z方向。
在半导体基板20的上表面20a上形成有多个沟槽91、多个沟槽92。如图2～4所示，各个沟槽91、92相对于半导体基板20的上表面20a大致垂直地(即，向z方向)延伸。如图1所示，当对半导体基板20的上表面20a进行俯视观察时，各个沟槽92在x方向上以直线状而延伸。多个沟槽92在y方向上隔开间隔而排列。当对半导体基板20的上表面20a进行俯视观察时，各个沟槽91在y方向上以直线状而延伸。在被夹于两个沟槽92之间的各个范围95内配置有多个沟槽91。各个沟槽91的两端与其两侧的沟槽92连接。各个沟槽91相对于在y方向上邻接的其他沟槽91，以在x方向上位置错开的方式而配置。沟槽91在其各个端部处，与各个沟槽92以三岔路状而交差。通过沟槽91以及92从而使半导体基板20的上表面20a被分割为矩形的区域。在下文中，将通过沟槽91、92而被分割的矩形的半导体区域称为矩形区域12。此外，在下文中，将包围着一个矩形区域12的周围的沟槽91、92的组合称为矩形沟槽。
矩形沟槽的内表面(即，底面与侧面)被栅绝缘膜82覆盖。在矩形沟槽内配置有栅电极80。栅电极80隔着栅绝缘膜82而与半导体基板20对置。栅电极80通过栅绝缘膜82而与半导体基板20绝缘。栅电极80跨及沟槽91的内部和沟槽92的内部而被配置。因此，从上侧俯视观察时，各个矩形区域12的周围被栅电极80所包围。此外，如图2～4所示，栅电极80的上表面被层间绝缘膜78覆盖。以覆盖层间绝缘膜78的方式而配置有发射极50。栅电极80通过层间绝缘膜78与发射极50绝缘。
接下来，对各个矩形区域12的结构进行说明。另外，由于各个矩形区域12的结构互为相同，因此在下文中对一个矩形区域12的结构进行说明。图5表示对一个矩形区域12进行放大观察时的俯视图。如图5所示，矩形沟槽由两个沟槽91(沟槽91-1以及91-2)、两个沟槽92(沟槽92-1以及92-2)而构成。换言之，矩形区域12被沟槽91-1、91-2、92-1以及92-2所包围。在下文中，将沟槽91-1与沟槽92-1相连接的部分称为连接部71。此外，将沟槽92-1与沟槽91-2相连接的部分称为连接部72。此外，将沟槽91-2与沟槽92-2相连接的部分称为连接部73。此外，将沟槽92-2与沟槽91-1相连接的部分称为连接部74。此外，在矩形区域12内，将与连接部71邻接的部分称为角落部71a，将与连接部72邻接的部分称为角落部72a，将与连接部73邻接的部分称为角落部73a，将与连接部74邻接的部分称为角落部74a。此外，在沟槽92-1中，于连接部75处连接有构成相邻的矩形沟槽的沟槽91-3。连接部75被配置在矩形沟槽的一条边的中央部处。此外，沟槽92-2 在连接部76处连接有构成相邻的矩形沟槽的沟槽91-4。连接部76与矩形沟槽的一条边的中央部连接。
如图2～5所示，在矩形区域12的内部配置有发射区22、体接触区24、表层体区26、分离体区27、柱区28、势垒区30、下部体区32。
柱区28由n型杂质浓度较低的n型半导体构成。如图2所示，柱区28被配置在露出于半导体基板20的上表面20a上的范围内。柱区28与发射极50肖特基接触。如图5所示，柱区28被配置在矩形区域12的中央部处。
体接触区24由p型杂质浓度较高的p型半导体构成。如图2、4所示，体接触区24被配置于在半导体基板20的上表面20a上露出的范围内。如图5所示，体接触区24在上表面20a上对柱区28的周围进行包围。体接触区24与发射极50欧姆接触。体接触区24具有延伸部24a～24d。延伸部24a、24b延伸至与沟槽92-1的内部的栅绝缘膜82相接的位置为止。延伸部24a与延伸部24b之间设置有间隔。延伸部24c、24d延伸至与沟槽92-2的内部的栅绝缘膜82相接的位置为止。在延伸部24c与延伸部24d之间设置有间隔。体接触区24不与沟槽91-1以及91-2的内部的栅绝缘膜82相接。另外，在下文中，将与沟槽的内部的栅绝缘膜相接的情况称为与沟槽相接。即，体接触区24与沟槽92-1以及92-2相接，而不与沟槽91-1以及91-2相接。
发射区22由n型杂质浓度较高的n型半导体构成。如图5所示，在一个矩形区域12的中部配置有两个发射区22a、22b。如图2所示，各个发射区22被配置于在半导体基板20的上表面20a上露出的范围内。各个发射区22与发射极50欧姆接触。如图5所示，一侧的发射区22a与沟槽91-1相接。发射区22a在矩形区域12的一条边的中央部的位置处与沟槽91-1相接。发射区22a不与沟槽92-1以及92-2相接。另一侧的发射区22b与沟槽91-2相接。发射区22b在矩形区域12的一条边的中央部的位置处与沟槽91-2相接。发射区22b不与沟槽92-1以及92-2相接。
表层体区26由与体接触区24相比p型杂质浓度较低的半导体构成。如图3、4所示，表层体区26被配置于在半导体基板20的上表面20a上露出的范围内。表层体区26与发射极50相接。如图5所示，表层体区26通过体接触区24而被分离为6个区域26a～26f。表层体区26a在角落部71a处与沟槽91-1以及92-1相接。表层体区26a在从角落部71a起至发射区22a的整个范围内与沟槽91-1相接。表层体区26b在角落部72a处与沟槽91-2以及92-1相接。表层体区26b在从角落部72a起至发射区22b的整个范围内与沟槽91-2相接。表层体区26c在角落部73a处与沟槽91-2以及92-2相接。表层体区26c在从角落部73a起至发射区22b的整个范围内与沟槽91-2相接。表层体区26d在角落部74a处与沟槽91-1以及92-2相接。表层体区26d在从角落部74a起至发射区22a的整个范围内与沟槽91-1相接。表层体区26e在体接触区24的延伸部24a与延伸部24b之间的位置处与沟槽92-1相接。表层体区26e在连接部75处与沟槽92-1相接。表层体区26f在体接触区24的延伸部24c与延伸部24d之间的位置处与沟槽92-2相接。表层体区26f在连接部76处与沟槽92-2相接。
分离体区27由与体接触区24相比p型杂质浓度较低的p型半导体构成。表层体区26与分离体区27的p型杂质浓度大致相等。如图2～4所示，分离体区27被配置于发射区22、体接触区24以及表层体区26的下侧。分离体区27相对于发射区22、体接触区24以及表层体区26而从下侧相接。分离体区27除了柱区28的下部之外向矩形区域12的横向(x方向以及y方向)上的整个区域扩展。柱区28从上表面20a起向下方延伸而贯穿分离体区27。分离体区27在发射区22、体接触区24以及表层体区26的下侧处与沟槽91-1、91-2、92-1以及92-2相接。
势垒区30由与发射区22相比n型杂质浓度较低的n型半导体构成。如图2～4所示，势垒区30被配置于分离体区27以及柱区28的下侧。势垒区30相对于分离体区27以及柱区28而从下侧相接。势垒区30在矩形区域12的横向(x方向以及y方向)上的整个区域内扩展。势垒区30在分离体区27的下侧与沟槽91-1、91-2、92-1以及92-2相接。势垒区30通过分离体区27而与发射区22分离。
下部体区32由与体接触区24相比p型杂质浓度较低的p型半导体构成。如图2～4所示，下部体区32被配置于势垒区30的下侧。下部体区32相对于势垒区30而从下侧相接。下部体区32在矩形区域12的横向(x方向以及y方向)上的整个区域内扩展。下部体区32在势垒区30的下侧与沟槽91-1、91-2、92-1以及92-2相接。下部体区32通过势垒区30而与分离体区27分离。
半导体基板20具有漂移区34与集电区36。在多个矩形区域12的下侧配置有漂移区34与集电区36。
漂移区34由与势垒区30以及柱区28相比n型杂质浓度较低的n型半导体构成。如图2～4所示，漂移区34被配置于下部体区32的下侧。漂移区34相对于下部体区32而从下侧相接。漂移区34跨及多个矩形区域12的下侧的范围而在横向上延伸。漂移区34在半导体基板20的横向(x方向以及y方向)上的整个区域内扩展。漂移区34与各个沟槽91、92的下端部相接。漂移区34通过下部体区32而与势垒区30分离。
集电区36由与分离体区27以及下部体区32相比p型杂质浓度较高的p型半导体构成。如图2～4所示，集电区36被配置于漂移区34的下侧。集电区36相对于漂移区34而从下侧相接。集电区36通过漂移区34而与下部体区32分离。集电区36被配置于在半导体基板20的下表面20b上露出的范围内。集电区36与集电极60欧姆接触。
接下来，对IGBT10的动作进行说明。在使用IGBT10时，集电极60与发射极50之间被施加有集电极60成为正极的电压。当在栅电极80上施加阈值以上的电压时，与栅绝缘膜82相接的范围内的表层体区26、分离体区27以及下部体区32将反转为n型，并形成沟道。例如，在图2所示的剖面上，在与沟槽91的栅绝缘膜82相接的范围内的分离体区27和下部体区32内形成有沟道。此外，如图1、5的Ⅲ-Ⅲ线所示，图3的剖面为，沟槽91-1的栅绝缘膜82附近的半导体层的剖面。因此，在图3的剖面上所显露的表层体区26、分离体区27以及下部体区32的整体上形成有沟道。此外，如图1、5的Ⅳ-Ⅳ线所示，图4的剖面为，沟槽92-1的栅绝缘膜82附近的半导体层的剖面。因此，在图4的剖面上所显露的表层体区26、分离体区27以及下部体区32的整体上形成有沟道。当形成有沟道时，电子将从发射极50起穿过发射区22与沟道而流入漂移区34。于此同时，空穴从集电极60起穿过集电区36而流入漂移区34。于是，漂移区34的电阻由于电导率调制现象而降低。流入漂移区34的电子穿过漂移区34和集电区36而向集电极60流动。以此方式，通过使电子从发射极50向集电极60流动，从而使IGBT中流通有电流。
此外，流入到漂移区34中的空穴如图2的箭头100所示，穿过下部体区32和势垒区30而流向分离体区27，之后，从体接触区24向发射极50流动。这时，势垒区30成为遮挡空穴的流动的屏障。因此，能够抑制空穴向分离体区27流动的情况。由此，由于漂移区34内的空穴的浓度上升，因此进一步降低了漂移区34的电阻。
此外，如图2的箭头102所示，沟槽91的下方的漂移区34内的空穴以避开沟槽91的方式而流动。同样地，沟槽92的下方的漂移区34内的空穴以避开沟槽92的方式而流动。因此，在位于矩形区域12的角落部71a～74a处的漂移区34内，避开沟槽91而流动的空穴和避开沟槽92而流动的空穴集中于此，从而空穴的浓度变得非常高。因此，在角落部71a～74a处，漂移区34的电阻变得非常低。如图3、5所示，由于在发射区22与角落部71a～74a之间的整个范围内表层体区26与沟槽91相接，因此在从发射区22起至角落部71a～74a的整个范围内形成了沟道。因此，如图3的箭头110所示，电子能够从发射区22向角落部71a～74a的漂移区34流动。因此，电子能够穿过电阻非常低的区域而流动。由此，IGBT的导通电压被降低。
此外，如上所述，在图4所示的剖面上，在表层体区26、分离体区27以及下部体区32的整体上形成有沟道。假设在如图6所示，体接触区24的延伸部24a、24b不存在时(即，体接触区24不与沟槽92-1相接时)，如箭头140所示，电子将从角落部71a、72a起向与沟槽92-1相接的沟道的几乎整个区域内流动。对此，如图4所示配置有延伸部24a、24b时，电子不会向延伸部24a、24b流动。这是由于延伸部24a、24b的p型杂质浓度较高，从而在延伸部24a、24b中并未形成沟道的缘故。此外，在被夹于延伸部24a、24b的表层体区26e内也不会流有电子。其结果为，如图4的箭头130所示，虽然在角落部71a、72a附近流有电子，但在延伸部24a、24b以及表层体区26e和它们的下部处几乎不会流有电子。如此，通过延伸部24a、24b与沟槽92-1相接，从而能够抑制电子向与沟槽92-1邻接的范围流动的情况。此外，基于相同的理由，在延伸部24c、24d以及表层体区26f和它们的下部处几乎不会流有电子。由此，能够抑制电子向与沟槽92-2邻接的范围流动的情况。
如上文所说明的那样，在该IGBT10中，通过体接触区24的延伸部24a～24d，能够抑制电子向与沟槽92-1、92-2邻接的半导体区域流动的情况。即，不使与沟槽92邻接的范围的一部分作为电流路径而发挥功能。因此，有效的沟道的密度较小。因此，IGBT10的饱和电流较小。如此，根据实施方式的技术，能够在不使矩形区域12的尺寸较小的条件下降低IGBT的饱和电流。通过使饱和电流降低，从而能够使IGBT10的耐短路性能增大。此外，由于矩形区域12的尺寸不会变小，因此能够在不使用特殊的细微加工的条件下通过与现有技术相同精度的加工来制造出IGBT10。
此外，根据上述的实施方式的结构，由于饱和电流被降低，从而还能够减少饱和电流的偏差。
此外，在沟槽91与沟槽92的连接部71～76中，沟槽的深度与其他部分相比而较深。这是因为，在通过各向异性干法蚀刻而形成沟槽91、92时，通过微载荷效果从而在连接部71～76处蚀刻速率将变快。此外，由于产生微载荷效果，因此在连接部71～76沟槽的深度不稳定。对此，在实施方式的IGBT10中，在非角落部的部分处且与连接部75、76邻接的位置处，配置有表层体区26e、26f。如上所述，当IGBT10导通时，电子在表层体区26e、26f内几乎不流动。因此，连接部75、76的深度的偏差对IGBT10的特性几乎没有影响。因此，根据该结构，能够抑制IGBT10的特性的偏差。
另外，上述的IGBT10具有表层体区26e、26f。但是，如图7所示，也可以在相当于表层体区26e、26f的整个位置处，使体接触区24与沟槽92-1、92-2相接。即使采用这种结构，也能够抑制电子在与沟槽92-1、92-2邻接的范围内流动的情况。
此外，虽然在上述的实施方式中，IGBT10具有势垒区30和柱区28，但如图8、9所示，IGBT也可以不具有势垒区30和柱区28。在该情况下，分离体区27直接与漂移区34相接。即使采用这种结构，IGBT也能够进行动作。此外，还可以采用具有势垒区30但不具有柱区28的结构。
此外，在上述的实施方式中，与体接触区24的沟槽92-1相接的部分(即，延伸部24a、24b)和与体接触区24的沟槽92-2相接的部分(即，延伸部24c、24d)被连接在一起。但是，这些部分也可以相互分离。此外，在上述的实施方式中，发射区22a与发射区22b分离。但是，发射区22a还可以与发射区22b连接。此外，在上述的实施方式中，表层体区26a～26d相互分离。但是，也可以使表层体区26a～26d中的几个或全部相互连接在一起。
在以下对实施方式的结构要素与权利要求的结构要素之间的关系进行说明。实施方式的沟槽91-1为权利要求的第一沟槽的一个示例。实施方式的沟槽92-1为权利要求的第二沟槽的一个示例。实施方式的沟槽91-2为权利要求的第三沟槽的一个示例。实施方式的沟槽92-2为权利要求的第四沟槽的一个示例。实施方式的沟槽91-3为权利要求的第五沟槽的一个示例。实施方式的连接部71为权利要求的第一连接部的一个示例。实施方式的连接部72为权利要求的第二连接部的一个示例。实施方式的连接部73为权利要求的第三连接部的一个示例。实施方式的连接部74为权利要求的第四连接部的一个示例。实施方式的发射区22a为权利要求的第一发射区的一个示例。实施方式的发射区22b为权利要求的第二发射区的一个示例。实施方式的延伸部24a、24b为权利要求的第一体接触区的一个示例。实施方式的延伸部24c、24d为权利要求的第二体接触区的一个示例。实施方式的表层体区26a为权利要求的第一表层体区的一个示例。实施方式的表层体区26b为权利要求的第二表层体区的一个示例。实施方式的表层体区26c为权利要求的第三表层体区的一个示例。实施方式的表层体区26d为权利要求的第四表层体区的一个示例。
在下文中列述本说明书所公开的技术要素。另外，以下的各个技术要素是各自独立而有用的要素。
在本说明书所公开的一个示例的IGBT中，半导体基板具有势垒区和下部体区。势垒区被配置在矩形区域内，并且为相对于分离体区而从下侧相接的n型区域。下部体区被配置在矩形区域内，并且为相对于势垒区而从下侧相接的p型区域。漂移区相对于下部体区而从下侧相接。
根据这种结构，当IGBT导通时，能够通过势垒区与下部体区的界面的pn结来抑制空穴从漂移区向分离体区流动的情况。因此，在漂移区内空穴的浓度变高，并且IGBT的导通电压变低。
在本说明书所公开的一个示例的IGBT中，分离体区与漂移区相接。
根据该结构，能够使IGBT的结构简化。
本说明书所公开的一个示例的IGBT在半导体基板的上表面上被配置于矩形区域的外侧，并且还具有与第二沟槽连接的第五沟槽。第一体接触区在第二沟槽与第五沟槽的连接部的两侧处与第二沟槽相接。
在第二沟槽与第五沟槽的连接部处，与连接部以外的部分相比沟槽变深。在制造工序中，连接部处的沟槽的深度的控制较难，从而连接部处的沟槽的深度的偏差较大。当在与这样的连接部邻接的位置处有流通有电流时，电流流通的路径的特性不稳定，从而在IGBT之间会在特性上产生偏差。相对于此，当第一体接触区在第二沟槽与第五沟槽的连接部的两侧处以与第二沟槽相接的方式而配置时，在与该连接部邻接的位置处将变得几乎不会流通有电流。因此，能够抑制IGBT的特性的偏差。
以上，虽然对实施方式进行了详细说明，但这些只不过是示例，其并不对权利要求书进行限定。在权利要求书所记载的技术中，包括对上文所例示的具体例进行了各种变形、变更的内容。在本说明书或附图中所说明的技术要素以单独或各种组合的方式来发挥技术上的有用性，其并不限定于申请时权利要求所记载的组合。此外，本说明书或附图所例示的技术能够同时实现多个目的，并且实现其中一个目的的本身也具有技术上的有用性。
符号说明
12：矩形区域；
20：半导体基板；
22：发射区；
24：体接触区；
26：表层体区；
27：分离体区；
28：柱区；
30：势垒区；
32：下部体区；
34：漂移区；
36：集电区；
50：发射极；
60：集电极；
78：层间绝缘膜；
80：栅电极；
82：栅绝缘膜；
91：沟槽；
92：沟槽。

Claims (4)

1.一种绝缘栅双极性晶体管，具备：
半导体基板；
发射极，其被配置在所述半导体基板的上表面上；
集电极，其被配置在所述半导体基板的下表面上；
矩形沟槽，其在所述上表面上以矩形形状而延伸；
栅电极，其被配置在所述矩形沟槽内，并且通过绝缘膜而与所述半导体基板以及所述发射极绝缘，
所述矩形沟槽具备：
第一沟槽，其在所述上表面上以直线状而延伸；
第二沟槽，其在所述上表面上向与所述第一沟槽不同的方向以直线状而延伸，并且通过第一连接部而与所述第一沟槽连接；
第三沟槽，其在所述上表面上向与所述第二沟槽不同的方向以直线状而延伸，并且通过第二连接部而与所述第二沟槽连接；
第四沟槽，其在所述上表面上向与所述第一沟槽以及所述第三沟槽不同的方向以直线状而延伸，并且通过第三连接部而与所述第三沟槽连接，并通过第四连接部而与所述第一沟槽连接，
所述栅电极跨及所述第一沟槽的内部、所述第二沟槽的内部、所述第三沟槽的内部以及所述第四沟槽的内部而配置，
所述半导体基板具备：
发射区，其为n型，并被配置在被所述矩形沟槽所包围的矩形区域内，且与所述发射极相接；
体接触区，其为p型，并被配置在所述矩形区域内，且与所述发射极相接；
表层体区，其为p型，并被配置在所述矩形区域内，且与所述发射极相接，并且与所述体接触区相比p型杂质浓度较低；
分离体区，其为p型，且相对于所述发射区、所述体接触区以及所述表层体区而从下侧相接，并与所述第一沟槽至第四沟槽相接，并且与所述体接触区相比p型杂质浓度较低；
漂移区，其为n型，并被配置在所述分离体区的下侧，且通过所述分离体区而与所述发射区分离，并且与所述第一沟槽至第四沟槽的下端相接；
集电区，其为p型，并被配置在所述漂移区的下侧，且通过所述漂移区而与所述分离体区分离，并且与所述集电极相接，
所述发射区具备：
第一发射区，其与所述第一沟槽相接；
第二发射区，其与所述第三沟槽相接，
所述体接触区具备：
第一体接触区，其与所述第二沟槽相接；
第二体接触区，其与所述第四沟槽相接；
所述表层体区具备：
第一表层体区，其在从所述第一连接部起至所述第一发射区的范围内与所述第一沟槽相接；
第二表层体区，其在从所述第二连接部起至所述第二发射区的范围内与所述第三沟槽相接；
第三表层体区，其在从所述第三连接部起至所述第二发射区的范围内与所述第三沟槽相接；
第四表层体区，其在从所述第四连接部起至所述第一发射区的范围内与所述第一沟槽相接。
2.如权利要求1所述的绝缘栅双极性晶体管，其中，
所述半导体基板还具有：
势垒区，其为n型，并被配置在所述矩形区域内，并且相对于所述分离体区而从下侧相接；
下部体区，其为p型，并被配置在所述矩形区域内，并且相对于所述势垒区而从下侧相接，
所述漂移区相对于所述下部体区而从下侧相接。
3.如权利要求1所述的绝缘栅双极性晶体管，其中，
所述分离体区与所述漂移区相接。
4.如权利要求1至3中任意一项所述的绝缘栅双极性晶体管，其中，
还具有第五沟槽，所述第五沟槽在所述上表面上被配置于所述矩形区域的外侧，并与所述第二沟槽连接，
所述第一体接触区在所述第二沟槽与所述第五沟槽的连接部的两侧处与所述第二沟槽相接。
CN201611108931.9A 2015-12-08 2016-12-06 绝缘栅双极性晶体管 Active CN106972051B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015-239624 2015-12-08
JP2015239624A JP6304221B2 (ja) 2015-12-08 2015-12-08 Ｉｇｂｔ

Publications (2)

Publication Number Publication Date
CN106972051A CN106972051A (zh) 2017-07-21
CN106972051B true CN106972051B (zh) 2020-08-07

Family

ID=58722491

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611108931.9A Active CN106972051B (zh) 2015-12-08 2016-12-06 绝缘栅双极性晶体管

Country Status (5)

Country Link
US (1) US9691888B1 (zh)
JP (1) JP6304221B2 (zh)
CN (1) CN106972051B (zh)
DE (1) DE102016122600B4 (zh)
TW (1) TWI662703B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6003961B2 (ja) * 2014-11-04 2016-10-05 トヨタ自動車株式会社 半導体装置
DE102017118665A1 (de) 2017-08-16 2019-02-21 Infineon Technologies Ag Rc-igbt
JP6946922B2 (ja) * 2017-10-18 2021-10-13 株式会社デンソー 半導体装置
JP7052315B2 (ja) * 2017-11-22 2022-04-12 株式会社デンソー 半導体装置
JP7139812B2 (ja) * 2018-09-18 2022-09-21 株式会社デンソー 絶縁ゲートバイポーラトランジスタ
JP2020080343A (ja) 2018-11-12 2020-05-28 トヨタ自動車株式会社 絶縁ゲートバイポーラトランジスタとその製造方法
CN114628496B (zh) * 2022-05-13 2022-09-02 江苏游隼微电子有限公司 一种沟槽型功率半导体器件结构及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103403872A (zh) * 2011-03-09 2013-11-20 丰田自动车株式会社 绝缘栅双极型晶体管
CN103890955A (zh) * 2011-07-27 2014-06-25 丰田自动车株式会社 半导体器件

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4723816B2 (ja) * 2003-12-24 2011-07-13 株式会社豊田中央研究所 半導体装置
JP5261137B2 (ja) * 2008-11-04 2013-08-14 株式会社豊田中央研究所 バイポーラ型半導体装置
DE112013006905B4 (de) 2013-04-02 2017-09-21 Toyota Jidosha Kabushiki Kaisha IGBT mit Verwendung einer Grabengateelektrode
CN105378931A (zh) * 2013-05-23 2016-03-02 丰田自动车株式会社 内置有二极管的igbt
JP5918288B2 (ja) * 2014-03-03 2016-05-18 トヨタ自動車株式会社 半導体装置
JP5998169B2 (ja) * 2014-03-26 2016-09-28 株式会社豊田中央研究所 半導体装置
JP6256192B2 (ja) * 2014-05-26 2018-01-10 トヨタ自動車株式会社 半導体装置
JP6192686B2 (ja) * 2015-07-02 2017-09-06 株式会社豊田中央研究所 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103403872A (zh) * 2011-03-09 2013-11-20 丰田自动车株式会社 绝缘栅双极型晶体管
CN103890955A (zh) * 2011-07-27 2014-06-25 丰田自动车株式会社 半导体器件

Also Published As

Publication number Publication date
DE102016122600B4 (de) 2018-12-27
TWI662703B (zh) 2019-06-11
DE102016122600A1 (de) 2017-06-08
JP6304221B2 (ja) 2018-04-04
US9691888B1 (en) 2017-06-27
TW201724505A (zh) 2017-07-01
JP2017107948A (ja) 2017-06-15
CN106972051A (zh) 2017-07-21
US20170162681A1 (en) 2017-06-08

Similar Documents

Publication Publication Date Title
CN106972051B (zh) 绝缘栅双极性晶体管
JP6844147B2 (ja) 半導体装置
JP6451869B2 (ja) 半導体装置
JP6135636B2 (ja) 半導体装置
CN109964317B (zh) 半导体装置
CN107148675B (zh) 半导体装置
CN106688083B (zh) 半导体装置
CN107039438B (zh) 半导体装置
JP6022774B2 (ja) 半導体装置
CN105900245B (zh) 半导体装置
US9899374B2 (en) Semiconductor device
CN110034184B (zh) 半导体装置
JP2013150000A (ja) Ｉｇｂｔ
JP2014103352A (ja) 半導体装置
CN110073497B (zh) 半导体装置
US20150108540A1 (en) Semiconductor Device
JP2012182391A (ja) 半導体装置
US11101373B2 (en) Insulated gate bipolar transistor and manufacturing method thereof
JP7147510B2 (ja) スイッチング素子
CN110911472A (zh) 绝缘栅双极型晶体管
WO2022190444A1 (ja) 電界効果トランジスタ
JP2021103708A (ja) 絶縁ゲートバイポーラトランジスタ

Legal Events

Date Code Title Description
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20200414

Address after: Aichi Prefecture, Japan

Applicant after: DENSO Corp.

Address before: Aichi Prefecture, Japan

Applicant before: Toyota Motor Corp.

GR01 Patent grant
GR01 Patent grant