TWI426632B - 交點自對準縮減胞元尺寸相變記憶體 - Google Patents

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Description

交點自對準縮減胞元尺寸相變記憶體
本發明係關於以相變記憶材料，包括硫屬基材料，與其他可編程阻抗材料為基礎的高密度記憶裝置，以及用以製造如此裝置的方法。
基於相變化的記憶材料，例如硫屬基材料與類似材料，能因為適合在積體電路中實施的電位電流的施加而在一非晶態與一結晶態之間改變。普通非晶態特徵在於較普通結晶態更高的電阻，其可以容易地感應以指出資料，這些特質已經引起使用可編程阻抗材料以形成非揮發性記憶體電路的興趣，其能以隨機存取來讀取與寫入。
從非晶態到結晶態的改變通常地是一較低電流操作，從非晶態到結晶態的改變，在此被稱為重置(reset)，是通常地一較高電流操作，其包括一短高電流密度脈衝以融化或者崩潰結晶結構，此後相變材料迅速冷卻，抑制相變過程並使相變材料的至少一部分在非晶態中穩定。藉由縮減胞元及/或電極與相變材料之間的接觸面積內的相變材料元件的尺寸可縮減用於重置所需要的電流大小，如此以至於可以穿過相變材料元件的少量絕對電流值來達成較高電流密度。
增加在記憶胞元陣列內的記憶胞元的密度是值得嚮往的，隨著特徵尺寸縮減，記憶胞元與對應的存取裝置以及字線和位線的適當排列呈現出挑戰。
減少記憶裝置的製造的製程成本也是值得嚮往的。
通常，交點可編程記憶體陣列是以該可編程記憶胞元是排列在存取裝置與在位線與字線交點的方式揭露，一層周邊邏輯裝置形成在半導體基板本體的表面處且可編程記憶元件是形成在半導體基板本體表面上，如此以至於由該可編程記憶元件所定義的平面周與邊邏輯閘相交，一種製作記憶陣列的方法使用鑲嵌製程(damascene process)形成一或者兩條位線與字線，且位線是(或者位線與字線兩者是)與存取裝置和可編程記憶元件自對準。
位線是被定義在基板上的多個形成在平行於位線方向溝槽內的第一絕緣結構之間，多個第二絕緣結構是形成在平行於字線方向的溝槽內，其較第一絕緣溝槽為淺，第一和第二絕緣結構在半導體表面上延伸，記憶胞元存取裝置是形成在半導體基板，且他們被侷限在多個第一絕緣結構之間的方向與多個第二絕緣結構之間的垂直方向。
字線與可編程記憶元件是形成在覆蓋記憶胞元存取裝置的字線溝槽，且被侷限在半導體基板表面上的多個第一絕緣結構之間，結果，可編程記憶元件與存取裝置與位線都被“自對準”。
在某些實施例硬式光罩用來定義第二(字線)絕緣溝槽，且可以將這個硬式光罩留在原處直到可編程記憶元件與字線形成，在這些實施例中可以在第二絕緣溝槽上形成一填充，且覆蓋記憶胞元存取裝置的硬式光罩的部分可以被選擇性地移除以形成字線溝槽，結果，在如此實施例中字線、可編程記憶元件與存取裝置都被“自對準”。
在其他實施例中沒有硬式光罩會留在原處，且額外的光罩會用來定義覆蓋記憶胞元存取裝置的字線溝槽，在如此實施例中，字線與可編程記憶元件被“自對準”(他們經由鑲嵌製程而形成在字線溝槽內)，但字線與可編程記憶元件並沒有與記憶胞元存取裝置自對準。
一種製作記憶陣列的方法使用鑲嵌製程形成一或者兩條位線與字線，且位線是(或者位線與字線兩者是)與存取裝置和可編程記憶元件自對準。
一方面，本發明係以包含具有包含周邊區域與記憶陣列區域的表面的半導體基板本體的可編程記憶裝置為特徵，該裝置包含在該記憶陣列區域的一可編程記憶陣列以及在該周邊區域的該基板表面的一邏輯裝置層，該記憶陣列包括形成在該基板本體的複數存取裝置以及形成在該基板表面的複數可編程記憶元件，其中該等存取裝置與該等記憶元件是在複數位線與複數字線的複數交點處對準，以及該等位線是與該等可編程記憶元件與該等存取裝置自對準，在某些如此的裝置該字線是與可編程記憶元件和存取裝置自對準。
另一方面，本發明係以包含具有包含周邊區域與記憶陣列區域的表面的半導體基板本體的可編程記憶裝置為特徵，該裝置包含在該記憶陣列區域的一可編程記憶陣列以及在該周邊區域的該基板表面的一邏輯裝置層，該記憶陣列包括形成在該基板本體的複數存取裝置以及形成在該基板表面的複數可編程記憶元件，其中經由複數周邊邏輯閘所定義的一平面相交該可編程記憶元件，在某些如此的實施例該存取裝置與記憶元件是在位線與字 線的交點處對準，且該位線是與可編程記憶元件和該存取裝置自對準，在某些如此的裝置該字線是與可編程記憶元件和存取裝置自對準。
另一方面，本發明係以製作可編程記憶陣列的方法為特徵，其經由：提供具有覆蓋一記憶陣列區域與一周邊區域的一表面的一半導體基板；沉積在該基板表面上的一閘氧化層和一閘層；使用一共同光罩在該記憶陣列區域與該周邊區域兩者上形成平行於一第一方向的複數第一溝槽絕緣結構；移除該共同光罩並形成在該閘層與該第一溝槽絕緣結構上的一氮化矽層；形成平行於垂直該第一方向的一第二方向的複數第二溝槽；形成在該記憶陣列區域上的一介電填充；在該周邊區域使用一邏輯光罩圖案化該周邊閘氧化層與閘層以形成複數邏輯閘；在該周邊區域執行一裝置佈植以形成源極與汲極區域；形成在該記憶陣列區域與該周邊區域上的一介電填充並平坦化該介電填充；移除該氮化矽層與該閘層與在該記憶陣列上的該閘氧化層以形成複數字線溝槽；形成在該記憶陣列區域內的該第一與第二溝槽絕緣結構上的複數間隙物以形成孔隙；以及在該字線溝槽內形成至少一記憶胞元或者字線。
另一方面，本發明係以製作可編程記憶陣列的方法為特徵，其經由：提供具有覆蓋一記憶陣列區域與一周邊區域的一表面的一半導體基板；沉積在該基板表面上的一閘氧化層和一閘層；使用一共同光罩在該記憶陣列區域與該周邊區域兩者上形成平行於一第一方向的複數第一溝槽絕緣結構；移除該共同光罩並形成平行於垂直於該第一方向的一第二方向的複數第二溝槽；形成在 該記憶陣列區域上的一介電填充；在該周邊區域使用一邏輯光罩圖案化該周邊閘氧化層與閘層以形成複數邏輯閘；在該周邊區域執行一裝置佈植以形成源極與汲極區域；形成在該記憶陣列區域與該周邊區域上的一介電填充並平坦化該介電填充；移除在該記憶陣列上的該閘層與閘氧化層以形成複數字線溝槽；形成在該記憶陣列區域內的該第一與第二溝槽絕緣結構上的複數間隙物以形成孔隙；以及形成在該字線溝槽內的至少一記憶胞元或者字線。
在某些實施例該方法更包括在下列一或者更多階段形成記憶存取裝置佈植：先於沉積在該基板表面上的該閘氧化層前，在形成該第二溝槽後，或者先於形成在該記憶陣列區域內的該等間隙物前。在某些實施例該方法更包括在下列一或者更多階段形成覆蓋該周邊區域的該基板的周邊裝置佈植：先於沉積在該基板表面上的該閘氧化層前，或者在形成該邏輯閘後。
在某些實施例形成該等第二溝槽包括形成在該氮化矽層上的一光罩以及，使用該光罩，蝕刻以形成該第二溝槽。
在某些實施例形成該等記憶胞元包括沉積在該字線溝槽內的一可編程記憶材料以及形成在該可編程記憶材料上的一頂部電極。在某些實施例形成該等記憶胞元包括沉積在該字線溝槽內的一底部電極材料，沉積在該底部電極材料上的一可編程記憶材料，以及形成在該可編程記憶材料上的一頂部電極。
在某些實施例形成在該第二記憶陣列矽化物上的該等記憶胞元包括形成在該記憶陣列區域與該周邊區域上的一光罩，該光罩經圖案化以形成覆蓋該第二記憶陣列矽化物的字線溝槽；以及 沉積在該字線溝槽內的一可編程記憶材料與一頂部電極。
在某些實施例形成該等記憶胞元包括沈積在該第二記憶陣列矽化物上的一可編程記憶材料並形成在該可編程記憶材料上的一頂部電極。在某些實施例形成該等記憶胞元包括沈積在該第二記憶陣列矽化物上的一底部電極，沈積在該底部電極材料上的一可編程記憶材料，以及形成在該可編程記憶材料上的一頂部電極。
在某些實施例該方法更包含在形成記憶胞元後，形成在該記憶陣列區域與該周邊區域上的一鈍化層；以及形成穿過該鈍化層至在該記憶陣列區域內的頂部電極與至在該周邊區域內的源極/汲極區域的複數接觸。
在某些實施例在該記憶陣列內的複數記憶胞元具有等於4D2 的一面積，D係關於字線寬度與字線之間的分隔距離的總和的二分之一，典型地關於使用於製造該等記憶胞元的一微影製程的名義特徵尺寸。
該結構可使用自對準製程形成，其中多條字線與多個記憶陣列與垂直電晶體對準而無需額外的圖案化步驟，再者，在製程過程中記憶材料並不曝露於蝕刻化學成分，留下無害的記憶元件。
所揭露的方法提供具有縮減胞元尺寸胞元的記憶陣列，以及該方法具有低處理成本，如光罩的縮減數目被需要。
本發明現將藉由參照圖式，其說明替代具體實施例與方法，而被更詳細地描述，圖式是概略的，展示實施例的特徵和它們與 其他特徵與結構的關係，且不是依比例製作。為了增進展示的明晰度，在圖中，說明各種實施例，對應於其他圖式的元件的元件沒有全部特別地重新編號，雖然在圖中它們全部都可無困難地識別，也為了沒有展示在圖式中的某些特徵，其對本發明的瞭解並非必須，的展示的清晰度。沒有意圖將該發明限制在具體揭露的實施例與方法以及使用其他特徵，元件，方法與實施例可能可以實行該發明是可以暸解的。描述特定的實施例是用以說明本發明，並非用以限制其範圍，其係藉由申請專利範圍定義。本領域的普通技術人員將可認知對下列描述的各種均等變化。
第31圖是記憶陣列310的示意圖，使用在此所描述的記憶胞元可以實施記憶陣列310。在這個案例，每個記憶體胞元317包括二極體318與沿著對應字線312與對應位線314間的一電流路徑串聯排列的可編程阻抗記憶元件316(表現為可變電阻)，如以下更詳細地描述，在給定的記憶胞元內記憶元件針對包括第一與第二阻抗狀態的多個阻抗狀態是可編程的。
陣列包括包含在第一方向平行延伸的字線312a、312b與312c的多條字線312，以及包含在垂直於第一方向的第二方向平行延伸的位線314a、314b與314c的多條位線314，陣列310被稱為交點陣列因為字線312與位線314互相橫跨(cross)但並未實體地相交(intersect)，且記憶體胞元317是位於字線312與位線314的這些交點位置。
記憶體胞元317是代表陣列310的記憶胞元並排列在字線312b與位線314b的交點位置，記憶體胞元317包含(在這個案例中)二極體318與串聯排列的記憶元件316，二極體318是電耦接 於字線312b且記憶元件316是電耦接於位線314b。
陣列310的記憶體胞元317的讀取(reading)或寫入(writing)可以藉由施加適當電壓脈衝至對應的字線312b及位線314b以感應穿過所選擇的記憶體胞元317的電流來達成，取決於所執行的操作，例如：讀取操作或編程操作，施加電壓的電位和延時。
在儲存在記憶體胞元317中的資料值之讀取(或感應)操作，偏壓電路(參見第32圖的偏壓配置供應電壓、電流源3236)耦接至對應的字線312b及位線314b以橫跨記憶體胞元317施加適合振幅與延時的偏壓配置以感應電流流動，其不會導致記憶元件316經歷在阻性狀態(resistive state)中的改變。穿過記憶體胞元317的電流係取決於記憶元件316的阻抗以及，因此，取決於儲存在記憶體胞元317中的資料值，資料值的決定，舉例來說，可以藉由比較位線314b上的電流與感應放大器(sense amplifier)的適合參考電流(參見，例如：第32圖中的感應放大器/資料輸入結構3224)。
在儲存於該記憶體胞元317中的資料值之編程操作中，偏壓電路(參見第32圖的偏壓配置供應電壓、電流源3236)耦接至對應的字線312b及位線314b以橫跨記憶體胞元317施加適合振幅與延時的偏壓配置以感應記憶元件316的可編程改變以將資料值儲存於記憶體胞元317內，記憶元件316的電阻對應於儲存在記憶體胞元317中的資料值。
該偏壓配置包含足夠順偏(forward bias)二極體318並將記憶體胞元317的阻抗狀態從對應於第一編程狀態的電阻改變至對應於第二編程狀態的電阻的第一偏壓配置，該偏壓配置也包含足夠順偏(forward bias)二極體318並將記憶體胞元317的阻抗狀態從對 應於第二編程狀態的電阻改變至對應於第一編程狀態的電阻的第二偏壓配置，在各實施例中，用於記憶體胞元317的單極操作(unipolar operation)的每個偏壓配置可以包括一或多個電壓脈衝，以及可以對每個實施例經驗地決定電壓電位與脈衝時間。
第32圖是包含記憶胞元的交點記憶陣列310的積體電路3201的簡化區塊圖，在這個實施例中，每個記憶胞元包含二極體存取裝置與可編程阻抗記憶元件，字線(列)解碼器3214被耦接到並與多條字線3216電通訊，一位線(欄)解碼器3218與多條位線3220電通訊以對陣列310中的記憶胞元(未示於圖中)讀取並寫入資料。位址在匯流排3222上提供至字線(列)解碼器3214以及位線解碼器3218。感應放大器/資料輸入結構3224中的感應放大器與資料輸入結構透過資料匯流排3226耦接至位線解碼器3218，資料透過資料輸入線(data-in line)3228從積體電路3201上的輸入/輸出埠，或從積體電路3201的內部或外部的其他資料源，提供至感應放大器/資料輸入結構3224中的資料輸入結構。在積體電路3201中可包含其他電路3230，例如：通用處理器或特殊目的應用電路，或者提供受陣列310支援的單晶片系統功能性(system-on-a-chip functionality)的多個模組之組合。資料透過資料輸出線3232從感應放大器/資料輸入結構3224中的感應放大器供應至積體電路3201上的輸入/輸出埠或至積體電路3201的內部或外部的其他資料目的地。
在這個案例中實施的控制器3234，使用偏壓配置狀態機，控制偏壓配置供應電壓、電流源3236中的偏壓配置供應電壓的應用，例如：讀取、編程及編程驗證電壓。控制器3234可以使用本 領域所知的特殊目的邏輯電路來實施，在另一實施例中，控制器3234包括通用處理器，其可以在相同積體電路上實施以執行用以控制裝置的操作的電腦程式，又在其他實施例中，特殊目的邏輯電路與通用處理器的組合可利用於控制器3234的實施。
記憶材料元件的可編程阻抗材料的實施例包含相變記憶材料，包含硫屬基材料(chalcogenide based materials)與其他材料，硫屬包含，形成週期表VIA族的一部分的，四元素氧(O)、硫(S)、矽(S)與銻(Se)當中的任一，硫屬包括具有更多陽性元素或者基的硫化合物，硫屬合金包括具有其他材料例如過渡材料的硫屬組合，硫屬合金通常含有一或者更多來自元素週期表VIA族的元素，例如：鍺(Ge)與錫(Sn)，往往，硫屬合金包含一或者更多的銻(Sb)、鎵(Ga)、銦(In)與銀(Ag)。許多相變記憶材料已經在技術文獻中描述，包含Ga/Sb、In/Sb、In/Se、Sb/Te、Ge/Te、Ge/Sb/Te、In/Sb/Te、Ga/Se/Te、Sn/Sb/Te、In/Sb/Ge、Ag/In/Sb/Te、Ge/Sn/Sb/Te、Ge/Sb/Se/Te與Te/Ge/Sb/S的合金，在Ge/Sb/Te合金的家族，大範圍的合金合成物是可行的，此合成物之特徵在於Tea Geb Sb100-(a+b) 。某研究者已經描述最有用的合金如具有在沉積材料中Te的平均濃度將低於70%，典型地低於約60%以及通常在介於從低到如約23%升到約58%之間的Te且最佳地約48%到58%的Te，Ge的濃度大於約5%以及平均在材料中介於從低約8%到約30%之間，剩餘者通常低於50%。最佳地，Ge的濃度介於從約8%到約40%之間，在此合成物中的剩餘主要組成元素為Sb，這些百分比是組成元素的原子總計100%的原子百分比(Ovshinsky美國專利號碼5,687,112第10-11欄)，由另一研究者所 評估的特殊合金包含Ge2 Sb2 Te5 、GeSb2 Te4 與GeSb4 Te7 (Noboru Yamada，“Ge-Sb-Te相變光碟用於高資料率紀錄的潛力”，SPIE v.3109，第28-37頁(1997))。更通常地，過渡金屬例如鉻(Cr)、鐵(Fe)、鎳(Ni)、鈮(Nb)、鉛(Pd)、鉑(Pt)與混合物或者其合金可與Ge/Sb/Te組合以形成具有可編程阻抗特質的相變合金，在Ovshinsky‘112第10-13欄中提供了有用的記憶材料的具體案例，在此併入本案以供參考。
其它材料，可被稱為“雜質”在某些實施例中可添加到硫屬與其他相變材料以使用添加之修改硫屬來修改導電性，過渡溫度，融化溫度，與記憶元件的其他特質，作為硫屬添加物的代表性雜質包含氮、矽、氧、氧化矽、氮化矽、銅、銀、金、鋁、氧化鋁、鉭、氧化鉭、氮化鉭、鈦與氧化鈦，參見，例如：美國專利號碼6,800,504與美國專利申請公開號U.S.2005/0029502。
相變合金能夠在第一結構狀態與第二結構狀態之間切換，在第一結構狀態中材料是在普通非晶固態，在第二結構狀態中材料是在胞元活化通道區域中的局部有秩序的普通結晶固態，這些合金至少是雙穩態的，術語非晶是慣指一相對較少的秩序結構，較單晶更無秩序，其具有可偵測的特性例如較結晶相高的電阻，術語結晶是慣指一相對較有秩序的結構，較非晶結構更有秩序，其具有可偵測的特性例如較非晶相低的電阻，典型地，相變材料可以在跨越完全非晶與完全結晶態間頻譜的局部秩序的不同可偵測狀態之間電性切換，其他受包含原子秩序、自由電子密度與活化能的非晶與結晶相間改變影響的材料特性，材料可被切換進入不同固相或者進入二或者更多的固相混合物，其在完全非晶與完 全結晶態之間提供灰階，材料的電特質可據此改變。
相變合金可以藉由電脈衝的施加而從某相態改變到另一相態，據觀察一較短、較高振幅脈衝傾向於改變相變材料至普通非晶態，一較長、較低振幅脈衝傾向於改變相變材料至普通結晶態，一較短、較高振幅脈衝的能量其高到足夠使結晶結構的鍵結被打斷且短到足夠預防原子重新排列為結晶態，脈衝的適當曲線，無須過度實驗即可被決定，具體地適應於一個特殊相變合金，在以下揭露的小節，相變材料是指GST，且其將被理解為也可以使用其他類型的相變材料，在此描述適用於PCRAM的實施的材料為Ge2 Sb2 Te5 。
其他可編程阻抗記憶材料可使用在本發明的其他實施例，包含使用不同晶相改變以決定阻抗的其他材料，或者使用電脈衝以改變阻抗狀態的其他記憶材料，案例包含使用在隨機存取記憶體(RRAM)的材料例如包含氧化鎢(WOX )、NiO、Nb2 O5 、CuO2 、Ta2 O5 、Al2 O3 、CoO、Fe2 O3 、HfO2 、TiO2 、SrTiO3 、SrZrO3 、(BaSr)TiO3 的金屬氧化物，額外案例包含使用在磁電阻式隨機存取記憶體(MRAM)的材料例如自旋矩轉移(STT)MRAM，例如CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2 、MnOFe2 O3 、FeOFe2 O5 、NiOFe2 O3 、MgOFe2 、EuO與Y3 Fe5 O12 的至少其一，參見，例如：美國專利申請公開號2007/0176251，名稱“Magnetic Memory Device and Method of Fabricating the Same”，在此併入本案以供參考，額外案例包含用於可編程金屬化胞元(PMC)記憶體，或者奈米離子記憶體的固態電解質材料，例如銀摻雜鍺硫化物電解質與銅摻雜鍺硫化物電解質，參見，例如：N.E. Gilbert et al.，“A macro model of programmable metallization cell devices”，固態電子49(2005)1813-1819，在此併入本案以供參考。
第2A、2B與2C圖顯示以平面視圖(第2A圖)與剖視圖(第2B與2C圖)包含一個記憶胞元陣列與一個周邊邏輯電路的記憶體20的一部分。
記憶體20包含在單結晶半導體基板 202 上的記憶區域2100與周邊區域2200，基板202具有實質平面的頂部表面，如在此使用的，術語“實質平面”係有意容納基板202形成過程中的製造公差(tolerances)，術語“實質平面”也有意容納基板202形成後所執行的製程其可能導致在頂部表面的平面的變異。
周邊區域2200包含邏輯裝置，其經由溝槽絕緣所絕緣，例如溝槽絕緣2217，每個邏輯裝置，例如邏輯裝置2210，例如，具有在閘介電層2213上的閘結構，閘介電層2213是在基板202的頂部表面，閘結構包含在閘介電層2213上的多晶矽摻雜層2211，與在多晶矽摻雜上的矽化物層2212。
邏輯裝置2210包含在基板202內作為源極和汲極區域的摻雜區域2214與2215，包括覆蓋邏輯裝置2210的一或者更多介電材料的介電質206(第2A圖中的結構表現出如同介電質206是透明的，如此以便於可看見在其下方的特徵)。
接觸2216是耦接到摻雜區域2215並延伸到可以接近所覆蓋的電路的介電質206的頂部表面。
記憶區域2100包含，形成在單晶矽基板202上且經由溝槽絕緣，例如溝槽絕緣2117、2117’、2117”以及2117'''，所絕緣的，存取裝置陣列(未顯示於這些圖中，箭頭2111係建議如此裝置的位 置)，矽化物層2114覆蓋在覆蓋存取裝置的基板202表面的存取裝置，相變記憶胞元是建構在基板202表面的矽化物層，即，相變記憶胞元是在同一層(經由括弧2110所建議)如同周邊邏輯的閘結構，各種相變記憶胞元構形(configurations)被仔細考慮(以及如後所描述的某些案例)，在這些圖式顯示的案例中，記憶材料是“孔隙結構”，包含水平部分2113與垂直部分2112，垂直部分是形成在圍繞介電層204中的孔隙中，在此顯示的案例中，相變記憶材料的水平部分2113是由頂部電極2115所覆蓋，接觸2116耦接到頂部電極2115並延伸到可以接近所覆蓋的電路的介電質206的頂部表面。
位線2115經設計以具有特定位線寬度且以經由一特定第一分隔距離而分離，字線經設計以具有特定字線寬度且以經由一特定第二分隔距離而分離，在某些實施例中特定位線寬度與特定第一分離距離的總和約等於兩倍的特徵尺寸D，其中D是用於建立字線與位線的微影製程的名義特徵尺寸，以及特定字線寬度與特定第二分離距離的總和約等於兩倍的特徵尺寸D，這些尺寸的限制下記憶胞元具有約等於4D2 的面積2500。
第1圖為流程圖其概述製作相變記憶體製程的多個階段，以及第3-17圖，以各種視圖，根據本發明之實施例說明相變記憶體建造的多個階段。
參照第1圖，在階段101提供半導體基板202；典型地基板是一個單晶矽基板，但可仔細考慮其他半導體。在階段103在記憶陣列區域2100與半導體基板(在第3圖的30處)的周邊區域2200實行裝置佈植，第一裝置佈植可以在這個階段執行：以形成用於 記憶陣列區域內存取裝置的P或者N井，與用於周邊區域內周邊邏輯裝置的P或者N井，一或者更多額外佈植可以在這個階段執行包含：用以形成在記憶陣列區域內位線的佈植(經由，例如，在井為P的地方的N+佈植)，以及用以形成二極體存取裝置或者電晶體存取裝置元件的佈植(經由，例如，在N+佈植上的P佈植，以形成N-P二極體；或者在N+佈植上的P佈植，跟隨在額外淺N+佈植後)，或者，一或者更多裝置佈植可以在一或者更多相續的階段執行，在記憶陣列區域2100的存取裝置並未顯示在這些圖式，適合的存取裝置包含，例如，垂直建造裝置，如垂直二極體，垂直場效應電晶體(FET)，垂直雙極接面電晶體(BJT)，垂直金氧半導體(MOS)。
相續地，在階段104閘氧化層402形成在記憶陣列區域2100與周邊區域2200兩者內的基板表面上，以及在相續階段閘層404形成在閘氧化層402上，結果顯示在第4圖的40處，在較後的階段(概述如下)，將圖案化閘氧化層與閘層以形成在周邊邏輯的閘結構，適合用於閘層的材料包含多晶矽，例如，以及可以經由低壓化學氣相沉積形成閘層，例如。
在相續階段105第一溝槽絕緣(平行於位線方向)形成在記憶陣列區域(溝槽絕緣2117)與周邊區域(溝槽絕緣2217)內，適合用於形成溝槽的技術導致實質平面，近似垂直的邊牆，且可以在二或者更多的步驟中執行，適合用於形成溝槽的技術包含，例如，方向性蝕刻如，例如，RIE，經由製程參數的選擇可以控制RIE，使用較低壓力與較高基板偏差可以對溝槽形狀與大小提供較佳的控制，在使用RIE之處，在其後可以接著清潔製程，可使用雙 重曝光(double patterning)或者多重曝光(manifold patterning)微影技術，如此技術的案例概述於Ping Xie et al.(2009)“Analysis of higher-order pitch division for sub-32m,lithography”，SPIE會議，Vol.7274，第72741Y-1到72741Y-8頁，可使用共同(共享)光罩圖案化在周邊區域與記憶陣列區域兩者內的絕緣溝槽。
適合用於填充溝槽的材料為介電質，以及適合的介電材料包含，例如，較佳可以是氧化物(舉例，氧化矽，如SiO2 )以及氮化物(舉例，氮化矽，如SiN)，低K介電材料(如摻雜SiO2 ，例如)，以及較佳可以是具有低熱導係數的材料，介電質可經由，例如，物理氣相沉積(PVD)製程，或者化學氣相沈積(CVD)製程形成，在溝槽填充後可以實行平坦化步驟(經由，例如，化學機械研磨，CMP)，結果顯示於第5A與5B圖的50處。
在相續階段106在溝槽絕緣的結構上形成氮化矽層602，適合用於形成氮化矽層的技術包含低壓化學氣相沈積，例如。在相續的步驟圖案化氮化矽，以及經圖案化的氮化矽作為用於溝槽形成的硬式光罩，除了氮化矽材料，適合作為硬式光罩的材料，可以用來形成這層，結果顯示於第6A、6B與6C圖的60處。
在相續階段107，第二溝槽(平行於字線方向)在記憶陣列區域內形成，使用光罩與蝕刻程序以形成穿過SiN與穿過所選擇的底層的圖案化溝槽，在這個步驟中用於圖案化硬式光罩層(氮化矽)的光罩並未顯示在圖式中，這構成了用於陣列的一個(第一)關鍵光罩步驟，即，這個光罩的大小建立了陣列密度與位置，適合用於形成第二溝槽的技術包含選擇性地移除未受光罩遮蔽的SiN602，未受光罩遮蔽的閘材料504，未受光罩遮蔽的閘氧化材 料502，以及未受光罩遮蔽的半導體基板202材料，但不要移除第一溝槽絕緣內的介電填充，在多於一個步驟中實行蝕刻，使用適合各種將被蝕刻材料的蝕刻技術以及/或者蝕刻參數，適合用於形成溝槽的技術包含，例如，方向性蝕刻如，例如RIE，經由製程參數的選擇可以控制RIE，使用較低壓力與較高基板偏差可以對溝槽形狀與大小提供較佳的控制，可使用雙重曝光或者多重曝光微影技術，如此技術的案例概述於Ping Xie et al.，如前所引述，可以定時蝕刻的最後階段，以建立在溝槽底部處的蝕刻停止，結果顯示於第7A、7B與7C圖的70處。
在相續階段108可以實行記憶陣列裝置佈植，如將被賞識的，記憶陣列佈植必需在氮化矽光罩形成前實行。
在相續階段108’選擇性地在記憶陣列上形成矽化物820，以及形成介電填充840，適合用於填充溝槽的材料為介電質，以及適合的介電材料包含，例如，較佳可以是氧化物(舉例，氧化矽，如SiO2 )以及氮化物(舉例，氮化矽，如SiN)，低K介電材料(如摻雜SiO2 ，例如)，以及較佳可以是具有低熱導係數的材料，介電質可以經由，例如，物理氣相沉積(PVD)製程，或者化學氣相沈積(CVD)製程形成，可以在溝槽填充後實行平坦化步驟(經由，例如，化學機械研磨，CMP)，結果顯示於第8A、8B與8C圖的80處。
移除覆蓋在周邊區域的SiN層602的部分，留下覆蓋存取裝置的條狀SiN層920在原處。在相續的階段109圖案化(經光罩與蝕刻)周邊區域內的邏輯閘(舉例，910與910’)，每個經圖案化的邏輯閘(舉例，閘910)包含堆疊在閘氧化物913上的閘結構911， 結果顯示於第9A與9B圖的90處，適合用作為邏輯閘光罩的材料與適合的蝕刻技術，其移除未受光罩遮蔽的閘材料但是並不移除絕緣結構，為已知，剩餘在記憶陣列上的條狀SiN層920保護覆蓋記憶胞元裝置的閘以及閘氧化物。
在相續的階段110實行周邊裝置佈植以形成源極與汲極區域，且此後在周邊區域中鄰近閘堆疊(2010)處與在介電溝槽絕緣結構(1002)的曝露表面處形成介電間隙物，此後在鄰近間隙物的基板的曝露面積與閘的曝露表面上形成矽化物1010，結果顯示於第10A與10B圖的110處。
在相續的階段111以介電質112填充周邊區域並平坦化所導致的結構，例如經由CMP，適合用作介電質的材料包含，例如，較佳可以是氧化物(舉例，氧化矽，如SiO2 )以及氮化物(舉例，氮化矽，如SiN)，低K介電材料(如摻雜SiO2 ，例如)，以及較佳可以是具有低熱導係數的材料，可以經由，例如，物理氣相沉積(PVD)製程，或者化學氣相沈積(CVD)製程形成介電支撐層，結果顯示於第11A與11B圖的110處。
在相續的階段112經由，例如選擇性蝕刻，從記憶陣列區域移除閘氧化層與氧化矽層，結果顯示於第12A與12B圖。在相續的階段113可以在矽化物之後，舉例，矽化物1302，實行選擇性地額外記憶陣列佈植，結果顯示於第13A與13B圖的130處。
在相續的階段114在記憶陣列區域內的氧化物邊牆上形成氧化間隙物，其結果例如顯示於第14A、14B、14C與14D圖的140處。氧化間隙物(舉例，間隙物1401)遮蔽記憶陣列區域內覆蓋存取裝置的多數矽化物，如此以至於只留下小接觸面積1402被曝 露，這個小接觸面積是，作為製程的結果，與所覆蓋存取裝置對準(“自對準”)，並也將與字線和位線的相交對準，如下所描述。
在相續的階段115在記憶陣列區域上沉積相變材料1502，填充在所曝露矽化物的小接觸面積上的開口。
在所顯示的案例，係使用硫屬材料，經由氣相沉積，如物理氣相沉積(PVD)或者化學氣相沉積(CVD)，例如，可以形成硫屬材料薄膜。
一種形成硫屬材料薄膜的方法的案例係在範圍1mTorr~100mTorr的壓力使用併同Ar、N2 以及/或者He等的氣體源的PVD濺鍍或者磁控濺鍍方法，沉積通常是在室溫下進行，具有1~5深寬比的準直儀可以用來改進填充表現，為了改進表面的一致性，也可以使用數種幾十伏特至數種幾千伏特的DC偏壓，另一方面，DC偏壓與準直儀的組合可以同時地使用。
一種形成硫屬材料薄膜的方法的另一案例係使用CVD如揭露在美國專利申請公開號2006/0172067，名稱“Chemical Vapor Deposition of Chalcogenide Material”，在此併入本案以供參考。
此後沉積頂部電極材料1504與相變材料接觸，且平坦化該結構，例如經由CMP，結果顯示於第15A與15B圖的150處。適合頂部電極的材料包含導電材料如金屬或者金屬基材料或者非金屬材料，如，舉例：銅、鋁；鈦(Ti)與鈦基材料如氮化鈦(TiN)、氮氧化鈦(TON)；鉭(Ta)與鉭基材料如氮化鉭(TaN)；多晶矽，鎢基材料如矽化鎢(WSiX )；以及，對於低熱導係數電極，如鎳酸鑭(LNO，LaNiO3 )與錳酸鍶鑭(LSMO，LaSrMnO3 )材料等，經由各種適合該等特殊材料的技術當中的任一可以形成頂部電極層，如此 技術包含，經由這樣的案例，濺鍍與電鍍與CVD。頂部電極可以具有厚度，例如，在約200Å至約5000Å的範圍，通常約2000Å。
在真空或者在N2 環境中選擇性地執行沉積後退火處理以改進硫屬材料的結晶態，退火溫度典型地介於從100℃至400℃之間並具有少於30分鐘的退火時間。
在相續的階段116電極塗覆，例如在該結構上形成矽磷酸玻璃(BPSG)，並平坦化BPSG，然後形成接觸以將在記憶陣列內與周邊內的結構耦接到結構的頂部表面，接觸2616是耦接到摻雜區域2615並延伸到介電質206的頂部表面，在此其可以存取覆蓋電路，接觸1616是耦接到頂部電極1615並延伸到介電質206的頂部表面，在此其可以存取覆蓋電路。
如上所述，其他相變記憶陣列構造被仔細考慮，例如，較低的電極材料可以沉積在經由在控制層上的介電間隙物所形成的狹窄的開口內，以及相變材料可以沉積在較低電極材料上，如此構形說明在第17圖，例如，較低電極材料1725接觸矽化物1302的狹窄表面。
第18圖為流程圖其根據本發明之另一實施例說明製作相變記憶體製程的多個階段，以及第19A-28B圖，以各種視圖，根據本發明之另一實施例說明相變記憶體建造的多個階段。在此說明的實施例，相變記憶元件只自對準於位線。
參照第18圖，其階段相似於關於第1圖所概述的製程的初期階段，並參照初期的圖式，在以下的討論，在這個實施例，如同第1圖所說明的實施例，可以使用共同光罩在記憶陣列區域與周邊區域兩者上形成第一溝槽絕緣(平行於位線方向)，然不像第1 圖所說明的實施例，在這個實施例沒有使用氮化矽硬式光罩，且使用兩個不同光罩以在記憶陣列區域內形成第二溝槽絕緣與平行於字線方向的結構，據此，在這個實施例位線是與至少存取裝置與底部電極自對準，但字線並未自對準。
尤其是，在階段1801提供半導體基板202；典型地基板是一個單晶矽基板，但可仔細考慮其他半導體。在階段1803在記憶陣列區域2100與半導體基板(在第3圖的30處)的周邊區域2200實行裝置佈植，第一裝置佈植可以在這個階段執行：以形成用於記憶陣列區域內存取裝置的P或者N井，與用於周邊區域內周邊邏輯裝置的P或者N井，一或者更多額外佈植可以在這個階段執行包含：用以形成在記憶陣列區域內位線的佈植(經由，例如，在井為P的地方的N+佈植)，以及用以形成二極體存取裝置或者電晶體存取裝置元件的佈植(經由，例如，在N+佈植上的P佈植，以形成N-P二極體；或者在N+佈植上的P佈植，跟隨在額外淺N+佈植後)，或者，一或者更多裝置佈植可以在一或者更多相續的階段執行，在記憶陣列區域2100的存取裝置並未顯示在這些圖式，適合的存取裝置包含，例如，垂直建造裝置，如垂直二極體，垂直場效應電晶體(FET)，垂直雙極接面電晶體(BJT)，垂直金氧半導體(MOS)。
相續地，在階段1804閘氧化層402形成在記憶陣列區域2100與周邊區域2200兩者內的基板表面上，以及在相續階段閘層404形成在閘氧化層402上，結果顯示在第4圖的40處，在較後的階段(概述如下)，將圖案化閘氧化層與閘層以形成在周邊邏輯的閘結構，適合用於閘層的材料包含多晶矽，例如，以及可以經由低 壓化學氣相沉積形成閘層，例如。
在相續階段1805第一溝槽絕緣(平行於位線方向)形成在記憶陣列區域(溝槽絕緣2117)與周邊區域(溝槽絕緣2217)內，適合用於形成溝槽的技術導致實質平面，近似垂直的邊牆，且可以在二或者更多的步驟中執行，適合用於形成溝槽的技術包含，例如，方向性蝕刻如，例如，RIE，經由製程參數的選擇可以控制RIE，使用較低壓力與較高基板偏差可以對溝槽形狀與大小提供較佳的控制，在使用RIE之處，在其後可以接著清潔製程，可使用雙重曝光或者多重曝光微影技術，如此技術的案例概述於Ping Xie et al.(2009)，如前所引述，可使用共同(共享)光罩圖案化在周邊區域與記憶陣列區域兩者內的絕緣溝槽。
適合用於填充溝槽的材料為介電質，以及適合的介電材料包含，例如，較佳可以是氧化物(舉例，氧化矽，如SiO2 )以及氮化物(舉例，氮化矽，如SiN)，低K介電材料(如摻雜SiO2 ，例如)，以及較佳可以是具有低熱導係數的材料，介電質可經由，例如，物理氣相沉積(PVD)製程，或者化學氣相沈積(CVD)製程形成，在溝槽填充後可以實行平坦化步驟(經由，例如，化學機械研磨，CMP)，結果顯示於第5A與5B圖的50處。
在相續階段1807，第二溝槽(平行於字線方向)在記憶陣列區域內形成，使用光罩與蝕刻程序以形成穿過SiN與穿過所選擇的底層的圖案化溝槽，較佳的第一關鍵光罩材料包含光阻，在這個步驟中用於圖案化硬式光罩層(氮化矽)的光罩並未顯示在圖式中，這構成了用於陣列的一個(第一)關鍵光罩步驟，即，這個光罩的大小建立了陣列密度與位置，適合用於形成第二溝槽的技術 包含選擇性地移除未受光罩遮蔽的SiN602，未受光罩遮蔽的閘材料504，未受光罩遮蔽的閘氧化材料502，以及未受光罩遮蔽的半導體基板202材料，但不要移除第一溝槽絕緣內的介電填充，在多於一個步驟中實行蝕刻，使用適合各種將被蝕刻材料的蝕刻技術以及/或者蝕刻參數，適合用於形成溝槽的技術包含，例如，方向性蝕刻如，例如RIE，經由製程參數的選擇可以控制RIE，使用較低壓力與較高基板偏差可以對溝槽形狀與大小提供較佳的控制，可使用雙重曝光或者多重曝光微影技術，如此技術的案例概述於Ping Xie et al.(2009)，如前所引述，可以定時蝕刻的最後階段，以建立在溝槽底部處的蝕刻停止。
此後可實行記憶陣列裝置佈植1808。選擇性地此後在程序1808’在記憶陣列上形成矽化物1920，以及形成介電填充1940，適合用於填充溝槽的材料為介電質，以及適合的介電材料包含，例如，較佳可以是氧化物(舉例，氧化矽，如SiO2 )以及氮化物(舉例，氮化矽，如SiN)，低K介電材料(如摻雜SiO2 ，例如)，以及較佳可以是具有低熱導係數的材料，介電質可以經由，例如，物理氣相沉積(PVD)製程，或者化學氣相沈積(CVD)製程形成，可以在溝槽填充後實行平坦化步驟(經由，例如，化學機械研磨，CMP)，結果顯示於第19A、19B與19C圖的190處。
在相續的階段1809圖案化(經光罩與蝕刻)周邊區域內的邏輯閘(舉例，2010與2010’)，每個經圖案化的邏輯閘(舉例，閘2010)包含堆疊在閘氧化物2013上的閘結構2011，結果顯示於第20A與20B圖的200處，適合用作為邏輯閘光罩的材料包含光阻，適合的蝕刻技術其移除未受光罩遮蔽的閘材料但是並不移除絕緣 結構。
在相續的階段1810實行周邊裝置佈植以形成源極與汲極區域，且此後在周邊區域中鄰近閘堆疊(2010)處與在介電溝槽絕緣結構(2012)的曝露表面處形成介電間隙物，結果顯示於第21A與21B圖的210處。
在相續的階段1812從記憶陣列區域移除閘氧化層與氮化矽層，結果顯示於第22A與22B圖。
在相續的階段1813可以在矽化物2310與2320形成之後實行選擇性地額外陣列裝置佈植，結果顯示於第23A與23B圖的230處。
在相續的階段1814周邊區域由光罩2402所保護，其結果例如顯示於第24A與24B圖的240處。
在相續的階段1815在記憶陣列區域內形成多個間隙物，以縮減覆蓋存取裝置的矽化物2310的曝露面積的尺寸，如此以至於只留下小接觸面積被曝露，其結果顯示於第25A與25B圖。間隙物可以經由，例如，沉積一層介電材料在表面上且然後使用非等向性蝕刻以形成孔隙以曝露小面積的用來接觸的下層矽化物，這個小接觸面積是，作為製程的結果，與所覆蓋存取裝置對準(“自對準”)，並也將與字線和位線的相交對準，如下所描述。
在經由以底部電極材料2706如，例如，TiN填充孔隙或者開口並平坦化之後，其結果顯示於第25A與25B圖的250處。
在相續的階段1816字線介電層2602形成在由階段1815所導致的經平坦化表面上，且在階段1817在第二關鍵光罩步驟中字線溝槽穿過字線介電層而形成，其結果顯示於第26A與25B圖的260 處。
此後相變材料2702沉積進入字線溝槽，接觸底部電極，以及頂部電極材料2704沉積在其上並接觸相變材料2702，平坦化結果結構，其結果顯示於第27A與27B圖的270處。
在相續的階段1819電極塗覆2802，例如在該結構上形成矽磷酸玻璃(BPSG)，並平坦化BPSG，然後形成接觸以將在記憶陣列內與周邊內的結構耦接到結構的頂部表面，接觸2816是耦接到摻雜區域2815並延伸到介電質2802的頂部表面，在此其可以存取覆蓋電路，接觸2616是耦接到頂部電極2704並延伸到介電質206的頂部表面，在此其可以存取覆蓋電路。
如上所述，其他相變記憶陣列構造被仔細考慮，例如，第29圖顯示具有孔隙結構的構造，其中在孔隙中的相變材料2910插塞接觸其下的矽化物並接觸覆蓋條狀相變材料2902，其受到電極2904的覆蓋所轉變，接觸2916耦接到頂部電極2904並延伸到介電質2922的頂部表面，在此其可以存取覆蓋電路，以及，例如，第30圖顯示具有孔隙結構的構造，其中在孔隙中的相變材料3010插塞接觸其下的矽化物並接觸覆蓋電極3004，接觸3016耦接到頂部電極3004並延伸到介電質3022的頂部表面，在此其可以存取覆蓋電路。
其他實施例係在申請專利範圍之中。
310‧‧‧記憶陣列
317‧‧‧記憶體胞元
318‧‧‧二極體
312、312a、312b與312c‧‧‧字線
314、314a、314b與314c‧‧‧位線
316‧‧‧可編程阻抗記憶元件
3201‧‧‧積體電路
3214‧‧‧字線(列)解碼器
3216‧‧‧多條字線
3218‧‧‧位線(欄)解碼器
3220‧‧‧多條位線
3222、3226‧‧‧匯流排
3228‧‧‧資料輸入線
3224‧‧‧感應放大器/資料輸入結構
3230‧‧‧其他電路
3232‧‧‧資料輸出線
3234‧‧‧控制器
3236‧‧‧偏壓配置供應電壓、電 流源
20‧‧‧記憶體
202‧‧‧基板
2100‧‧‧記憶區域
2200‧‧‧周邊區域
2217、2117’、2117”與2117'''‧‧‧溝槽絕緣
2210‧‧‧邏輯裝置
2111‧‧‧箭頭
2213‧‧‧閘介電層
2211‧‧‧摻雜層
2212、2114‧‧‧矽化物層
2214、2215‧‧‧摻雜區域
206‧‧‧介電質
2216‧‧‧接觸
2110‧‧‧括弧
2113‧‧‧水平部分
2112‧‧‧垂直部分
204‧‧‧介電層
2115‧‧‧頂部電極、位線
101‧‧‧提供半導體基板
103‧‧‧佈置裝置
104‧‧‧沉積氧化閘層並微影閘層
105‧‧‧在記憶陣列內形成第一溝槽絕緣並微影
106‧‧‧沉積SiN
107‧‧‧形成第二記憶陣列溝槽絕緣
108‧‧‧記憶陣列裝置佈植
108’‧‧‧形成記憶陣列矽化物；並填充
109‧‧‧形成邏輯閘
110‧‧‧微影佈植；形成間隙物；形成微影矽化物
111‧‧‧填充並平坦化
112‧‧‧從記憶陣列移除閘氧化層與SiN
113‧‧‧記憶陣列佈植與矽化物
114‧‧‧在記憶陣列上形成間隙物
115‧‧‧沉積PCM與頂部電極；平坦化
116‧‧‧形成BPSG與通透連接
402‧‧‧閘氧化層
404‧‧‧閘層
602‧‧‧氮化矽層
504‧‧‧閘材料
502‧‧‧閘氧化材
820‧‧‧矽化物
840‧‧‧介電填充
920‧‧‧條狀SiN層
910與910’‧‧‧邏輯閘
913‧‧‧閘氧化物
911‧‧‧閘結構
2010、2010’‧‧‧閘堆疊
1002‧‧‧溝槽絕緣結構
1010‧‧‧矽化物
112‧‧‧介電質
1302‧‧‧矽化物
1401‧‧‧間隙物
1402‧‧‧接觸面積
1502‧‧‧相變材料
1504‧‧‧電極材料
2616‧‧‧接觸
2615‧‧‧摻雜區域
1615‧‧‧頂部電極
1725‧‧‧電極材料
1801‧‧‧提供半導體基板
1803‧‧‧佈置裝置
1804‧‧‧沉積氧化閘層並微影閘層
1805‧‧‧在記憶陣列內形成第一溝槽絕緣並微影
1807‧‧‧形成第二記憶陣列溝槽絕緣*
1808‧‧‧記憶陣列裝置佈植
1808’‧‧‧形成記憶陣列矽化物；並填充
1809‧‧‧形成邏輯閘
1810‧‧‧微影佈植；形成間隙物；形成微影矽化物
1812‧‧‧從記憶陣列移除閘氧化層與SiN
1813‧‧‧記憶陣列佈植；矽化物微影與記憶陣列
1814‧‧‧光罩微影
1815‧‧‧陣列間隙物微縮與形成底部電極
1816‧‧‧沉積字線介電質
1817‧‧‧形成記憶陣列字線溝槽
1818‧‧‧沉積PCM與頂部電極；平坦化
1819‧‧‧形成BPSG與通透接觸
1920‧‧‧矽化物
1940‧‧‧介電填充
2013‧‧‧閘氧化物
2011‧‧‧閘結構
2012‧‧‧絕緣結構
2310‧‧‧矽化物
2320‧‧‧矽化物
2402‧‧‧光罩
2706‧‧‧電極材料
2602‧‧‧介電層
2702‧‧‧相變材料
2704‧‧‧電極材料
2802‧‧‧電極塗覆
2816‧‧‧接觸
2815‧‧‧摻雜區域
2802‧‧‧介電質
2910‧‧‧插塞
2902‧‧‧條狀相變材料
2904‧‧‧電極
2916‧‧‧接觸
2922‧‧‧介電質
3010‧‧‧相變材料
3004‧‧‧電極
3016‧‧‧接觸
3022‧‧‧介電質
第1圖係為流程圖其根據實施例概述製作相變記憶體製程的多個階段； 第2A、2B與2C圖係為示意描繪其根據實施例顯示相變記憶體，第2A圖是平面視圖，第2B圖是如第2A圖在B-B所指出的側剖視圖，第2C圖是如第2A圖在C-C所指出的側剖視圖；第3、4、5A、5B、6A、6B、6C、7A、7B、7C、7D、7E、8A、8B、8C、8D、8E、9A、9B、10A、10B、11A、11B、11C、11D、12A、12B、12C、12D、13A、13B、13C、13D、14A、14B、14C、14D、15A、15B、16A、16B與17圖係為示意描繪其根據實施例顯示製作相變記憶體製程的多個階段；(根據前述所概述的方案可認出多種視圖：在每個實例標註A的圖式(例如，7A)為平面視圖，標註為B的圖式為在對應的平面視圖在B-B所指出的側剖視圖，以及標註為C、D或E的圖式為在對應的視圖在C-C、D-D或者E-E所指出的側剖視圖，例如，第7B圖是如第7A圖在B-B所指出的側剖視圖，第7C圖是如第7A圖在C-C所指出的側剖視圖，第7D圖是如第7A與7B圖在D-D所指出的側剖視圖，第7E圖是如第7A與7C圖在E-E所指出的側剖視圖)
第18圖係為流程圖其根據另一實施例概述製作相變記憶體製程的多個階段；第19A、19B、19C、20A、20B、21A、21B、22A、22B、23A、23B、24A、24B、25A、25B、26A、26B、26C、27A、27B、28A、與28B圖係為示意描繪其根據實施例顯示製作相變記憶體製程的多個階段；(根據前述所概述的方案可認出多種視圖)
第29與30圖係為剖視示意描繪其說明實施例的案例；第31圖係為對於如在此所描述使用記憶胞元來實施的記憶 陣列示意圖；以及第32圖係為如在此所描述包含具有存取裝置與記憶元件的記憶胞元陣列的積體電路的簡化區塊圖。
1401‧‧‧間隙物
1402‧‧‧接觸面積
202‧‧‧基板
112‧‧‧介電質

Claims (13)

  1. 一種可編程記憶裝置，包括：具有包括一周邊區域與一記憶陣列區域的一表面的一半導體基板本體，在該記憶陣列區域的一可編程記憶陣列以及在該周邊區域的該基板表面的一邏輯裝置層，該記憶陣列包括形成在該基板本體的複數存取裝置以及形成在該基板表面的複數可編程記憶元件，其中該等存取裝置與該等記憶元件是在複數位線與複數字線的複數交點處對準，以及該等位線是與該等可編程記憶元件與該等存取裝置自對準。
  2. 如申請專利範圍第1項所述之可編程記憶裝置，其中該等字線是與該等可編程記憶元件與該等存取裝置自對準。
  3. 如申請專利範圍第1項所述之可編程記憶裝置，其中在該記憶陣列內的複數記憶胞元具有等於4D2 的一面積，D係關於字線寬度與字線之間的分隔距離的總和的二分之一。
  4. 如申請專利範圍第1項所述之可編程記憶裝置，其中在該記憶陣列內的複數記憶胞元具有等於4D2 的一面積，D係關於使用於製造該等記憶胞元的一微影製程的名義特徵尺寸。
  5. 一種製作一可編程記憶陣列的方法，包括：提供具有覆蓋一記憶陣列區域與一周邊區域的一表面的一半導體基板；沉積在該基板表面上的一閘氧化層和一閘層；使用一共同光罩在該記憶陣列區域與該周邊區域兩者上形成平行於一第一方向的複數第一溝槽絕緣結構；移除該共同光罩並形成在該閘層與該第一溝槽絕緣結構上 的一氮化矽層；形成平行於垂直該第一方向的一第二方向的複數第二溝槽；形成在該記憶陣列區域上的一介電填充；在該周邊區域使用一邏輯光罩圖案化該周邊閘氧化層與閘層以形成複數邏輯閘；在該周邊區域執行一裝置佈植以形成源極與汲極區域；形成在該記憶陣列區域與該周邊區域上的一介電填充並平坦化該介電填充；移除該氮化矽層與該閘層與在該記憶陣列上的該閘氧化層以形成複數字線溝槽；形成在該記憶陣列區域內的該第一與第二溝槽絕緣結構上的複數間隙物以形成孔隙；以及在該字線溝槽內形成至少一記憶胞元或者字線。
  6. 如申請專利範圍第5項所述之方法，更包括一或者更多：在形成該第二溝槽後，形成一第一記憶陣列矽化物；先於形成在該記憶陣列區域與該周邊區域上的該介電填充前，形成一周邊區域矽化物；先於形成在該記憶陣列區域內的該等間隙物前，形成一第二記憶矽化物。
  7. 如申請專利範圍第5項所述之方法，更包括在下列一或者更多階段形成記憶存取裝置佈植：先於沉積在該基板表面上的該閘氧化層前，在形成該第二溝槽後，或者 先於形成在該記憶陣列區域內的該等間隙物前。
  8. 如申請專利範圍第5項所述之方法，更包括在下列一或者更多階段形成覆蓋該周邊區域的該基板的周邊裝置佈植：先於沉積在該基板表面上的該閘氧化層前，或者在形成該邏輯閘後。
  9. 如申請專利範圍第5項所述之方法，其中形成該等第二溝槽包括形成在該氮化矽層上的一光罩以及，使用該光罩，蝕刻以形成該第二溝槽。
  10. 如申請專利範圍第5項所述之方法，其中形成該等記憶胞元包括沉積在該字線溝槽內的一可編程記憶材料以及形成在該可編程記憶材料上的一頂部電極。
  11. 如申請專利範圍第5項所述之方法，其中形成該等記憶胞元包括沉積在該字線溝槽內的一底部電極材料，沉積在該底部電極材料上的一可編程記憶材料，以及形成在該可編程記憶材料上的一頂部電極。
  12. 如申請專利範圍第5項所述之方法，其中形成該等記憶胞元包括形成在該記憶陣列區域與該周邊區域上的一光罩，該光罩經圖案化以形成字線溝槽；以及沉積在該字線溝槽內的一可編程記憶材料與一頂部電極。
  13. 如申請專利範圍第5項所述之方法，更包括：在形成記憶胞元後，形成在該記憶陣列區域與該周邊區域上的一鈍化層；以及形成穿過該鈍化層至在該記憶陣列區域內的頂部電極與至在該周邊區域內的源極/汲極區域的複數接觸。
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