KR100892667B1 - 상변화 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

상변화 메모리 소자의 하부전극 콘택의 높이를 개선한 상변화 메모리 소자 및 그 제조 방법을 제시한다.
본 발명은 스위칭 소자 및 스위칭 소자와 접속되는 스토리지 노드를 포함하는 상변화 메모리 소자 제조 방법으로서, 하부전극이 형성된 반도체 기판 상에 하부전극을 노출시키는 하부전극 콘택 홀을 형성하는 단계, 하부전극 콘택 홀 내벽에 비정질 실리콘 스페이서를 형성하는 단계, 비정질 실리콘 스페이서를 반구형 폴리실리콘 스페이서로 변형시키는 단계 및 반구형 폴리실리콘 스페이서 측부의 하부전극 콘택 홀 내에 하부전극 콘택을 형성하는 단계를 포함하여, 리셋 전류를 최소화할 수 있고, 이에 따라 소자의 수명, 센싱 마진, 소자의 축소율 등을 개선할 수 있다.
PRAM, 리셋 전류, BEC

Description

상변화 메모리 소자 및 그 제조 방법{Phase-Change Memory Device and Fabrication Method Thereof}
본 발명은 상변화 메모리 소자에 관한 것으로, 보다 구체적으로는 상변화 메모리 소자의 리셋 전류를 최소화하기 위하여 하부전극 콘택의 높이를 개선한 상변화 메모리 소자 및 그 제조 방법에 관한 것이다.
상변화 메모리 소자(Phase-change Random Access Memory; PRAM)는 비정질 상태에서는 높은 저항을, 결정질 상태에서는 낮은 저항을 갖는 상변화 물질의 상변화에 의해 정보를 기록하고 독출하는 메모리 소자로서, 플래쉬 메모리에 비해 빠른 동작 속도 및 높은 집적도를 갖는 장점이 있다.
PRAM에서 상변화 물질의 가역적인 상변화는 외부에서 인가한 전기적 펄스를 통한 줄 가열(Joule heating)에 의해 이루어지며, 줄 가열에 의해 상변화 물질의 상(phase)을 제어하는 과정을 셋/리셋(set/reset) 과정이라 한다. 리셋 과정은 짧고 높은 펄스를 인가하여 국부적으로 결정질상을 녹는점 이상의 온도로 가열시켜 용융시킨 후, 주변과의 큰 온도 차이에 의한 급냉 현상을 이용하여 비정질상으로 바꾸는 과정이다. 반면, 셋 과정은 상대적으로 낮고 긴 펄스를 인가하여 비정질상 을 가열시켜 결정질상으로 바꾸는 과정이다.
PRAM의 셋/리셋 과정 중 리셋 과정에서 발생하는 전류량은 소자의 수명(lifetime), 센싱 마진(sensing margin) 및 소자의 축소율(shrinkage)을 좌우한다. 따라서, 작은 리셋 전류를 이용하면서도 소자의 동작을 확보하기 위해서는 하부전극 콘택(Bottom Electrode Contact; BEC)과 상변화 물질 간의 접촉 면적을 줄이거나, BEC의 높이를 높여서 저항을 크게 하는 방법이 고려된다.
현재, BEC와 상변화 물질 간의 접촉 면적을 줄여 리셋 전류를 최소화하기 위한 방안으로 BEC를 원통형(Cylinder)으로 형성하는 방법이 있으며, 도 1 및 도 2를 참조하여 설명하면 다음과 같다.
도 1은 일반적인 상변화 메모리 소자를 설명하기 위한 단면도이고, 도 2는 BEC의 평면도이다.
하부전극(12) 상에 절연층(16)을 형성하고, 절연층(16)을 패터닝하여 BEC 홀을 형성한 후, 전체 구조 상에 도전 물질(18)을 도포한다. 이후, 도전물질(18)을 원통형으로 패터닝하여 하부전극 표면을 노출시키고, 노출시킨 부위를 유전물질(20)로 매립하여 BEC(21)를 형성한다. 이어서, BEC(21) 상에 상변화 물질층(22) 및 상부전극(24)을 순차적으로 형성한다. 도 1에서 미설명 부호 14는 층간 절연막이다.
도 2는 절연층(16) 상에 형성한 도전물질(18)을 원통형으로 패터닝한 후 유전물질(20)을 매립한 상태를 나타낸 평면도이다. 도 2에 도시한 것과 같이, BEC(21)는 원기둥 형태의 유전물질(20) 및 유전물질(20)의 외주를 따라 형성되는 도전물질(18)로 구성된다.
이와 같이, BEC를 원통형으로 형성하고, BEC 내부를 유전물질로 매립함으로써, BEC와 상변화 물질층(22) 간의 접촉 면적을 최소화하고, 이에 따라 리셋 전류를 감소시킬 수 있다.
그러나, BEC와 상변화 물질층 간의 접촉 면적을 줄이는 것만으로 리셋 전류를 감소시키는 데에는 한계가 있으며, 따라서 BEC와 상변화 물질층 간의 접촉 면적을 최소화함과 동시에 BEC의 높이를 높인다면 리셋 전류를 더욱 효과적으로 감소시킬 수 있을 것이다.
BEC의 높이는 공정상의 디파인(Define)에 의해 결정되기 때문에, BEC 홀 형성시의 리소그라피 공정 및 식각 공정에 의해 좌우된다. 그런데 현재의 기술로, BEC의 높이는 하부전극(12)의 단면적 및 절연층(16)의 두께 등을 고려할 때 단차비(Aspect ratio) 1.2 수준 이하로는 제어할 수 없어, 리셋 전류를 감소시키는 데 한계가 있으며, 소자의 축소 마진(Shrinkage margin) 또한 한계에 부딪치고 있는 실정이다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 하부전극 콘택 내벽의 표면적을 증가시킨 다음 도전물질을 형성하여, 하부전극 콘택의 높이를 개선할 수 있는 상변화 메모리 소자 및 그 제조 방법을 제시하는 데 그 기술적 과제가 있다.
본 발명의 다른 기술적 과제는 하부전극 콘택의 높이를 개선하여 상변화 메모리 소자의 리셋 전류를 감소시킴으로써, 공정 마진을 확보할 수 있는 상변화 메모리 소자 및 그 제조 방법을 제시하는 데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법은 스위칭 소자 및 상기 스위칭 소자와 접속되는 스토리지 노드를 포함하는 상변화 메모리 소자 제조 방법으로서, 하부전극이 형성된 반도체 기판 상에 하부전극을 노출시키는 하부전극 콘택 홀을 형성하는 단계; 상기 하부전극 콘택 홀 내벽에 비정질 실리콘 스페이서를 형성하는 단계; 상기 비정질 실리콘 스페이서를 반구형 폴리실리콘 스페이서로 변형시키는 단계; 및 상기 반구형 폴리실리콘 스페이서 측부의 하부전극 콘택 홀 내에 하부전극 콘택을 형성하는 단계;를 포함한다.
아울러, 본 발명의 다른 실시예에 의한 상변화 메모리 소자 제조 방법은 하부전극 및 절연층이 순차적으로 형성된 반도체 기판 상에, 상기 절연층의 일부를 제거하여 상기 하부전극을 노출시키는 하부전극 콘택 홀을 형성하는 단계; 상기 하부전극 콘택 홀 내벽에 비정질 실리콘 스페이서를 형성하는 단계; 및 상기 하부전극 콘택 홀 내에 하부전극 콘택을 형성하는 단계;를 포함한다.
그리고, 본 발명의 또 다른 실시예에 의한 상변화 메모리 소자 제조 방법은 하부전극 및 절연층이 순차적으로 형성된 반도체 기판 상에, 상기 절연층의 일부를 경사식각하여 상기 하부전극을 노출시키는 하부전극 콘택 홀을 형성하는 단계; 및 상기 하부전극 콘택 홀 내에 하부전극 콘택을 형성하는 단계;를 포함한다.
한편, 본 발명의 일 실시예에 의한 상변화 메모리 소자는 반도체 기판, 상기 반도체 기판 상에 형성되는 하부전극, 상기 하부전극으로부터 길이 방향으로 연장되는 실린더 형태의 반구형 스페이서 및 상기 스페이서 표면에 형성되어 상기 하부전극과 콘택되는 도전물질층을 포함하는 하부전극 콘택; 및 상기 하부전극 콘택 상에 형성되는 상변화 물질층;을 포함한다.
그리고, 본 발명의 다른 실시예에 의한 상변화 메모리 소자는 반도체 기판, 상기 반도체 기판 상에 형성되는 하부전극, 상기 하부전극으로부터 길이 방향으로 연장되는 실린더 형태의 스페이서 및 상기 스페이서 표면에 형성되어 상기 하부전극과 콘택되는 도전물질층을 포함하는 하부전극 콘택; 및 상기 하부전극 콘택 상에 형성되는 상변화 물질층;을 포함한다.
아울러, 본 발명의 또 다른 실시예에 의한 상변화 메모리 소자는 반도체 기판, 상기 반도체 기판 상에 형성되는 하부전극, 상기 하부전극과 콘택되는 도전물질층을 포함하는 하부전극 콘택; 상기 하부전극 콘택 간에 형성되며, 상부 구경과 하부 구경의 크기가 상이한 절연층; 및 상기 하부전극 콘택 상에 형성되는 상변화 물질층;을 포함한다.
본 발명에 의하면 BEC 콘택 형성시의 공정 디파인을 변경하지 않고 BEC 콘택의 높이를 증가시킴으로써 리셋 전류를 최소화할 수 있고, 이에 따라 소자의 수명, 센싱 마진, 소자의 축소율 등을 개선할 수 있다.
또한, BEC 콘택의 내벽에 스페이서를 형성하고, 나아가 이 스페이서 표면을 반구형으로 형성시킨 후 도전물질을 형성함으로써, BEC의 높이를 개선함과 동시에 BEC의 CD(Critical Dimension) 또한 감소시킬 수 있다. 이로 인하여, BEC와 상변화 물질층 간의 접촉 면적이 감소되어 리셋 전류를 더욱 감소시킬 수 있다.
이하에서는 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명한다.
도 3a 내지 3i는 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법을 순차적으로 설명하기 위한 단면도이다.
본 발명은 상변화 메모리 소자에서 하부전극 콘택의 높이를 높이기 위한 것으로, 반도체 기판 상에 스위칭 소자(도시하지 않음)를 형성하고, 스위칭 소자와 플러그(도시하지 않음)에 의해 접속되는 하부전극이 형성된 이후의 과정을 설명할 것이다.
먼저, 도 3a에 도시한 것과 같이, 층간 절연막(104) 내에 하부전극(102)이 형성된 반도체 기판(도시하지 않음)을 준비한 다음, 전체 구조 상에 절연층(106)을 형성한다.
그리고, 도 3b에 도시한 것과 같이, 절연층(106)의 기 지정된 부분을 패터닝하여 하부전극(102) 표면이 노출되는 하부전극 콘택 홀(BEC 홀)(108)을 형성한다. 여기에서, 절연층(106)은 500 내지 1200Å의 두께로 증착하는 것이 바람직하다. 아울러, BEC 홀(108) 형성을 위한 노광 및 식각 공정은 BEC의 바닥면 CD(Critical Dimension)가 40 내지 70㎚가 되도록 제어하는 것이 바람직하다. 또한, 절연층(106)의 두께는 기존의 상변화 메모리 소자 제조시 형성하는 절연층의 두께와 동일하여도 무방하다. 아울러, 절연층(106)은 경사식각 방법으로 패터닝하는 것이 바람직하다. 이 경우 절연층(106)을 패터닝하여 형성된 BEC 홀의 상부 구경이 하부 구경보다 크게 되어, BEC 홀의 실질적인 높이가 증가하게 되는 효과를 얻을 수 있다.
한편, 절연층(106)을 경사식각 방법으로 패터닝하는 경우, 이에 의해 BEC 홀의 실질적인 높이가 증가되었으므로, BEC 홀 내벽에 스페이서를 형성하지 않고도 저항이 증가되는 결과를 얻을 수 있다.
다음, 도 3c에 도시한 것과 같이, 전체 구조 상에 비정질(amorphous) 실리콘층(110)을 형성하고, BEC의 내벽에만 비정질 실리콘이 남아 있도록 식각 공정을 실시하여, 도 3d에 도시한 것과 같이 실린더 형태의 비정질 실리콘 스페이서(110-1)를 형성한다.
도 3c에서, 비정질 실리콘층(110)은 500 내지 550℃의 온도, 1 내지 2Torr의 압력 조건에서 100 내지 250Å의 두께로 증착할 수 있다. 또한, 비정질 실리콘층(110)은 도핑된 실리콘층/도핑하지 않은 실리콘층, 또는 도핑하지 않은 실리콘층 중 어느 하나의 구조로 형성할 수 있으며, 도핑된 실리콘층의 P 농도는 2.0E20 atom/acc이하로 하는 것이 바람직하다.
아울러, 비정질 실리콘 스페이서(110-1)를 형성하기 위한 식각 공정은 비등방성 식각공정으로 진행할 수 있다.
이어서, 비정질 실리콘 스페이서(110-1)를 반구형으로 성장시키기 위한 MPS(Meta Stable poly Silicon) 공정을 실시하여, 도 3e에 도시한 것과 같이, 반구형 폴리실리콘 스페이서(110-2)를 형성한다.
반구형 폴리실리콘 스페이서(110-2)를 형성하기 위하여, 먼저 실리콘 계열의 소스 가스를 주입하면서 550 내지 750℃의 온도로 30 내지 40초 동안 결과물을 가열하여, 비정질 실리콘 스페이서(110-1) 표면에 실리콘 시드를 형성한다. 이후 40 내지 50초 동안 어닐링(annealing)을 실시하여 비정질 실리콘 스페이서(110-1)가 반구형 폴리실리콘 스페이서(110-2) 형태로 변형된다.
이와 같이, BEC 홀 내벽에 반구형 비정질 실리콘 스페이서(110-2)를 형성함에 의해, BEC 홀 내벽의 표면적 즉, 실질적인 높이가 증가하게 된다. 이러한 상태에서 도 3f 및 3g에 도시한 것과 같이, 전체 구조 상에 도전 물질층(112) 및 유전 물질층(114)을 순차적으로 형성한다. 여기에서, 도전 물질층(112)은 예를 들어 질화 티타늄(TiN)을 이용하여 형성할 수 있다.
이후, 도 3h에 도시한 것과 같이, 절연층(106) 표면이 노출되도록 유전 물질 층(114) 및 도전 물질층(112)을 제거하여, BEC 홀 내부가 반구형 비정질 실리콘 스페이서(110-2), 도전 물질층(112-1) 및 유전 물질층(114-1)으로 매립된 BEC가 형성되게 된다.
아울러, 도 3i에 도시한 것과 같이, BEC 상에 상변화 물질층(116) 및 상부전극(118)을 순차적으로 형성한다.
이와 같이 형성된 본 발명에 의한 상변화 메모리 소자는 반도체 기판 상에 형성되는 하부전극, 하부전극으로부터 길이 방향으로 연장되는 실린더 형태의 반구형 스페이서 및 스페이서 표면에 형성되어 하부전극과 콘택되는 도전물질층을 포함하는 하부전극 콘택 및 하부전극 콘택 상에 형성되는 상변화 물질층을 포함한다. 아울러, 도전물질 간에는 유전 물질층이 형성되는 것이 바람직하다.
본 발명에 의한 상변화 메모리 소자는 반구형 비정질 실리콘 스페이서에 의해 BEC 내벽의 표면적을 증가시킨 상태에서 도전물질을 도포함으로써, BEC의 단차비는 증대시키지 않으면서 BEC의 실질적인 높이를 증가시킴과 함께, BEC와 상변화 물질층 간의 접촉 면적 또한 감소되는 효과를 얻을 수 있다.
이상에서는 절연층(106) 내벽에 형성된 비정질 실리콘 스페이서(110-1)를 성장시켜 반구형 폴리실리콘 스페이서(110-2)를 형성한 경우를 설명하였으나, 비정질 실리콘 스페이서(110-1) 상에 직접 도전 물질층(112) 및 유전 물질층(114)을 형성하고, 절연층(106) 표면이 노출되도록 이들을 제거하여 BEC를 형성한 다음, BEC 상에 상변화 물질층(116) 및 상부전극(118)을 순차적으로 형성하는 것도 가능하다.
이 경우에도, 절연층(106) 내벽에 형성된 비정질 실리콘 스페이서(110-1)에 의해 BEC의 실질적인 높이를 증가시킬 수 있어, 결과적으로 리셋 전류를 감소시킬 수 있게 된다.
도 4는 본 발명의 다른 실시예에 의한 상변화 메모리 소자 제조 방법을 설명하기 위한 단면도이다.
도 4는 BEC 홀의 실질적인 높이를 증가시키기 위하여, 절연층(106-1)을 경사식각한 후, BEC 홀 내부를 도전 물질층(112-1) 및 유전 물질층(114-1)으로 매립하여 BEC를 형성한 상변화 메모리 소자를 나타낸다. BEC를 형성한 후에는 상변화 물질층(116) 및 상부전극(118)을 순차적으로 형성한다. 즉, BEC 홀 형성 후, BEC 홀의 측벽 및 저부에 도전 물질층(112-1)을 형성하고, 도전 물질층(112-1)이 형성된 BEC 홀 내부를 유전 물질층(114-1)으로 매립하여 BEC를 형성한다.
본 실시예에서는 BEC 홀 내부에 스페이서를 형성하거나, 스페이서를 형성하고 이를 반구형으로 변형시키지 않고도, 경사식각을 통해 패터닝한 절연층(106-1) 자체만으로도 BEC 홀의 실질적인 높이를 증가시킬 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
현재의 상변화 메모리 소자에서는 하부전극 콘택의 높이를 1000Å 정도로 확 보해야만 리셋 전류를 1㎃ 정도로 감소시킬 수 있다. 그러나, 본 발명에서는 하부전극 콘택을 형성하기 위한 절연층의 높이를 400Å 정도로 하고, 하부전극 콘택의 내벽에 반구형 폴리실리콘 스페이서를 형성함에 의해 리셋 전류를 0.8㎃ 이하로 제어할 수 있다.
결과적으로, 본 발명에 의하면 상변화 메모리 소자의 크기를 증가시키지 않으면서도 BEC의 높이를 확보할 수 있어 휴대 전화, PDA, 모바일 PC 등의 휴대 기기 등에 적용할 수 있는 상변화 메모리 소자를 제조할 수 있다.
도 1은 일반적인 상변화 메모리 소자를 설명하기 위한 단면도,
도 2는 도 1에 도시한 하부전극 콘택의 횡단면도,
도 3a 내지 3i는 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법을 순차적으로 설명하기 위한 단면도,
도 4는 본 발명의 다른 실시예에 의한 상변화 메모리 소자 제조 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 하부전극 104 : 층간 절연막
106 : 절연층 108 : 하부전극 콘택 홀
110 : 비정질 실리콘층 110-1 : 비정질 실리콘 스페이서
110-2 : 반구형 폴리실리콘 스페이서 112 : 도전 물질층
114 : 유전 물질층 116 : 상변화 물질층
118 : 상부전극

Claims (16)

  1. 상변화 메모리 소자 제조 방법으로서,
    하부전극 및 절연층이 순차적으로 형성된 반도체 기판 상에, 상기 절연층의 일부를 제거하여 상기 하부전극을 노출시키는 하부전극 콘택 홀을 형성하는 단계;
    상기 하부전극 콘택 홀 내벽에 비정질 실리콘 스페이서를 형성하는 단계;
    상기 비정질 실리콘 스페이서를 반구형 폴리실리콘 스페이서로 변형시키는 단계; 및
    상기 반구형 폴리실리콘 스페이서 측부의 하부전극 콘택 홀 내에 하부전극 콘택을 형성하는 단계;
    를 포함하는 상변화 메모리 소자 제조 방법.
  2. 상변화 메모리 소자 제조 방법으로서,
    하부전극 및 절연층이 순차적으로 형성된 반도체 기판 상에, 상기 절연층의 일부를 제거하여 상기 하부전극을 노출시키는 하부전극 콘택 홀을 형성하는 단계;
    상기 하부전극 콘택 홀 내벽에 비정질 실리콘 스페이서를 형성하는 단계; 및
    상기 하부전극 콘택 홀 내에 하부전극 콘택을 형성하는 단계;
    를 포함하는 상변화 메모리 소자 제조 방법.
  3. 삭제
  4. 상변화 메모리 소자 제조 방법으로서,
    하부전극 및 절연층이 순차적으로 형성된 반도체 기판 상에, 상기 절연층의 일부를 경사식각하여 상기 하부전극을 노출시키는 하부전극 콘택 홀을 형성하는 단계;
    상기 하부전극 콘택 홀의 측벽 및 저부에 도전물질층을 형성하는 단계; 및
    상기 도전물질층이 형성된 상기 하부전극 콘택 홀 내부를 유전 물질층으로 매립하는 단계;를 포함하고,
    상기 절연층은 500 내지 1200Å의 두께로 증착하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  5. 상변화 메모리 소자 제조 방법으로서,
    하부전극 및 절연층이 순차적으로 형성된 반도체 기판 상에, 상기 절연층의 일부를 경사식각하여 상기 하부전극을 노출시키는 하부전극 콘택 홀을 형성하는 단계;
    상기 하부전극 콘택 홀의 측벽 및 저부에 도전물질층을 형성하는 단계; 및
    상기 도전물질층이 형성된 상기 하부전극 콘택 홀 내부를 유전 물질층으로 매립하는 단계;를 포함하고,
    상기 하부전극 콘택 홀은 바닥면의 직경이 40 내지 70㎚인 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 비정질 실리콘 스페이서는, 비정질 실리콘층을 100 내지 250Å의 두께로 증착한 후 식각하여 형성하는 것을 특징으로 하는 상변화 메모리 소자 제조 방 법.
  7. 제 6 항에 있어서,
    상기 비정질 실리콘층은 500 내지 550℃의 온도 및 1 내지 2Torr의 압력에서 형성하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  8. 제 1 항에 있어서,
    상기 변형단계는 실리콘 계열의 소스 가스를 주입하면서 550 내지 750℃의 온도로 가열하여 상기 비정질 실리콘 스페이서 표면에 실리콘 시드를 형성하는 단계; 및
    상기 실리콘 시드가 형성된 비정질 실리콘 스페이서를 어닐링하는 단계로 이루어지는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  9. 제 8 항에 있어서,
    상기 실리콘 시드 형성 단계는 30 내지 40초 동안 진행되는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 어닐링 단계는 40 내지 50초 동안 진행되는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 하부전극 콘택 홀을 형성하는 단계는, 상기 절연층의 지정된 부분을 경사식각하여 상기 하부전극을 노출시키는 단계인 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  12. 반도체 기판,
    상기 반도체 기판 상에 형성되는 하부전극,
    상기 하부전극으로부터 길이 방향으로 연장되는 실린더 형태의 반구형 스페이서 및 상기 반구형 스페이서 표면에 형성되어 상기 하부전극과 콘택되는 도전물질층을 포함하는 하부전극 콘택; 및
    상기 하부전극 콘택 상에 형성되는 상변화 물질층;
    을 포함하는 상변화 메모리 소자.
  13. 반도체 기판,
    상기 반도체 기판 상에 형성되는 하부전극,
    상기 하부전극으로부터 길이 방향으로 연장되는 실린더 형태의 스페이서 및 상기 스페이서 표면에 형성되어 상기 하부전극과 콘택되는 도전물질층을 포함하는 하부전극 콘택; 및
    상기 하부전극 콘택 상에 형성되는 상변화 물질층;
    을 포함하는 상변화 메모리 소자.
  14. 반도체 기판,
    상기 반도체 기판 상에 형성되는 하부전극,
    상기 하부전극과 콘택되며, 측벽 및 저부에 형성된 도전물질층을 포함하는 하부전극 콘택;
    상기 하부전극 콘택 내부의 상기 도전물질층 사이에 형성되는 유전 물질층;
    상기 하부전극 콘택 간에 형성되며, 상부 구경과 하부 구경의 크기가 상이한 절연층; 및
    상기 하부전극 콘택 상에 상기 도전물질층과 접촉되도록 형성되는 상변화 물질층;
    을 포함하는 상변화 메모리 소자.
  15. 제 12 항 또는 제 13 항에 있어서,
    상기 상변화 메모리 소자는 상기 도전물질층 사이에 형성되는 유전 물질층을 더 포함하는 것을 특징으로 하는 상변화 메모리 소자.
  16. 제 12 항 또는 제 13 항에 있어서,
    상기 상변화 메모리 소자는 상기 하부전극 콘택 간에 형성되는 절연층을 더 포함하고, 상기 절연층은 상부 구경과 하부 구경의 크기가 상이한 것을 특징으로 하는 상변화 메모리 소자.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111129066A (zh) * 2018-10-31 2020-05-08 台湾积体电路制造股份有限公司 相变化随机存取记忆体装置及其制造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8084760B2 (en) * 2009-04-20 2011-12-27 Macronix International Co., Ltd. Ring-shaped electrode and manufacturing method for same
KR101097436B1 (ko) * 2009-09-30 2011-12-23 주식회사 하이닉스반도체 상변화 메모리 소자 및 그 제조 방법
KR20150007520A (ko) * 2013-07-11 2015-01-21 에스케이하이닉스 주식회사 상변화 메모리 장치 및 그의 제조방법
JP6720710B2 (ja) * 2016-06-14 2020-07-08 住友電気工業株式会社 赤外線検知素子

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050059400A (ko) * 2003-12-12 2005-06-20 삼성전자주식회사 반도체소자의 작은 콘택 구조체 형성방법 및 이를사용하여 제조된 반도체소자
US20060091476A1 (en) * 2004-10-29 2006-05-04 Cay-Uwe Pinnow Sub-lithographic structures, devices including such structures, and methods for producing the same
KR20070079647A (ko) * 2006-02-03 2007-08-08 삼성전자주식회사 상변화 메모리 소자의 제조 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI284899B (en) * 2005-12-29 2007-08-01 Ind Tech Res Inst Semiconductor memory device, phase change memory device and method of manufacturing the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050059400A (ko) * 2003-12-12 2005-06-20 삼성전자주식회사 반도체소자의 작은 콘택 구조체 형성방법 및 이를사용하여 제조된 반도체소자
US20060091476A1 (en) * 2004-10-29 2006-05-04 Cay-Uwe Pinnow Sub-lithographic structures, devices including such structures, and methods for producing the same
KR20070079647A (ko) * 2006-02-03 2007-08-08 삼성전자주식회사 상변화 메모리 소자의 제조 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111129066A (zh) * 2018-10-31 2020-05-08 台湾积体电路制造股份有限公司 相变化随机存取记忆体装置及其制造方法
KR20200050386A (ko) * 2018-10-31 2020-05-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 상 변화 랜덤 액세스 메모리 및 그 제조 방법
US11139430B2 (en) 2018-10-31 2021-10-05 Taiwan Semiconductor Manufacturing Co., Ltd. Phase change random access memory and method of manufacturing
KR102366986B1 (ko) * 2018-10-31 2022-02-25 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 상 변화 랜덤 액세스 메모리 및 그 제조 방법
CN111129066B (zh) * 2018-10-31 2022-08-02 台湾积体电路制造股份有限公司 相变化随机存取记忆体装置及其制造方法

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