KR101097436B1 - 상변화 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

상변화 메모리 소자를 개시한다. 개시된 상변화 메모리 소자는, 반도체 기판, 상기 반도체 기판 상에 형성되는 스위칭 소자 패턴, 상기 스위칭 소자 패턴 상부에 형성된 하부전극 콘택 패턴, 상기 하부전극 콘택 패턴 상부에 형성된 상변화막 패턴 및 상기 하부전극 콘택 패턴과 상기 상변화막 패턴의 접촉면 일부에 개재된 절연막을 포함한다.
상변화막, 하부 전극, 계면

Description

상변화 메모리 소자 및 그 제조 방법{Phase Change Random Access Memory And Method of manufacturing The Same}
본 발명은 상변화 메모리 소자 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 하부 전극이 형성된 상변화 메모리 소자 및 그 제조 방법에 관한 것이다.
상변화 메모리 소자(Phase-Change Random Access Memory; PCRAM)는 비정질 상태에서는 높은 저항을, 결정질 상태에서는 낮은 저항을 갖는 상변화 물질의 상변화에 의해 정보를 기록하고 독출하는 메모리 소자로서, 빠른 동작 속도 및 높은 집적도를 갖는 장점이 있다. PCRAM은 상변화 물질로서 칼코제나이드(Chalcogenide)막을 이용한다. 칼코제나이드막은 게르마늄(Ge), 안티몬(Sb), 텔루리움(Te)으로 이루어진 화합물막으로서, 인가된 전류 즉, 주울열(Joule Heat)에 의해 저항이 낮은 결정질(crystalline) 상태 즉, 셋(SET) 상태와 저항이 높은 비정질(amorphous) 상태 즉, 리셋(RESET) 상태 사이에서 상변화가 일어난다. 그리고, 쓰기 및 읽기 모드에서 상변화막을 통하여 흐르는 전류를 감지하여 상변화 기억 셀에 저장된 정보가 셋 상태의 데이터(‘0’)인지 또는 리셋 상태의 데이터(‘1’)인지 판별한다.
종래에는 이러한 PCRAM 소자에서 셀 스위치로 트랜지스터를 주로 사용하였으 나, 최근에는 집적도 향상을 위해 수직 PN 다이오드를 셀 스위치로 적용함으로써, 집적도를 향상시킬 뿐 아니라 동작 전류를 높일 수 있게 되었다.
PCRAM 소자에서 상변화 물질에 열을 인가하는 히터(heater) 기능을 하는 것이 하부전극 콘택(Bottom Electrode Contact; BEC)이다. 이러한 하부전극 콘택과 하부전극 콘택 상부에 구비된 상변화막과의 접촉 저항이 커야 리셋 커런트 특성을 극대화시킬 수 있다.
이를 위해, 하부전극 콘택을 40nm 이하의 직경으로 제작될 것이 요구되나, 현재의 노광 장비로는 이러한 미세 직경의 콘택홀을 제작하기 어렵다. 또한, 하부전극 콘택의 선폭을 이중 포토 리소그래피(Photo Lithography)에 의하여 감소시키게 되면 상변화막과의 접촉 면적을 줄일 수 있어 리셋 커런트 특성은 확보되어도, 셀 스위치와의 접촉 면적 감소로 인해 전류 전달 특성은 열화된다는 어려운 점이 있다.
본 발명의 기술적 과제는 하부 전극 콘택과 상변화막 간의 접촉 면적이 개선된 상변화 메모리 소자를 제공하는 것이다.
본 발명의 기술적 과제는 하부 전극 콘택과 상변화막 간의 접촉 면적이 개선된 상변화 메모리 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 상변화 메모리 소자는, 반도체 기판, 상기 반도체 기판 상에 형성되는 스위칭 소자 패턴, 상기 스위칭 소자 패턴 상부에 형성된 하부전극 콘택 패턴, 상기 하부전극 콘택 패턴 상부에 형성된 상변화막 패턴 및 상기 하부전극 콘택 패턴과 상기 상변화막 패턴의 접촉면 일부에 개재된 절연막을 포함한다.
본 발명의 다른 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 상변화 메모리 소자의 제조 방법은, 스위칭 소자 패턴이 형성된 반도체 기판 상에 하부전극 콘택 패턴을 형성하는 단계, 상기 하부전극 콘택 패턴 상부 일부에 절연막을 형성하는 단계 및 상기 하부전극 콘택 패턴 및 상기 절연막 상부에 상변화막 패턴을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 하부전극 콘택 패턴과 상변화막 패턴의 접촉 면적을 개선시킬 수 있다. 하부전극 콘택 패턴과 상변화막 패턴의 접촉 면적이 감 소되므로 하부전극 콘택이 상변화막의 히팅 성능을 향상시킬 수 있다. 이로써, 소자의 셋/리셋 특성이 향상된 상변화 메모리 소자를 제공할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 도 1내지 도 4를 참조하여 본 발명의 일 실시예에 따른 상변화 메모리 소자에 대하여 설명한다. 도 1내지 도 4는 본 발명의 일 실시예에 따른 상변화 메모리 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(101)상에 하부전극 콘택 패턴(107)을 형성한다.
우선, 반도체 기판(101)에 고농도 n형 불순물 영역(미도시)이 형성된다. 고농도 n형 불순물 영역(미도시)이 형성된 반도체 기판(101) 상부에 층간 절연막(102)이 형성된다. 제 1 층간 절연막(102)은 치밀한 막질 특성을 가지면서, 층간 평탄화 특성을 포함하는 HDP(High density plasma)막일 수 있다. 이러한 제 1 층간 절연막(102) 내에 PN 다이오드 패턴(105)이 형성된다. 접합형 워드라인일 경우에는 PN 다이오드 패턴(105)은 SEG 방식으로 형성할 수도 있고, 금속 워드라인일 경우에는 PN 다이오드 패턴(105)은 폴리 다이오드로 형성할 수도 있다.
PN 다이오드 패턴(105) 상부에 형성된 제 2 층간 절연막(106)내에 하부전극용 하부막(107a)이 형성된다. 하부전극용 하부막(107a)은 TiN 계열의 도전층일 수 있다. 전술한 바와 같이, 금속 워드라인(미도시)을 채용할 경우, 제 1 및 제 2 층간 절연막(102, 106)을 식각하여 금속 워드라인 접속용 금속 배선(108)을 형성할 수 있으나, 이에 제한되는 것은 아니다. 제 2 층간 절연막(106)의 결과물에 제 3 층간 절연막(109)이 형성된다. 제 3 층간 절연막(109)내에 스페이서(spacer; 110)로 둘러싸인 하부전극용 상부막(107b)이 형성된다. 제 3 층간 절연막(109)은 통상 내열 특성이 우수한 질화막으로 형성되나, 스페이서(110)는 절연 물질이면 가능하므로 질화막 뿐 아니라 산화막도 가능하다. 이로써 하부전극용 하부막(107a), 하부전극용 상부막(107b) 및 스페이서(110)의 자기 정렬 방식의 하부전극 콘택 패턴(107)이 형성된다.
이러한 하부전극 콘택 패턴(107)은 실질적인 하부 접촉 면적과 상부 접촉 면적이 서로 다르도록 형성된다. 즉, 하부전극 콘택 패턴(107)은 PN 다이오드 패턴(105)과의 접촉 면적이 상변화막(미도시)과의 실질적인 접촉 면적보다는 넓도록 형성되는 이중 구조를 갖도록 하는 것이다.
보다 자세히 설명하면, 하부전극용 하부막(107a)은 PN 다이오드 패턴(105)의 상부 단면적과 실질적으로 동일한 면적을 갖도록 형성된다. 그리하여, 하부전극 콘 택 패턴(107)중 하부전극용 하부막(107a)과 PN 다이오드 패턴(105)의 접촉 면적은 PN 다이오드 패턴(105)의 상부 단면적과 실질적으로 동일하다. 하지만, 하부전극 콘택 패턴(107)중 상변화막(미도시)과 실질적으로 접촉되며 히팅되는 하부전극용 상부막(107b)에 대해서는, 스페이서(110)에 의해 노출되는 영역으로 정의하므로 하부전극용 하부막(107a)의 단면적보다는 적도록 형성될 수 있다. 그리하여, 서로 다른 단면적을 갖는 이중 구조의 하부전극 콘택 패턴(107)은 하부 접촉면과는 전기적 저항이 적고 상부 접촉면과는 전기적 저항이 커야 한다는 조건을 만족시킬 수 있다.
더 나아가, 하부전극용 하부막(107a)과 하부전극용 상부막(107b)의 물질은 동일한 물질, 다시 말하면 동일한 Ti계열, 또는 TiN 계열의 물질일 수도 있으나 이에 제한되지 않고, 서로 저항이 다르도록 형성할 수도 있음은 물론이다. 예를 들어, 하부전극 콘택 패턴(107)을 저항이 서로 다른 이중막으로 형성한다. 이로써, 하부전극용 상부막(107b)의 비저항이 하부전극용 하부막(107a)의 비저항보다 크도록 형성하면 보다 개선된 소자의 전기적 특성을 얻을 수 있다.
이어서 도 2를 참조하여, 본 발명의 일 실시예에 따라 도 1의 결과물에 PR(Photo Resist) 패턴(111)을 형성한 후 노출된 영역은 산화시킨다.
종래 기술에서는 하부전극 콘택 패턴(107) 형성 후, 연속해서 상변화 물질을 증착하여 상변화막(미도시)을 형성한다. 그러나, 본 발명의 일 실시예에 따르면, 상변화막(미도시) 형성 이전에 하부전극 콘택 패턴(107)상부에 PR 물질을 증착한 후 패터닝을 실시한다. 이 때, PR 패턴(111)은 하부전극용 상부막(107b)의 상부를 전부 피복하지 않고 일부는 노출되도록 형성한다. 그리하여, 노출된 하부전극 콘택 패턴(107) 상부가 산화되도록 한다.
구체적으로, PR 패턴(111)은 통상의 방법대로 제 3 층간 절연막(110) 상부에 포토레지스트(Photo Resist)를 도포한 뒤, 노광 및 현상 공정을 실시하여 형성할 수 있다. 패터닝 시, 하부전극 콘택 패턴(107)의 상부는 일측 가장자리만 드러나도록 실시한다. 특히, 하부전극 콘택 패턴(107)중 하부전극용 상부막(107b)의 일부가 노출되도록 형성하는 것이 중요하다. 그리하여, 하부전극 콘택 패턴(107) 상부의 노출된 영역이 하부전극 콘택 패턴(107) 상부 단면적의 50% 이하가 되도록 PR 패턴(111)을 형성하도록 한다.
이때, 인접한 두개의 하부전극 콘택 패턴(107)의 상부에 하나의 PR 패턴(111)이 형성되도록 한다. 그리하여 인접한 PR 패턴(111) 사이의 개구부의 수평간 거리가 인접한 하부전극 콘택 패턴(107) 사이의 개구부의 수평 거리보다는 넓게 형성될 수 있다. 이로 인해, PR 패턴(111) 형성은 하부전극 콘택 패턴(107)보다 미세 공정의 제한에서 자유롭다. 예컨대, 인접한 포토 마스크 패턴(208) 사이의 개구부의 수평 거리는 50nm일 수 있으나, 이에 제한되는 것은 아니다.
이 후, PR 패턴(111)을 산화 마스크로서 이용하여, 건식 또는 습식 산화 공정을 실시한다. 예컨대, 건식 산화 공정은 소정 양의 O2 가스를 이용하여 하부전극 콘택 패턴(107) 상부의 TiN 물질이 산화되도록 할 수 있다. 또한 습식 산화 공정으로써 산화 반응을 일으키는 산화 용액을 이용할 수도 있음은 물론이다.
도 3을 참조하면, 도 2의 공정으로써 하부전극 콘택 패턴(107) 상부의 일부에 산화막(112)이 형성된 것을 알 수 있다.
즉, PR 패턴(111)으로 피복되었던 하부전극 콘택 패턴(107) 상부에는 산화 반응이 일어나지 않았지만, 노출되었던 하부전극 콘택 패턴(107) 상부에는 산화 반응으로 인한 산화막(112)이 형성됨을 알 수 있다. 이러한 산화막(112)은 부도체이므로 전기적으로 절연된다. 특히, 하부전극 콘택 패턴(107) 상부의 노출된TiN 물질은 산화 반응이 활발하여 산화막(112)이 형성되나, 노출된 스페이서(110)의 질화 물질은 산화 반응이 거의 일어나지 않아 산화막(112)이 형성되지 않음을 알 수 있다. 여기서, 스페이서(110)상부에 산화막(112)의 형성 여부는 절연막인 스페이서(110)의 절연성을 변화시키지 않으므로 크게 중요하지 않고, 다만 도전성 물질인 하부전극용 상부막(107b) 상에 산화막(112)이 형성되는 것이 중요하다. 따라서, 본 발명의 일 실시예에 따른 하부전극용 상부막(107b)이 통상의 경우보다 전기적으로 절연되는 면적이 증가될 수 있다.
도 4를 참조하면, 도 3의 결과물에 상변화막 패턴(113)을 형성한다.
도 3의 결과물에 상변화 물질막(미도시)을 증착 후, 패터닝을 실시하여 상변화막 패턴(113)을 형성한다.
이 때, 하부전극 콘택 패턴(107)의 상부와 상변화막 패턴(113)의 실질적 접촉 면적은 통상보다 감소된다. 즉, 하부전극 콘택 패턴(107)의 상부에 형성된 산화막(112)으로 인하여 실질적으로 상변화막 패턴(113)이 히팅되는 면적은 하부전극용 상부막(107b)의 상부 면적보다 감소된다. 따라서, 하부전극 콘택 패턴(107)중 하부 전극용 상부막(107b)과 상부에 구비된 상변화막 패턴(113)과의 실질적 접촉 면적이 감소되어 접촉 저항은 커지므로 소자 동작을 극대화시킬 수 있게 된다.
이와 같이, 본 발명의 일 실시예에 따르면 하부전극 콘택 패턴(107) 상부와 상변화막 패턴(113)의 접촉면 사이에 산화막(112)을 일부 개재시켜, 상변화막 패턴(113)에 히팅되는 단면적이 하부전극용 상부막(107b)의 상부 단면적보다는 적도록 형성할 수 있다.
전술한 바와 같이, 하부전극 콘택 패턴(109) 상부에 형성된 산화막(112)이 피복되는 정도는 소자의 전기적 특성 및 접촉의 안정성에 따라 얼마든지 가감이 가능한 것은 물론이다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 상변화 메모리 소자의 제조 방법을 순차적으로 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 105 : 스위칭 소자 패턴
107 : 하부전극 콘택 패턴 112 : 산화막
113 : 상변화막 패턴

Claims (13)

  1. 삭제
  2. 삭제
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  6. 삭제
  7. 스위칭 소자 패턴이 형성된 반도체 기판 상에 하부전극 콘택 패턴을 형성하는 단계;
    상기 하부전극 콘택 패턴 상부 일부에 절연막을 형성하는 단계; 및
    상기 하부전극 콘택 패턴 상에, 상기 절연막의 노출 부위를 둘러싸도록 상변화막 패턴을 형성하는 단계;를 포함하고,
    상기 하부전극 콘택 패턴을 형성하는 것은,
    상기 스위칭 소자 패턴과 제 1 면적으로 접촉되는 하부전극용 하부막을 형성하고,
    상기 상변화막 패턴과 상기 제 1 면적보다 작은 제 2 면적으로 접촉되며, 스페이서로 둘러싸인 하부전극용 상부막을 형성하는 것을 포함하며,
    상기 절연막을 형성하는 것은,
    상기 하부전극 콘택 패턴상에 상기 하부전극 콘택 패턴 상부의 일부가 노출되도록 PR(Photo Resist) 패턴을 형성하는 단계; 및
    상기 PR 패턴을 산화 마스크로서 이용하여 산화하는 단계를 포함하는 상변화 메모리 소자 제조 방법.
  8. 삭제
  9. 삭제
  10. 제 7항에 있어서,
    상기 PR 패턴을 형성하는 것은,
    상기 하부전극 콘택 패턴의 상기 스페이서 및 상기 하부전극용 상부막 일부가 노출되도록 형성하는 상변화 메모리 소자 제조 방법.
  11. 제 10항에 있어서,
    상기 절연막을 형성하는 것은 상기 PR 패턴에 의해 노출된 영역을 산화시키는 상변화 메모리 소자 제조 방법.
  12. 제 11항에 있어서,
    상기 절연막을 형성하는 것은 O2가스를 주입하는 건식 산화를 이용하는 상변화 메모리 소자 제조 방법.
  13. 제 11항에 있어서,
    상기 절연막을 형성하는 것은 산화 용액을 주입하는 습식 산화를 이용하는 상변화 메모리 소자 제조 방법.
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