KR101124300B1 - 상변화 메모리 소자 제조 방법 - Google Patents

상변화 메모리 소자 제조 방법 Download PDF

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Abstract

하부전극 콘택홀이 형성된 반도체 기판이 제공되는 단계, 하부전극 콘택홀을 포함하는 전체 구조 상에 제 1 스페이서 절연막을 형성하는 단계, 제 1 스페이서 절연막이 형성된 전체 구조 상에, 하부전극 콘택홀 입구에 오버행이 유발되도록 제 2 스페이서 절연막을 형성하는 단계 및 스페이서 식각 공정을 실시하여, 제 2 스페이서 절연막 및 제 1 스페이서 절연막을 식각하는 단계를 포함하는 상변화 메모리 소자 제조 방법을 제공한다.

Description

상변화 메모리 소자 제조 방법{Fabrication Method of Phase-Change Random Access Memory Device}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 보다 구체적으로는 상변화 메모리 소자 제조 방법에 관한 것이다.
상변화 메모리(Phase-Change Random Access Memory; PCRAM) 소자는 히터로 작용하는 하부전극을 통해 상변화 물질에 줄 열(Jule heating)을 가하여 상변화 물질의 상변화를 일으킨다. 그리고, 상변화 물질의 결정질 상태와 비정질 상태 간의 전기 저항 차이를 이용하여 데이터를 기록/소거한다.
상변화 물질을 결정질 상태로부터 비정질 상태로 변화시키기 위해서는 상변화 물질을 녹는 점 이상으로 가열할 수 있는 순간적인 가열이 필요하며, 이때 인가되는 전류를 리셋 전류(Reset current)라 한다. 리셋 전류가 높을수록 동작 전압 또한 높아진다. 아울러, 상변화 물질을 결정질 상태로 변화시킬 때에는 스위칭 소자와 하부전극 간의 계면의 저항, 즉 셋(set) 저항이 낮을수록 필요한 전류량이 감소한다.
이러한 리셋 전류와 셋 저항은 하부전극의 크기와 밀접한 관계가 있으며, 특히 리셋 전류를 감소시키기 위해서는 하부전극의 홀 크기를 최소화하는 것이 바람직하다. 그러나, 현재의 반도체 소자 제조 성능으로 형성할 수 있는 홀의 크기는 50nm 정도이며, 식각 공정을 거쳐 최종 형성되는 홀의 크기는 70~80nm 정도로, 하부전극의 홀 크기를 최소화하는 데 한계가 있다. 또한, 홀의 크기가 감소할수록 홀의 크기를 균일하게 형성하기 어려운 문제도 있다.
이러한 문제를 해결하기 위해, 최근에는 하부전극 콘택(Bottom Electrode Contact; BEC)홀을 형성한 후, 콘택홀 측벽에 스페이서를 형성하여 홀 크기를 최소화하는 방안이 제시되었다.
도 1 및 도 2는 일반적인 상변화 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
먼저, 도 1에 도시한 것과 같이, 스위칭 소자(14) 등의 하부구조가 형성된 반도체 기판(10) 상에 층간 절연막(16)을 형성하고, 스위칭 소자(14) 상부가 노출되도록 하부전극 콘택홀을 형성한다. 그리고, 전체 구조 상에 스페이서 절연막(18)을 형성한다.
다음, 도 2에 도시한 것과 같이 스페이서 식각 공정을 실시하여 하부전극 콘택홀 측벽에 절연막 스페이서(18A)를 형성한다.
미설명 부호 12는 스위칭 소자(14) 간의 분리를 위한 층간 절연막을 나타낸다.
그런데, 스페이서 식각 공정을 진행할 때, 하부전극 콘택홀의 상부로부터 저부로 내려올수록 홀의 크기가 감소하는 현상이 발생한다. 즉, 홀의 저부에서는 목표 크기(D1)를 확보할 수 있으나, 홀의 상단 구경(D2)이 목표 크기보다 크게 형성되는 것이다.
이에 따라, CMP 공정을 후속하여 구경이 큰 상단 부위를 제거하는 방법을 고려할 수 있다. 그러나, 이 경우 콘택홀의 높이가 낮아지는 결과를 초래하여 원하는 리셋 전류를 공급할 수 없게 된다.
리셋 전류 소모량은 향후 소자가 모바일화 또는 집적화될 때 더욱 과다하게 증가한다. 따라서, 안정적으로 리셋 전류를 공급하면서도, 그 소모량을 감소시키기 위한 연구가 계속되고 있다.
본 발명은 하부전극 콘택홀의 구경을 최소화할 수 있는 상변화 메모리 소자 제조 방법을 제공하는 데 그 기술적 과제가 있다.
본 발명의 다른 기술적 과제는 하부전극 콘택홀의 상단 구경과 하단 구경을 동일하게 하면서도 안정적인 높이를 확보할 수 있는 상변화 메모리 소자 제조 방법을 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법은 하부전극 콘택홀이 형성된 반도체 기판이 제공되는 단계; 상기 하부전극 콘택홀을 포함하는 전체 구조 상에 제 1 스페이서 절연막을 형성하는 단계; 상기 제 1 스페이서 절연막이 형성된 전체 구조 상에, 상기 하부전극 콘택홀 입구에 오버행이 유발되도록 제 2 스페이서 절연막을 형성하는 단계; 및 스페이서 식각 공정을 실시하여, 상기 제 2 스페이서 절연막 및 상기 제 1 스페이서 절연막을 식각하는 단계;를 포함한다.
한편, 본 발명의 다른 실시예에 의한 상변화 메모리 소자 제조 방법은 하부전극 콘택홀이 형성된 반도체 기판이 제공되는 단계; 상기 하부전극 콘택홀을 포함하는 전체 구조 상에 스텝 커버리지 특성이 우수한 조건으로 제 1 스페이서 절연막을 형성하는 단계; 상기 제 1 스페이서 절연막이 형성된 전체 구조 상에, 스텝 커버리지 특성이 열악한 조건으로 제 2 스페이서 절연막을 형성하는 단계; 및 스페이서 식각 공정을 실시하여, 상기 제 2 스페이서 절연막 및 상기 제 1 스페이서 절연막을 식각하는 단계;를 포함한다.
본 발명에 의하면, 하부전극 콘택홀에 스페이서 절연막을 다층으로 형성한 후 스페이서 식각 공정을 실시한다. 특히, 최종 스페이서 절연막 형성을 위한 절연막 증착시 하부전극 콘택홀 입구에 오버행을 유발한다. 따라서, 스페이서 식각 공정시 오버행이 발생한 하부전극 콘택홀 입구에서의 식각 속도를 낮출 수 있다.
따라서, 하부전극 콘택홀의 상부 및 저부에서 스페이서 절연막을 균일한 두께로 형성할 수 있으므로, 상부 구경 및 하부 구경을 하게 형성할 수 있다.
결과적으로, 하부전극 콘택홀을 최소한의 크기로 형성하여 리셋 전류 및 셋 저항을 최소화할 수 있어, 상변화 메모리 소자의 동작 전류를 감소시킬 수 있는 이점이 있다.
도 1 및 도 2는 일반적인 상변화 메모리 소자의 제조 방법을 설명하기 위한 단면도,
도 3 내지 도 5는 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법을 설명하기 위한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명한다.
도 3 내지 도 5는 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법을 설명하기 위한 단면도이다.
먼저, 도 3에 도시한 것과 같이, 스위칭 소자(120) 등의 하부구조가 형성된 반도체 기판(100) 상에 층간 절연막(130)을 형성한다. 그리고, 스위칭 소자 상부가 노출되도록 패터닝하여 하부전극 콘택홀을 형성한다.
여기에서, 스위칭 소자(120)는 PN 다이오드 구조로 형성할 수 있으며, 그 상부에 금속 실리사이드층을 포함할 수 있다. 아울러, 미설명 부호 110은 스위칭 소자(120) 간의 분리를 위한 층간 절연막을 나타낸다.
하부전극 콘택홀이 형성되면, 전체 구조 상에 제 1 스페이서 절연막(140)을 형성한다.
다음, 도 4에 도시한 것과 같이, 제 1 스페이서 절연막(140)이 형성된 전체 구조 상에 제 2 스페이서 절연막(150)을 형성한다.
본 발명의 바람직한 실시예에서, 제 1 스페이서 절연막(140)은 질화물 계열의 물질을 이용하여 형성할 수 있다. 아울러, 층간 절연막(130) 상단, 하부전극 콘택홀의 저부 및 측벽에 제 1 스페이서 절연막(140)이 균일하게 증착될 수 있도록, 스텝 커버리지가 우수한 조건으로 증착 공정을 실시한다. 또한, 그 두께는 200~300Å으로 할 수 있다.
제 1 스페이서 절연막(140)을 질화막으로 형성할 경우, 굴절률(Refractive Index; RI)이 1.5~2.0 정도가 되도록 제어하면, 스텝 커버리지 특성을 우수하게 할 수 있다.
한편, 제 2 스페이서 절연막(150)은 제 1 스페이서 절연막(140)과 동일하거나 유사한 물질을 이용하여 인-시투(In-situ)로 형성하며, 그 두께는 100~300Å이 되도록 할 수 있다.
특히, 제 2 스페이서 절연막(150)은 스텝 커버리지가 열악한 조건으로 형성하는 것이 바람직하다. 제 2 스페이서 절연막(150)을 질화막으로 형성할 경우 굴절률이 2.0~2.5 정도가 되도록 하면, 스텝 커버리지 특성을 열악하게 할 수 있다.
이와 같이 할 경우, 도 4와 같이 하부전극 콘택홀 입구에서 오버행(A)이 유발되어 하부전극 콘택홀(A)의 입구가 좁아지는 결과를 얻을 수 있다.
이러한 상황에서, 스페이서 식각 공정을 실시하면, 도 5와 같이 하부전극 콘택홀의 하단 구경(D3)과 상단 구경(D4)을 동일한 크기로 형성할 수 있다.
즉, 스페이서 식각 공정시, 오버행(A)이 발생한 부분에서 식각 속도가 느려지게 되므로, 하부전극 콘택홀의 상단에서 제 1 스페이서 절연막(140) 및 제 2 스페이서 절연막(150)이 과도하게 식각되는 것을 방지하는 결과를 얻게 되는 것이다.
스페이서 식각 공정 후, 결국 하부전극 콘택홀의 측벽에는 제 1 절연막 스페이서(140A) 및 제 2 절연막 스페이서(150A)가 형성되어, 하부전극 콘택홀의 크기를 감소시킬 수 있다.
특히, 본 발명에서는 제 1 및 제 2 스페이서 절연막(140, 150)의 증착 두께 및 제 2 스페이서 절연막(150) 증착시 발생되는 오버행(A)의 정도를 조절할 수 있기 때문에, 초기 하부전극 콘택홀 형성 공정시 하부전극 콘택홀을 작게 형성할 필요가 없다.
도 3에 도시한 하부전극 콘택홀 형성시, 그 구경은 70nm로 형성하는 것이 바람직하지만, 그 이상의 크기로 형성하더라도, 이후 형성되는 스페이서 절연막(140, 150)의 두께에 따라 하부전극 콘택홀의 최종 구경을 최소화할 수 있게 되는 것이다.
따라서, 미세한 콘택홀 형성 공정을 위한 고가의 노광/식각 장비를 사용하지 않아도 되므로, 제조 단가를 낮출 수 있는 효과 또한 얻을 수 있다.
한편, 도 5와 같이 하부전극 콘택홀 측벽에 절연막 스페이서(140A, 150A)를 형성한 후에는 도시하지 않았지만, 하부전극 콘택홀 내부를 도전물질로 매립하여 하부전극 콘택을 형성하고, 하부전극 콘택과 전기적으로 접촉되도록 상변화 물질층 및 상부전극을 형성하여 상변화 메모리 소자를 완성한다.
이와 같이, 본 발명에서는 하부전극 콘택홀 형성 후, 다층의 스페이서 절연막을 형성한다. 특히 마지막 스페이서 절연막 형성시에는 오버행이 유발되도록 스텝 커버리지가 열악한 조건에서 증착 공정을 수행하여, 하부전극 콘택홀 입구에 스페이서 절연막이 과도하게 증착되도록 한다.
결국, 스페이서 식각 공정시 하부전극 콘택홀 입구의 식각 속도를 낮출 수 있어, 하부전극 콘택홀의 상단과 하단을 균일한 구경으로 형성할 수 있게 된다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 반도체 기판
120 : 스위칭 소자
130 : 층간 절연막
140, 150 : 스페이서 절연막
140A, 150A : 절연막 스페이서

Claims (10)

  1. 하부전극 콘택홀이 형성된 반도체 기판이 제공되는 단계;
    상기 하부전극 콘택홀을 포함하는 전체 구조 상에 제 1 스페이서 절연막을 형성하는 단계;
    상기 제 1 스페이서 절연막이 형성된 전체 구조 상에, 상기 하부전극 콘택홀 입구에 오버행이 유발되도록 제 2 스페이서 절연막을 형성하는 단계; 및
    스페이서 식각 공정을 실시하여, 상기 제 2 스페이서 절연막 및 상기 제 1 스페이서 절연막을 식각하는 단계;
    를 포함하는 상변화 메모리 소자 제조 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제 2 스페이서 절연막은 상기 제 1 스페이서 절연막과 인-시투로 형성하는 상변화 메모리 소자 제조 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제 2 스페이서 절연막은 질화막이며, 2.0~2.5의 굴절률을 갖도록 형성하는 상변화 메모리 소자 제조 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 3 항에 있어서,
    상기 제 1 스페이서 절연막은 질화막이며, 1.5~2.0의 굴절률을 갖도록 형성하는 상변화 메모리 소자 제조 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제 1 스페이서 절연막은 질화물 계열의 물질을 이용하여 200~300Å으로 형성하는 상변화 메모리 소자 제조 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 제 2 스페이서 절연막은 상기 제 1 스페이서 절연막과 동일한 물질을 이용하여 100~300Å으로 형성하는 상변화 메모리 소자 제조 방법.
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  8. 삭제
  9. 삭제
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