KR20200050386A - 상 변화 랜덤 액세스 메모리 및 그 제조 방법 - Google Patents

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Abstract

방법은 도전층 위에 유전체층을 형성하는 단계, 및 유전체층 내의 개구 내에 측벽 스페이서를 형성하는 단계를 포함한다. 개구는 도전층의 일부분을 노출시킨다. 도전층 및 측벽 스페이서 위에 하부 전극층이 형성된다. 하부 전극층 위에 상 변화 물질층이 형성되고, 상 변화 물질층 위에 상부 전극층이 형성된다. 실시예에서, 방법은 상 변화 물질층을 형성하기 전에, 하부 전극층을 리세스 에칭하는 단계를 포함한다.

Description

상 변화 랜덤 액세스 메모리 및 그 제조 방법{PHASE CHANGE RANDOM ACCESS MEMORY AND METHOD OF MANUFACTURING}
본 출원은 2018년 10월 31일에 출원된 미국 가특허 출원 제62/753,903호의 우선권을 청구하며, 이 가특허 출원의 전체 내용은 참조로서 본 명세서 내에서 원용된다.
상 변화 랜덤 액세스 메모리(phase change random access memory; PCRAM)는 칼코게나이드(chalcogenide) 및 저항성 물질들을 포함하는 상 변화 물질들의 상(phase)들 간의 열 유도 상 천이(heat induced phase transition) 및 상이한 저항성 상들을 사용하는 비휘발성 메모리 디바이스이다. PCRAM은 각각 독립적으로 기능하는 많은 셀들로 구성된다. PCRAM 셀은 논리 "0" 상태와 "1" 상태를 위한 적어도 두 개의 극적으로 상이한 저항률들을 제공하기 위해 가역적 상 변화 물질로 주로 이루어진 데이터 저장 엘리먼트인 히터와 저항기를 주로 포함한다.
PCRAM 셀로부터 상태(데이터)를 판독(read)하기 위해, 히터를 트리거시켜서 열을 발생시키지 않고서 충분히 작은 전류가 상 변화 물질에 인가된다. 이러한 방식으로, 상 변화 물질의 저항률이 측정될 수 있고, 저항률을 나타내는 상태들, 즉 고 저항률에 대한 "0" 상태 또는 저 저항률에 대한 "1" 상태가 판독될 수 있다.
PCRAM 셀에 상태(데이터)를 기록(write)하기 위해, 예를 들어, 상 변화 물질의 저 저항률 상(low resistivity phase)을 나타내는 "1" 상태를 기록하기 위해, 결정상(crystalline phase)을 달성하도록 상 변화 물질의 결정화 온도보다 높되 그 용융 온도보다는 낮은 온도에서 일정 기간 동안 상 변화 물질을 어닐링하기 위한 열을 발생시키는 히터에 중간 전류가 인가된다. 상 변화 물질의 고 저항률 상(high resistivity phase)을 나타내는 "0" 상태를 기록하기 위해, 상 변화 물질의 용융 온도보다 높은 온도에서 상 변화 물질을 용융시키기 위한 열을 발생시키기 위해 매우 큰 전류가 히터에 인가되며; 고 저항 논리 "0" 상태를 달성하기 위해 상 변화 물질의 비정질 구조를 급냉(quench)시키고 안정화시키도록 상 변화 물질의 결정화 온도 미만으로 온도를 낮추기 위해 전류는 급하게 차단된다. 따라서, 매우 큰 전류는 펄스 형태일 수 있다.
디바이스 크기가 감소함에 따라, 충분한 줄 열(joule heating) 효율을 유지하면서 더 작은 임계 치수를 갖는 상 변화 랜덤 액세스 디바이스를 제공하는 것은 더욱 어려워진다. 양호한 줄 열 효율을 갖는 상 변화 랜덤 액세스 메모리를 위한 감소된 크기의 하부 전극(bottom electrode)이 요망된다.
본 발명개시의 실시예는, 도전층 위에 유전체층을 형성하는 단계, 및 유전체층 내의 개구 내에 측벽 스페이서를 형성하는 단계를 포함하는 방법이다. 개구는 도전층의 일부분을 노출시킨다. 도전층 및 측벽 스페이서 위에 하부 전극층이 형성된다. 하부 전극층 위에 상 변화 물질층이 형성되고, 상 변화 물질층 위에 상부 전극층이 형성된다. 실시예에서, 방법은 상 변화 물질층을 형성하기 전에, 하부 전극층을 리세스 에칭하는 단계를 포함한다. 실시예에서, 방법은 하부 전극층을 형성하기 전에, 도전층 및 측벽 스페이서 위에 라이너층을 형성하는 단계를 포함한다. 실시예에서, 방법은 상 변화 물질층을 형성하기 전에, 하부 전극층을 평탄화하는 단계를 포함한다. 실시예에서, 측벽 스페이서를 형성하는 단계는, 이격되어 있는 유전체층들의 쌍과 도전층 위에 절연 물질층을 컨포멀하게 퇴적시키고, 도전층을 노출시키도록 절연 물질층을 이방성 에칭하는 단계를 포함한다. 실시예에서, 방법은 상부 전극층을 형성하기 전에, 상 변화 물질층을 평탄화하는 단계를 포함한다.
본 발명개시의 다른 실시예는 제1 도전층 위에 제1 유전체층을 형성하는 단계를 포함하는 방법이다. 제1 도전층을 노출시키는 제1 개구가 제1 유전체층 내에 형성된다. 제1 개구는 제2 유전체층으로 채워지고, 제2 유전체층 내에서 제1 도전층을 노출시키는 제2 개구가 형성된다. 제2 개구의 폭은 제1 개구의 폭보다 작다. 제2 도전층이 제2 개구 내에 형성된다. 제2 도전층 위에 상 변화 물질층이 형성된다. 상 변화 물질층 위에 선택기층이 형성되고, 선택기층 위에 제3 도전층이 형성된다. 실시예에서, 방법은 상 변화 물질층을 형성하기 전에, 제2 도전층을 리세스 에칭하는 단계를 포함한다. 실시예에서, 방법은 제2 도전층을 형성하기 전에, 제1 도전층 및 제2 유전체층 위에 라이너층을 형성하는 단계를 포함한다. 실시예에서, 방법은 상 변화 물질층을 형성하기 전에, 제2 도전층을 평탄화하는 단계를 포함한다. 실시예에서, 제2 유전체층 내에서 제2 개구를 형성하는 단계는 제1 도전층을 노출시키기 위해 제2 유전체층을 이방성 에칭하는 단계를 포함한다. 실시예에서, 제1 유전체층 내에 제1 도전층을 노출시키는 제1 개구를 형성하는 단계는, 제1 유전체층 위에 포토레지스트층을 형성하는 단계, 제1 유전체층의 일부분을 노출시키기 위한 개구를 포토레지스트층 내에 형성하도록 포토레지스트층을 패터닝하는 단계, 및 제1 도전층을 노출시키도록 포토레지스트층 내의 개구를 통해 제1 유전체층을 에칭하는 단계를 포함한다. 실시예에서, 방법은 선택기층을 형성하기 전에, 상 변화 물질층 위에 제4 도전층을 형성하는 단계를 포함한다.
본 발명개시의 다른 실시예는 도전층 위에 배치된 유전체층(상기 유전체층 내에는 트렌치가 형성되어 있음)을 포함하는 상 변화 랜덤 액세스 메모리 디바이스이다. 측벽 스페이서가 트렌치 내에서 유전체층의 측벽 상에 배치된다. 도전층 및 측벽 스페이서 위에 하부 전극층이 배치된다. 하부 전극층 위에 상 변화 물질층이 배치되고, 상 변화 물질층 위에 상부 전극층이 배치된다. 실시예에서, 하부 전극층은 단면이 실질적으로 사다리꼴 형상이다. 실시예에서, 상 변화 물질층은 측벽 스페이서 위에 형성된다. 실시예에서, 상 변화 물질층의 윗면은 측벽 스페이서의 윗면과 동일 평면을 이룬다. 실시예에서, 상 변화 랜덤 액세스 메모리 디바이스는 하부 전극층과, 도전층 및 측벽 스페이서 사이에 배치된 라이너층을 포함한다. 실시예에서, 상부 전극층은 측벽 스페이서의 윗면과 직접 접촉한다. 실시예에서, 상 변화 물질은 Ga-Sb, In-Sb, In-Se, Sb-Te, Ge-Te, 및 Ge-Sb의 이원 체계; Ge-Sb-Te, In-Sb-Te, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, 및 Ga-Sb-Te의 삼원 체계; Ag-In-Sb-Te, Ge-Sn-Sb-Te, Ge-Sb-Se-Te, Te-Ge-Sb-S, Ge-Sb-Te-O, 및 Ge-Sb-Te-N의 사원 체계; 주기율표의 Ⅵ족으로부터의 하나 이상의 원소, Ge-Sb-Te 합금, Ge2Sb2Te5, 텅스텐 산화물, 니켈 산화물, 구리 산화물, 또는 이들의 조합을 함유한 칼코게나이드 합금의 하나 이상의 층을 포함한다. 실시예에서, 상 변화 랜덤 액세스 메모리 디바이스는 상 변화 물질층과 상부 전극층 사이에 선택기층을 포함한다. 실시예에서, 선택기층은 측벽 스페이서의 윗면과 직접 접촉한다. 실시예에서, 상 변화 랜덤 액세스 메모리 디바이스는 상 변화 물질층과 선택기층 사이의 중간 전극층을 포함한다. 실시예에서, 중간 전극층은 측벽 스페이서의 윗면과 직접 접촉한다. 실시예에서, 중간 전극층은 2㎚ 내지 50㎚의 범위의 두께를 갖는다. 실시예에서, 중간 전극층은 5㎚ 내지 20㎚의 범위의 두께를 갖는다. 실시예에서, 중간 전극층은 폴리실리콘, Al, Cu, Ti, Ta, W, Co, Mo, C, TiN, TaN, TiAl, TiAlN, WN, TaCN, TaC, TaSiN, AlCu, 니켈 실리사이드, 코발트 실리사이드, 또는 이들의 조합의 하나 이상의 층을 포함한다. 실시예에서, 선택기층은 2㎚ 내지 50㎚의 범위의 두께를 갖는다. 실시예에서, 선택기층은 5㎚ 내지 20㎚의 범위의 두께를 갖는다. 실시예에서, 선택기층은 SiOx, TiOx, AlOx, WOx, TixNyOz, HfOx, TaOx, NbOx(여기서 x, y, z는 비 화학량론적(non-stoichiometric) 값들임); Ge, Sb, S, Te 중 하나 이상을 함유하는 고체 전해질 물질; 또는 N, P, S, Si, 또는 Te 도핑된 AsGeSe 또는 AsGeSeSi; 또는 이들의 조합의 하나 이상의 층을 포함한다. 실시예에서, 하부 전극층은 5㎚ 내지 100㎚의 범위의 두께를 갖는다. 실시예에서, 하부 전극층은 10㎚ 내지 50㎚의 범위의 두께를 갖는다. 실시예에서, 하부 전극층은 0.5㎚ 내지 50㎚의 범위의 바닥면 폭을 갖는다. 실시예에서, 하부 전극층은 1㎚ 내지 15㎚의 범위의 바닥면 폭을 갖는다. 실시예에서, 하부 전극층은 1㎚ 내지 70㎚의 범위의 최상면 폭을 갖는다. 실시예에서, 하부 전극층은 3㎚ 내지 20㎚의 범위의 최상면 폭을 갖는다. 실시예에서, 상 변화 물질층은 5㎚ 내지 200㎚의 범위의 두께를 갖는다. 실시예에서, 상 변화 물질층은 30㎚ 내지 100㎚의 범위의 두께를 갖는다. 실시예에서, 상 변화 물질층은 측벽 스페이서의 최상면 위로 10㎚ 내지 100㎚ 만큼 연장된다. 실시예에서, 상 변화 물질층은 측벽 스페이서의 최상면 위로 20㎚ 내지 50㎚ 만큼 연장된다. 실시예에서, 상 변화 물질층은 1㎚ 내지 70㎚의 범위의 바닥면 폭을 갖는다. 실시예에서, 상 변화 물질층은 3㎚ 내지 20㎚의 범위의 바닥면 폭을 갖는다. 실시예에서, 상 변화 물질층은 2㎚ 내지 100㎚의 범위의 최상면 폭을 갖는다. 실시예에서, 상 변화 물질층은 5㎚ 내지 30㎚의 범위의 최상면 폭을 갖는다. 실시예에서, 상부 전극층은 5㎚ 내지 100㎚의 범위의 두께를 갖는다. 실시예에서, 상부 전극층은 10㎚ 내지 30㎚의 범위의 두께를 갖는다. 실시예에서, 하부 전극층은 폴리실리콘, Al, Cu, Ti, Ta, W, Co, Mo, C, TiN, TaN, TiAl, TiAlN, WN, TaCN, TaC, TaSiN, AlCu, 니켈 실리사이드, 코발트 실리사이드, 또는 이들의 조합의 하나 이상의 층을 포함한다. 실시예에서, 상부 전극층은 폴리실리콘, Al, Cu, Ti, Ta, W, Co, Mo, C, TiN, TaN, TiAl, TiAlN, WN, TaCN, TaC, TaSiN, AlCu, 니켈 실리사이드, 코발트 실리사이드, 또는 이들의 조합의 하나 이상의 층을 포함한다.
본 발명개시의 다른 실시예는 도전층 위에 유전체층을 형성하는 단계를 포함하는 방법이다. 유전체층은 도전층의 일부분을 노출시키는 개구를 포함한다. 유전체층의 개구 내에 측벽 스페이서가 형성된다. 도전층 및 측벽 스페이서 위에 하부 전극층이 형성된다. 하부 전극층 위에, 그리고 측벽 스페이서와 유전체층의 윗면 위에 상 변화 물질층이 형성된다. 상 변화 물질층 위에 선택기층이 형성된다. 선택기층은 측벽 스페이서로부터 이격되어 있고, 상 변화 물질층은 선택기층과 측벽 스페이서 사이에 있다. 상 변화 물질층 위에 상부 전극층이 형성된다. 실시예에서, 방법은 선택기층을 형성하기 전에, 상 변화 물질층 위에 중간 전극층을 형성하는 단계를 포함한다. 실시예에서, 방법은 상 변화 물질층을 형성하기 전에, 하부 전극층을 리세스 에칭하는 단계를 포함한다. 실시예에서, 방법은 하부 전극층을 형성하기 전에, 도전층 및 측벽 스페이서 위에 라이너층을 형성하는 단계를 포함한다. 실시예에서, 방법은 상 변화 물질층을 형성하기 전에, 하부 전극층을 평탄화하는 단계를 포함한다. 실시예에서, 측벽 스페이서를 형성하는 단계는, 도전층과 유전체층 위에 절연 물질층을 컨포멀하게 퇴적시키고, 도전층을 노출시키도록 절연 물질층을 이방성 에칭하는 단계를 포함한다. 실시예에서, 방법은 상부 전극층을 형성하기 전에, 상 변화 물질층을 평탄화하는 단계를 포함한다.
본 발명개시의 다른 실시예는 제1 도전층 위에 제1 유전체층을 형성하는 단계를 포함하는 방법이다. 제1 유전체층 내에 제1 도전층을 노출시키는 제1 개구가 형성되고, 제1 개구는 제2 유전체층으로 채워진다. 제1 도전층을 노출시키는 제2 개구가 제2 유전체층 내에 형성된다. 제2 개구의 폭은 제1 개구의 폭보다 작다. 제2 도전층이 제2 개구 내에 형성된다. 제2 도전층과, 제2 유전체층의 윗면 위에 상 변화 물질층이 형성된다. 상 변화 물질층 위에 제3 도전층이 형성된다. 제3 도전층은 제2 유전체층으로부터 이격되어 있으며, 상 변화 물질층은 제2 유전체층의 윗면과 제3 도전층 사이에 있다. 실시예에서, 방법은 제3 도전층을 형성하기 전에, 상 변화 물질층 위에 선택기층을 형성하는 단계를 포함한다. 실시예에서, 방법은 상 변화 물질층을 형성하기 전에, 제2 도전층을 리세스 에칭하는 단계를 포함한다. 실시예에서, 방법은 제2 도전층을 형성하기 전에, 제1 도전층 위에 그리고 제2 유전체층들 사이에 라이너층을 형성하는 단계를 포함한다. 실시예에서, 방법은 상 변화 물질층을 형성하기 전에, 제2 도전층을 평탄화하는 단계를 포함한다. 실시예에서, 제2 유전체층들을 형성하는 단계는, 제1 도전층과 제1 유전체층 위에 제2 유전체층을 컨포멀하게 퇴적시키고, 제1 도전층을 노출시키도록 제2 유전체층을 이방성 에칭하는 단계를 포함한다. 실시예에서, 제1 유전체층 내에 제1 도전층을 노출시키는 제1 개구를 형성하는 단계는, 제1 유전체층 위에 포토레지스트층을 형성하는 단계, 제1 유전체층의 일부분을 노출시키기 위한 개구를 포토레지스트층 내에 형성하도록 포토레지스트층을 패터닝하는 단계, 및 제1 도전층을 노출시키도록 포토레지스트층 내의 개구를 통해 제1 유전체층을 에칭하는 단계를 포함한다. 실시예에서, 방법은 선택기층을 형성하기 전에, 상 변화 물질층 위에 제4 도전층을 형성하는 단계를 포함한다. 실시예에서, 상 변화 물질층, 제4 도전층, 선택기층, 및 제3 도전층이 제2 유전체층 위에 형성되고, 그런 후, 상 변화 물질층, 제4 도전층, 선택기층, 및 제3 도전층의 일부분이 제거된다.
본 발명개시의 다른 실시예는 도전층 위에 배치된 유전체층을 포함하는 상 변화 랜덤 액세스 메모리 디바이스이다. 유전체층 내의 트렌치의 측벽들 상에 측벽 스페이서가 배치된다. 도전층 및 측벽 스페이서 위에 하부 전극층이 배치된다. 하부 전극층 위에, 그리고 측벽 스페이서의 윗면 위에 상 변화 물질층이 배치된다. 상 변화 물질층 위에 상부 전극층이 배치된다. 상부 전극층은 측벽 스페이서로부터 이격되어 있고, 상 변화 물질층은 상부 전극층과 측벽 스페이서 사이에 있다.
본 발명개시의 다른 실시예는 제1 도전층 상에 배치된 제1 유전체층을 포함하는 상 변화 랜덤 액세스 메모리 디바이스이다. 제2 유전체층이 제1 유전체층 내의 개구의 측벽들 위에 그리고 제1 도전층 상에 배치된다. 제2 도전층은 제1 도전층 및 제2 유전체층들 상에 배치된다. 상 변화 물질층이 제2 도전층 및 제2 유전체층들 위에 배치된다. 상 변화 물질층 위에 선택기층이 배치되고, 선택기층 위에 제3 도전층이 배치된다. 실시예에서, 선택기층은 제2 유전체층의 윗면과 직접 접촉한다. 실시예에서, 상 변화 랜덤 액세스 메모리 디바이스는 상 변화 물질층과 선택기층 사이의 중간 전극층을 포함한다. 실시예에서, 중간 전극층이 제2 유전체층의 윗면과 직접 접촉한다. 실시예에서, 중간 전극층은 2㎚ 내지 50㎚의 범위의 두께를 갖는다. 실시예에서, 중간 전극층은 5㎚ 내지 20㎚의 범위의 두께를 갖는다. 실시예에서, 중간 전극층은 폴리실리콘, Al, Cu, Ti, Ta, W, Co, Mo, C, TiN, TaN, TiAl, TiAlN, WN, TaCN, TaC, TaSiN, AlCu, 니켈 실리사이드, 코발트 실리사이드, 또는 이들의 조합의 하나 이상의 층을 포함한다. 실시예에서, 선택기층은 2㎚ 내지 50㎚의 범위의 두께를 갖는다. 실시예에서, 선택기층은 5㎚ 내지 20㎚의 범위의 두께를 갖는다. 실시예에서, 선택기층은 SiOx, TiOx, AlOx, WOx, TixNyOz, HfOx, TaOx, NbOx(여기서 x, y, z는 비 화학량론적(non-stoichiometric) 값들임); Ge, Sb, S, Te 중 하나 이상을 함유하는 고체 전해질 물질; 또는 N, P, S, Si, 또는 Te 도핑된 AsGeSe 또는 AsGeSeSi; 또는 이들의 조합의 하나 이상의 층을 포함한다. 실시예에서, 제2 도전층은 5㎚ 내지 100㎚의 범위의 두께를 갖는다. 실시예에서, 제2 도전층은 10㎚ 내지 50㎚의 범위의 두께를 갖는다. 실시예에서, 제2 도전층은 0.5㎚ 내지 50㎚의 범위의 바닥면 폭을 갖는다. 실시예에서, 제2 도전층은 1㎚ 내지 15㎚의 범위의 바닥면 폭을 갖는다. 실시예에서, 제2 도전층은 1㎚ 내지 70㎚의 범위의 최상면 폭을 갖는다. 실시예에서, 제2 도전층은 3㎚ 내지 20㎚의 범위의 최상면 폭을 갖는다. 실시예에서, 상 변화 물질층은 5㎚ 내지 200㎚의 범위의 두께를 갖는다. 실시예에서, 상 변화 물질층은 30㎚ 내지 100㎚의 범위의 두께를 갖는다. 실시예에서, 상 변화 물질층은 제2 유전체층의 최상면 위로 10㎚ 내지 100㎚ 만큼 연장된다. 실시예에서, 상 변화 물질층은 제2 유전체층의 최상면 위로 20㎚ 내지 50㎚ 만큼 연장된다. 실시예에서, 상 변화 물질층은 1㎚ 내지 70㎚의 범위의 바닥면 폭을 갖는다. 실시예에서, 상 변화 물질층은 3㎚ 내지 20㎚의 범위의 바닥면 폭을 갖는다. 실시예에서, 상 변화 물질층은 2㎚ 내지 100㎚의 범위의 최상면 폭을 갖는다. 실시예에서, 상 변화 물질층은 5㎚ 내지 30㎚의 범위의 최상면 폭을 갖는다. 실시예에서, 제3 도전층은 5㎚ 내지 100㎚의 범위의 두께를 갖는다. 실시예에서, 제3 도전층은 10㎚ 내지 30㎚의 범위의 두께를 갖는다. 실시예에서, 제2 도전층은 폴리실리콘, Al, Cu, Ti, Ta, W, Co, Mo, C, TiN, TaN, TiAl, TiAlN, WN, TaCN, TaC, TaSiN, AlCu, 니켈 실리사이드, 코발트 실리사이드, 또는 이들의 조합의 하나 이상의 층을 포함한다. 실시예에서, 제3 도전층은 폴리실리콘, Al, Cu, Ti, Ta, W, Co, Mo, C, TiN, TaN, TiAl, TiAlN, WN, TaCN, TaC, TaSiN, AlCu, 니켈 실리사이드, 코발트 실리사이드, 또는 이들의 조합의 하나 이상의 층을 포함한다. 실시예에서, 상 변화 물질은 Ga-Sb, In-Sb, In-Se, Sb-Te, Ge-Te, 및 Ge-Sb의 이원 체계; Ge-Sb-Te, In-Sb-Te, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, 및 Ga-Sb-Te의 삼원 체계; Ag-In-Sb-Te, Ge-Sn-Sb-Te, Ge-Sb-Se-Te, Te-Ge-Sb-S, Ge-Sb-Te-O, 및 Ge-Sb-Te-N의 사원 체계; 주기율표의 Ⅵ족으로부터의 하나 이상의 원소, Ge-Sb-Te 합금, Ge2Sb2Te5, 텅스텐 산화물, 니켈 산화물, 구리 산화물, 또는 이들의 조합을 함유한 칼코게나이드 합금의 하나 이상의 층을 포함한다.
다른 실시예는 제1 도전층 상에 배치되고 트렌치를 내부에 갖는 제1 유전체층을 포함하는 상 변화 랜덤 액세스 메모리 디바이스이다. 제2 유전체층이 제1 도전층 및 제1 유전체층 위에 배치된다. 제2 도전층이 제1 도전층 및 제2 유전체층 상에 배치된다. 상 변화 물질층이 제2 도전층 위에 그리고 제1 도전층으로부터 멀리 있는 제2 유전체층의 윗면 위에 배치되고, 제3 도전층이 상 변화 물질층 위에 배치된다. 제3 도전층은 제2 유전체층으로부터 이격되어 있다. 실시예에서, 제2 도전층은 5㎚ 내지 100㎚의 범위의 두께를 갖는다. 실시예에서, 제2 도전층은 10㎚ 내지 50㎚의 범위의 두께를 갖는다. 실시예에서, 제2 도전층은 0.5㎚ 내지 50㎚의 범위의 바닥면 폭을 갖는다. 실시예에서, 제2 도전층은 1㎚ 내지 15㎚의 범위의 바닥면 폭을 갖는다. 실시예에서, 제2 도전층은 1㎚ 내지 70㎚의 범위의 최상면 폭을 갖는다. 실시예에서, 제2 도전층은 3㎚ 내지 20㎚의 범위의 최상면 폭을 갖는다. 실시예에서, 상 변화 물질층은 5㎚ 내지 200㎚의 범위의 두께를 갖는다. 실시예에서, 상 변화 물질층은 30㎚ 내지 100㎚의 범위의 두께를 갖는다. 실시예에서, 상 변화 물질층은 제2 유전체층의 최상면 위로 10㎚ 내지 100㎚ 만큼 연장된다. 실시예에서, 상 변화 물질층은 제2 유전체층의 최상면 위로 20㎚ 내지 50㎚ 만큼 연장된다. 실시예에서, 상 변화 물질층은 1㎚ 내지 70㎚의 범위의 바닥면 폭을 갖는다. 실시예에서, 상 변화 물질층은 3㎚ 내지 20㎚의 범위의 바닥면 폭을 갖는다. 실시예에서, 상 변화 물질층은 2㎚ 내지 100㎚의 범위의 최상면 폭을 갖는다. 실시예에서, 상 변화 물질층은 5㎚ 내지 30㎚의 범위의 최상면 폭을 갖는다. 실시예에서, 제3 도전층은 5㎚ 내지 100㎚의 범위의 두께를 갖는다. 실시예에서, 제3 도전층은 10㎚ 내지 30㎚의 범위의 두께를 갖는다. 실시예에서, 제2 도전층은 폴리실리콘, Al, Cu, Ti, Ta, W, Co, Mo, C, TiN, TaN, TiAl, TiAlN, WN, TaCN, TaC, TaSiN, AlCu, 니켈 실리사이드, 코발트 실리사이드, 또는 이들의 조합의 하나 이상의 층을 포함한다. 실시예에서, 제3 도전층은 폴리실리콘, Al, Cu, Ti, Ta, W, Co, Mo, C, TiN, TaN, TiAl, TiAlN, WN, TaCN, TaC, TaSiN, AlCu, 니켈 실리사이드, 코발트 실리사이드, 또는 이들의 조합의 하나 이상의 층을 포함한다. 실시예에서, 상 변화 물질은 Ga-Sb, In-Sb, In-Se, Sb-Te, Ge-Te, 및 Ge-Sb의 이원 체계; Ge-Sb-Te, In-Sb-Te, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, 및 Ga-Sb-Te의 삼원 체계; Ag-In-Sb-Te, Ge-Sn-Sb-Te, Ge-Sb-Se-Te, Te-Ge-Sb-S, Ge-Sb-Te-O, 및 Ge-Sb-Te-N의 사원 체계; 주기율표의 Ⅵ족으로부터의 하나 이상의 원소, Ge-Sb-Te 합금, Ge2Sb2Te5, 텅스텐 산화물, 니켈 산화물, 구리 산화물, 또는 이들의 조합을 함유한 칼코게나이드 합금의 하나 이상의 층을 포함한다.
본 발명개시의 다른 실시예는 도전층 위에 유전체층을 형성하는 단계를 포함하는 방법이다. 도전층의 일부분을 노출시키는 테이퍼형 개구가 유전체층 내에 형성된다. 도전층의 윗면에서의 테이퍼형 개구의 제1 폭은 테이퍼형 개구의 반대측 단부의 제2 폭보다 작다. 제2 도전층이 개구 내에 형성된다. 제2 도전층 위에 상 변화 물질층이 형성되고, 상 변화 물질층 위에 제3 도전층이 형성된다. 실시예에서, 방법은 상 변화 물질층을 형성하기 전에, 제1 도전층을 에칭하는 단계를 포함한다. 실시예에서, 방법은 제2 도전층을 형성하기 전에, 제1 도전층 및 유전체층 위에 라이너층을 형성하는 단계를 포함한다. 실시예에서, 방법은 상 변화 물질층을 형성하기 전에, 제2 도전층을 평탄화하는 단계를 포함한다. 실시예에서, 테이퍼형 개구를 형성하는 단계는 제1 도전층을 노출시키기 위해 유전체층을 이방성 에칭하는 단계를 포함한다. 실시예에서, 방법은 제3 도전층을 형성하기 전에, 상 변화 물질층을 평탄화하는 단계를 포함한다.
본 발명개시의 실시예들은 상 변화에 필요한, 우수한 줄 열 효율을 갖는 더 작은 하부 전극들을 제공한다. 본 발명개시의 일부 실시예들에 따른, 사다리꼴 형상의 하부 전극은 상 변화 물질층과 하부 전극 사이에 낮은 접촉 저항을 제공한다. 본 발명개시의 일부 실시예들에 따른, 사다리꼴 형상의 상 변화 물질층은 상 변화 물질층과 상부 전극 사이에 낮은 접촉 저항을 제공한다. 또한, 본 발명개시에 따라 하부 전극들을 형성하는 것은 포토리소그래피 노광 시스템의 포토리소그래픽 해상도 미만의 크기로 하부 전극들을 형성할 수 있게 해준다. 본 발명개시의 방법은 고가이고 곤란한 진보된 포토리소그래피 및 에칭 기술들을 사용하여 더 작은 PCRAM 디바이스들을 생성한다. 본 발명개시의 실시예들에 따른 상 변화 랜덤 액세스 메모리 디바이스들은 감소된 기록 전류에서 동작할 수 있다.
본 발명개시는 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 작도되지 않았으며 단지 설명을 목적으로 이용된다는 점을 강조해둔다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 발명개시의 실시예에 따른 PCRAM을 제조하는 방법의 순차적 동작의 다양한 스테이지들 중 하나를 나타낸다.
도 2는 본 발명개시의 실시예에 따른 PCRAM을 제조하는 방법의 순차적 동작의 다양한 스테이지들 중 하나를 나타낸다.
도 3은 본 발명개시의 실시예에 따른 PCRAM을 제조하는 방법의 순차적 동작의 다양한 스테이지들 중 하나를 나타낸다.
도 4는 본 발명개시의 실시예에 따른 PCRAM을 제조하는 방법의 순차적 동작의 다양한 스테이지들 중 하나를 나타낸다.
도 5a와 도 5b는 본 발명개시의 실시예에 따른 PCRAM을 제조하는 방법의 순차적 동작의 다양한 스테이지들을 나타낸다.
도 6a와 도 6b는 본 발명개시의 실시예에 따른 상 변화 랜덤 액세스 메모리 디바이스를 나타낸다.
도 7a와 도 7b는 본 발명개시의 실시예에 따른 PCRAM을 제조하는 방법의 순차적 동작의 다양한 스테이지들을 나타낸다.
도 8a와 도 8b는 본 발명개시의 실시예에 따른 PCRAM을 제조하는 방법의 순차적 동작의 다양한 스테이지들을 나타낸다.
도 9a와 도 9b는 본 발명개시의 실시예에 따른 PCRAM을 제조하는 방법의 순차적 동작의 다양한 스테이지들을 나타낸다.
도 10a와 도 10b는 본 발명개시의 실시예에 따른 PCRAM을 제조하는 방법의 순차적 동작의 다양한 스테이지들을 나타낸다.
도 11a, 도 11b, 및 도 11c는 본 발명개시의 실시예에 따른 PCRAM을 제조하는 방법의 순차적 동작의 다양한 스테이지들을 나타낸다.
도 12a와 도 12b는 본 발명개시의 실시예에 따른 PCRAM을 제조하는 방법의 순차적 동작의 다양한 스테이지들을 나타낸다.
도 13은 본 발명개시의 실시예들에 따른 PCRAM을 제조하는 방법을 나타내는 흐름도이다.
도 14는 본 발명개시의 실시예들에 따른 PCRAM을 제조하는 방법을 나타내는 흐름도이다.
도 15는 본 발명개시의 실시예들에 따른 PCRAM을 제조하는 방법을 나타내는 흐름도이다.
도 16은 본 발명개시의 실시예들에 따른 PCRAM을 제조하는 방법을 나타내는 흐름도이다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다. 또한, "~으로 제조된다"의 용어는 "~을 포함한다" 또는 "~으로 구성된다" 중 어느 하나를 의미할 수 있다. 본 발명개시에서, "A, B, 및/또는 C 중 하나"의 어구는 "A, B, 및/또는 C"(A, B, C, A와 B, A와 C, B와 C, 또는 A, B 및 C)를 의미하며, 다른 설명이 없는 한, A로부터 하나의 원소, B로부터 하나의 원소, C로부터 하나의 원소를 의미하지는 않는다.
도 1 내지 도 5b는 본 발명개시의 실시예들에 따른 PCRAM을 제조하는 방법의 순차적 동작을 나타낸다. 이러한 순차적인 제조 공정에 있어서, 하나 이상의 추가적인 동작들이 도 1 내지 도 5b에서 도시된 스테이지들 전에, 그 동안에, 및 그 후에 제공될 수 있으며, 후술되는 동작들 중 일부는 본 방법의 추가적인 실시예들을 위해 교체되거나 또는 제거될 수 있다는 것을 이해해야 한다. 동작들/공정들의 순서는 상호교환될 수 있다.
일부 실시예들에서, 전기도전층(15)이 층간 유전체(interlayer dielectric; ILD)층(10) 위에 형성된다. 이러한 실시예들에서, 층간 유전체층(10)은 기판(5) 위에 형성된다.
기판(5)은 Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, 및 InP와 같은 단결정 반도체 물질을 포함하나, 이것들에 국한되는 것은 아니다. 특정 실시예들에서, 기판(5)은 결정질 Si로 제조된다. 일부 실시예들에서, 기판(10)은 절연체 상의 실리콘(silicon-on-insulator; SOI) 기판, 절연체 상의 실리콘 게르마늄(silicon germanium-on-insulator; SGOI) 기판, 또는 절연체 상의 게르마늄(germanium-on-insulator; GOI) 기판과 같이, 산소 주입에 의한 격리(separation by implantation of oxygen; SIMOX), 웨이퍼 접합, 및/또는 다른 적절한 방법들을 사용하여 제조된 절연체 상의 반도체 기판이다.
일부 실시예들에서, 평면형 MOSFET, FinFET, 및/또는 게이트 올 어라운드(Gate All Around; GAA) 트랜지스터와 같은 트랜지스터, 폴리 라인 및 상호연결 금속 라인과 같은 금속 라인, 및 PCRAM의 동작을 제어하는 트랜지스터가 기판(5) 위에 형성되고, 하나 이상의 ILD층(10)에 임베딩된다. 일부 실시예들에서, PCRAM은 반도체 디바이스, 배선층, 또는 상호연결층 위에 형성된다. 일부 실시예들에서, PCRAM은 M3, M4, M5, 또는 이보다 상위의 배선층에 위치된다. 일부 실시예들에서, 아래에 있는 트랜지스터들을 덮는 하나 이상의 유전체층이 기판(5)과 도전층(15) 사이에 형성된다.
도전층(15)은 폴리실리콘, Al, Cu, Ti, Ta, W, Co, Mo, C, TiN, TaN, TiAl, TiAlN, WN, TaCN, TaC, TaSiN, AlCu, 니켈 실리사이드, 코발트 실리사이드, 또는 이들의 조합의 하나 이상의 층을 포함한다. 특정 실시예에서, 도전층(15)은 구리 또는 구리 합금과 같은 금속층이다. 일부 실시예들에서, 도전층(15)은 비트 라인이다. 일부 실시예들에서, 도전층(15)은 화학적 기상 증착(chemical vapor deposition; CVD), 펄스형 레이저 증착(pulsed laser deposition; PLD), 원자층 증착(atomic layer deposition; ALD), 스퍼터링, 전기도금, 또는 임의의 다른 박막 증착 방법에 의해 형성된다.
도 1은 도전층 상에 형성된 개구(25)를 갖는 유전체층(20)을 도시한다. 유전체층(20)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물(SiOC), SiOCN, SiCN, 알루미나, 불소 도핑된 실리케이트 유리(fluorine-doped silicate glass; FSG), 로우 k 유전체 물질, 또는 반도체 디바이스들을 제조하는데 사용되는 다른 다양한 적절한 유전체 물질의 하나 이상의 층으로 형성된다. 특정 실시예에서, 유전체층(20)은 실리콘 이산화물로 형성된다. 일부 실시예들에서, 유전체층(20)은 약 10㎚ 내지 약 200㎚의 범위의 두께를 갖는다. 일부 실시예들에서, 유전체층(20)의 두께는 약 20㎚ 내지 약 100㎚의 범위에 이른다. 일부 실시예들에서, 유전체층(20)은 도전층(15) 위에 CVD, ALD, 또는 PVD에 의해 형성된다. 이어서, 도전층(15)의 일부분을 노출시키는 개구(25)를 유전체층 내에 형성하기 위해 유전체층을 포토리소그래피 및 에칭 동작들로 처리한다.
이어서, 도 2에서 도시된 바와 같이, 유전체층(20) 내에 형성된 개구(25)의 측벽 상에 유전체 측벽 스페이서(30)가 형성된다. 측벽 스페이서(30)의 물질은 유전체층(20)과 동일하거나 또는 이와 상이할 수 있다. 일부 실시예들에서, 측벽 스페이서(30)는 SiO2 또는 Si3N4와 같은, 실리콘 산화물 또는 실리콘 질화물의 하나 이상의 층을 포함한다. 일부 실시예들에서, 측벽 스페이서(30)는 도전층(15) 위에 그리고 개구(25) 내에 절연 물질층을 컨포멀하게(conformally) 퇴적시키고, 절연 물질층을 이방성 에칭하여 도전층(15)을 노출시킴으로써 형성된다. 도 2의 단면도에서 도시된 바와 같이, 측벽 스페이서들(30) 사이의 공간(35)은 하단부가 상단부보다 작은 테이퍼형 형상을 갖는다. 일부 실시예들에서, 공간(35)의 폭은 상단부에서 하단부로 점차 감소한다. 일부 실시예들에서, 공간(35)의 하단부 개구의 크기는 0.5㎚ 내지 50㎚의 범위 내에 있다.
다음으로, 도 3의 단면도에서 도시된 바와 같이, 하부 전극층(40)이 도전층 위에 그리고 측벽 스페이서들(30) 사이의 공간(35) 내에 형성된다. 일부 실시예들에서, 하부 전극층(40)이 형성되기 전에 라이너층(65)이 도전층과 측벽 스페이서 위에 형성된다. 일부 실시예들에서, 라이너층(65)은 TaN 및 TiN을 포함하는, 도전성 질화물의 하나 이상의 층으로 형성된다. 일부 실시예들에서, 라이너층(65) 및/또는 하부 전극층(40)을 형성한 후, 도 3에서 도시된 바와 같이, 유전체층(20), 측벽 스페이서(30), 및 하부 전극층(40)(및 라이너층(65))의 평탄화된 윗면을 형성하기 위해 화학적 기계적 폴리싱(chemical mechanical polishing; CMP)과 같은, 평탄화 동작이 수행된다.
일부 실시예들에서, 하부 전극층(40)은 폴리실리콘, Al, Cu, Ti, Ta, W, Co, Mo, C, TiN, TaN, TiAl, TiAlN, WN, TaCN, TaC, TaSiN, AlCu, 니켈 실리사이드, 코발트 실리사이드, 또는 이들의 조합의 하나 이상의 층을 포함한다. 일부 실시예들에서, 하부 전극층(40) 및/또는 라이너층(65)은 화학적 기상 증착(CVD), 펄스형 레이저 증착(PLD), 원자층 증착(ALD), 스퍼터링, 또는 임의의 다른 박막 증착 방법에 의해 형성된다.
특정 실시예에서, 라이너층(65)은 TaN으로 형성되고, 하부 전극층(40)은 TiN으로 형성된다.
이어서, 일부 실시예들에서, 도 4의 단면도에서 도시된 바와 같이, 하부 전극층(40)에 선택적인 적절한 에천트를 사용하여 리세스(35')를 형성하도록 하부 전극층(40)이 리세스 에칭되고, 이로써 도시된 바와 같이, 유전체 측벽 스페이서들(30) 사이에 실질적으로 사다리꼴 형상의 하부 전극(40)을 형성한다. 일부 실시예들에서, 리세싱된 양은 약 5㎚ 내지 약 100㎚의 범위 내에 있다.
다음으로, 도 5a와 도 5b에서 도시된 바와 같이, 리세스(35') 내에서 하부 전극층(40) 위에 상 변화 물질(phase change material; PCM)층(45)이 형성되고, PCM층(45) 위에 상부 전극층(50)이 형성된다. PCM층(45)을 위한 상 변화 물질은 Ga-Sb, In-Sb, In-Se, Sb-Te, Ge-Te, 및 Ge-Sb의 이원 체계; Ge-Sb-Te, In-Sb-Te, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, 및 Ga-Sb-Te의 삼원 체계; Ag-In-Sb-Te, Ge-Sn-Sb-Te, Ge-Sb-Se-Te, Te-Ge-Sb-S, Ge-Sb-Te-O, 및 Ge-Sb-Te-N의 사원 체계; 주기율표의 Ⅵ족으로부터의 하나 이상의 원소, Ge-Sb-Te 합금, Ge2Sb2Te5, 텅스텐 산화물, 니켈 산화물, 구리 산화물, 또는 이들의 조합을 함유한 칼코게나이드 합금의 하나 이상의 층을 포함한다. 일부 실시예들에서, 상 변화 물질층(45)은 화학적 기상 증착(CVD), 펄스형 레이저 증착(PLD), 원자층 증착(ALD), 스퍼터링, 또는 임의의 다른 박막 증착 방법에 의해 형성된다.
상 변화 물질의 결정상(crystalline phase)과 비정질상(amorphous phase) 간의 상 천이는 상 변화 물질의 구조의 장범위 규칙(long range order)과 단범위 규칙(short range order) 간의 상호작용과 관련이 있다. 예를 들어, 장범위 규칙의 붕괴는 비정질상을 생성한다. 결정상에서의 장범위 규칙은 전기 전도를 촉진시키는 반면, 비정질상은 전기 전도를 방해하여 높은 전기 저항을 초래시킨다. 상이한 요구들에 맞춰 상 변화 물질층의 특성들을 튜닝하기 위해, 물질의 접합 구조 내부의 단범위 규칙과 장범위 규칙의 비율을 조정하도록 상 변화 물질층의 물질은 다양한 양의 다양한 원소들로 도핑될 수 있다. 도핑된 원소는 예를 들어, 이온 주입의 사용을 통해 반도체 도핑에 사용되는 임의의 원소일 수 있다.
이어서, 상부 전극층(50)이 상 변화 물질층(45) 위에 형성된다. 상부 전극층(50)은 폴리실리콘, Al, Cu, Ti, Ta, W, Co, Mo, C, TiN, TaN, TiAl, TiAlN, WN, TaCN, TaC, TaSiN, AlCu, 니켈 실리사이드, 코발트 실리사이드, 또는 이들의 조합의 하나 이상의 층을 포함한다. 일부 실시예들에서, 상부 전극층(50)은 TiN으로 제조된다. 일부 실시예들에서, 상부 전극층(50)은 화학적 기상 증착(CVD), 펄스형 레이저 증착(PLD), 원자층 증착(ALD), 스퍼터링, 또는 임의의 다른 박막 증착 방법에 의해 형성된다.
일부 실시예들에서, 상 변화 물질층(45)이 형성되고, 그런 후, 상 변화 물질층(45) 위에 상부 전극층(50)이 형성되고, 도 5a에서 도시된 바와 같이, 상 변화 물질층(45)과 상부 전극층(50) 둘 다가 패터닝된다. 다른 실시예들에서, 상 변화 물질층(45)이 형성되고, 그런 후, CMP에 의해서와 같이, 측벽 스페이서(30)와 동일한 높이로 평탄화되고, 그런 후, 도 5b에서 도시된 바와 같이, 상 변화 물질층(45) 위에 상부 전극층(50)이 형성된다. 일부 실시예들에서, 상부 전극층(50)은 유전체 측벽 스페이서(30) 위에 유전체 측벽 스페이서(30)와 접촉하도록 형성된다. 일부 실시예들에서, 상부 전극층(50)은 유전체층(20) 위에 유전체층(20)과 접촉하도록 형성된다. 상부 전극층(50)이 형성된 후, 하나 이상의 층간 유전체층이 상부 전극층(50) 위에 형성된다.
본 발명개시의 실시예들에 따른 상 변화 랜덤 액세스 메모리 디바이스들이 도 6a와 도 6b에서 도시되어 있다. 도 6a는 PCRAM 디바이스의 하나의 단위 셀의 단면도이다. 일부 실시예들에서, 하부 전극층(40)은 약 5㎚ 내지 약 100㎚의 범위의 두께(h1)를 가지며, 다른 실시예들에서, 하부 전극층(40)은 약 10㎚ 내지 약 50㎚의 범위의 두께(h1)를 갖는다. 일부 실시예들에서, 하부 전극층(40)은 약 0.5㎚ 내지 약 50㎚의 범위의 바닥면 폭(w1)을 가지며, 다른 실시예들에서, 하부 전극층(40)은 약 1㎚ 내지 약 15㎚의 범위의 바닥면 폭(w1)을 갖는다. 일부 실시예들에서, 하부 전극층(40)은 약 1㎚ 내지 약 70㎚의 범위의 최상면 폭(w2)을 가지며, 다른 실시예들에서, 하부 전극층(40)은 약 3㎚ 내지 약 20㎚의 범위의 최상면 폭(w2)을 갖는다. 하부 전극층(40)의 최상면 폭(w2)은 하부 전극층(40)의 바닥면 폭(w1)보다 크다. 일부 실시예들에서, 하부 전극층(40)과 상 변화 물질층(45) 사이의 더 작은 계면 폭(w2)은 감소된 기록 전류를 제공한다. 하부 전극층(40)은 단면에서 바라봤을 때 실질적으로 사다리꼴 형상을 갖는다.
일부 실시예들에서, 상 변화 물질층(45)은 약 5㎚ 내지 약 200㎚의 범위의 두께(h5)를 가지며, 다른 실시예들에서, 상 변화 물질층(45)은 약 30㎚ 내지 약 100㎚의 범위의 두께(h5)를 갖는다. 일부 실시예들에서, 상 변화 물질층(45)은 측벽 스페이서(30)의 최상면 위로 약 10㎚ 내지 약 100㎚의 두께(h3)만큼 연장되고, 다른 실시예들에서, 상 변화 물질층(45)은 측벽 스페이서(30)의 최상면 위로 약 20㎚ 내지 약 50㎚의 두께(h3)만큼 연장된다. 일부 실시예들에서, 측벽 스페이서들 위로 연장되는 상 변화 물질층의 부분의 증가된 두께(h3)는 감소된 기록 전류를 가능하게 한다. 일부 실시예들에서, 상 변화 물질층(45)은 하부 전극층(40)의 최상부로부터 측벽 스페이서(30)의 최상부까지 약 5㎚ 내지 약 100㎚의 두께(h2)를 가지며, 다른 실시예들에서, 상 변화 물질층(45)은 하부 전극층(40)의 최상부로부터 측벽 스페이서(30)의 최상부까지 약 10㎚ 내지 약 50㎚의 두께(h2)를 갖는다. 일부 실시예들에서, 리세스(35') 내에서의 상 변화 물질층(45)의 증가된 두께(h2) 및 하부 전극층(40)의 감소된 두께(h1)는 감소된 기록 전류를 가능하게 한다. 그러나, 감소된 하부 전극 두께(h1)는, 일부 실시예들에서, 하부 전극층(40)의 전기 저항을 증가시킨다. 일부 실시예들에서, 상 변화 물질층(45)의 두께(h5)(h5 = h2 + h3)가 증가함에 따라, 기록 전류는 감소된다. 그러나, 더 두꺼운 상 변화 물질층(45)은 PCRAM 디바이스의 전체 두께를 증가시키고, 디바이스 밀도는 감소된다.
일부 실시예들에서, 상 변화 물질층(45)의 최상면은 유전체 측벽 스페이서(30)의 최상면 및 유전체층(20)의 최상면과 실질적으로 동일 평면에 있다. 일부 실시예들에서, 상 변화 물질층(45)은 1㎚ 내지 70㎚의 범위의 바닥면 폭(w2)을 가지며, 다른 실시예들에서, 상 변화 물질층(45)은 약 3㎚ 내지 약 20㎚의 범위의 바닥면 폭(w2)을 갖는다. 일부 실시예들에서, 상 변화 물질층(45)은 측벽 스페이서(30)의 높이에서 약 2㎚ 내지 약 100㎚의 범위의 최상면 폭(w3)을 가지며, 다른 실시예들에서, 상 변화 물질층(45)은 약 5㎚ 내지 약 30㎚의 범위의 최상면 폭(w3)을 갖는다. 상 변화 물질층(45)의 최상면 폭(w3)은 상 변화 물질층(45)의 바닥면 폭(w2)보다 크다. 일부 실시예들에서, 상 변화 물질층(45)은 단면에서 바라봤을 때 실질적으로 사다리꼴 형상을 갖는다.
일부 실시예들에서, 상부 전극층(50)은 약 5㎚ 내지 약 100㎚의 범위의 두께(h4)를 가지며, 다른 실시예들에서, 상부 전극층(50)은 약 10㎚ 내지 약 30㎚의 범위의 두께(h4)를 갖는다. 증가된 상부 전극층 두께(h4)는 감소된 전기 저항을 제공한다. 그러나, 증가된 상부 전극층 두께는 또한 PCRAM 디바이스의 전체 두께를 증가시키고 디바이스 밀도를 감소시킨다.
일부 실시예들에서, 도전층(15)은 약 20㎚ 내지 약 2,000㎚의 범위의 두께(h6)를 갖는다. 일부 실시예들에서, 도전층(15)의 두께(h6)는 약 40㎚ 내지 약 1,000㎚의 범위에 이른다.
도 6b는 다른 실시예에 따른 PCRAM 디바이스의 하나의 단위 셀의 단면도이다. 본 실시예에서, 상 변화 물질층(45)의 윗면은 측벽 스페이서(30) 및 유전체층(20)의 윗면들과 실질적으로 동일 평면에 있다. 달리 말하면, 측벽 스페이서(30)의 윗면 위로 연장되는 상 변화 물질층(45)의 두께(h3)는 약 0이다. 일부 실시예들에서, 하부 전극층(40), 상부 전극층(50), 상 변화 물질층(45), 및 도전층(15)의 두께들(h1, h4, h5, h6)의 범위는 각각 도 6a에서의 대응하는 층들의 두께들과 동일하다. 마찬가지로, 일부 실시예들에서, 하부 전극층(40)의 바닥면, 하부 전극층(40)의 최상면, 및 측벽 스페이서(30)의 높이에서의 상 변화 물질층(45)의 최상면의 폭들(w1, w2, w3)의 범위는 각각 도 6a에서의 대응하는 층들의 폭들과 동일하다.
도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a, 도 11b, 도 11c, 도 12a, 및 도 12b는 본 발명개시의 실시예들에 따른 상 변화 랜덤 액세스 메모리 디바이스를 제조하는 다른 실시예들을 나타낸다.
일부 실시예들에서, 도 7b, 도 8b, 도 9b, 및 도 10b에서 도시된 바와 같이, 선택기층(55)이 상 변화 물질층(45) 위에 형성된다. 상 변화 메모리 어레이, 예를 들어, 수백 개 이상의 메모리 셀들을 갖는 크로스 포인트(cross-point) 어레이에서, 메모리 셀의 적절한 동작을 방해하는 많은 문제들이 발생할 수 있다. 그러한 문제들은, 누설 전류, 기생 커패시턴스 등과 같이 성질상 전기적일 수 있다. 그러한 문제들은 또한 메모리 셀들 간의 열 교란과 같이 성질상 열적일 수 있다. 상기 문제들을 해결하기 위해, 동작 메모리 셀로부터 또는 저항성 네트워크를 따라 지나가는 다른 메모리 셀들로부터 누설 전류를 감소시키거나 회피시키기 위해 스위칭 디바이스가 사용된다. 다른 PCRAM 셀들이 턴 온되지 않도록 하면서 의도된 PCRAM 셀(들)만이 판독/기록을 위해 선택되고, 선택된 PCRAM 셀로부터 누설 전류가 발생되는 것을 감소시키거나 방지하기 위해 다이오드 디바이스 또는 트랜지스터 디바이스와 같은 기능을 하는 스위칭 디바이스가 사용된다. 정확한 판독/기록 동작들을 제공하기 위해, 선택된 PCRAM 셀들만이 판독/기록 동작을 거치게 하는 것을 보장하면서, PCRAM의 저항성 네트워크에서의 전력 손실, 누설 전류 및 크로스토크 장애를 감소시키도록, 높은 온 상태 전도도 및 무한대의 오프 상태 저항을 갖는 저항기층이 상 변화 물질층 위에 형성될 것이 요망된다. 이러한 방식으로, 신뢰성 있는 PCRAM이 형성될 수 있다. 스위칭 디바이스의 크기를 고려할 때, (pn 접합 다이오드, 쇼트키 다이오드, 금속 절연체 천이(metal-insulator transition; MIT), 및 오보닉 문턱 스위치(ovonic threshold switch; OTS)와 같은) 다이오드형 디바이스는 (MOSFET, 금속 산화물 반도체 전계 효과 트랜지스터와 같은) 트랜지스터형 디바이스보다 작은 크기를 가질 수 있다. 선택기층은 선택기층 내에 형성된 다이오드 접합을 갖는 다이오드형 디바이스로서 기능할 수 있다. 일부 실시예들에서, 선택기층은 전술한 물질들로 형성된 상 변화 물질층 위에 형성되고 동일한 크기를 갖도록 이 상 변화 물질층과 함께 패터닝되어, 메모리 디바이스들의 축소 추세에 대한 제한 인자로서 간주되고 있는, 선택기 디바이스를 위한 PCRAM 내의 공간을 크게 감소시킨다. 일부 실시예들에서, 선택기층은 PCRAM 디바이스에서 트랜지스터에 대한 필요성을 제거한다. 일부 실시예들에서, 선택기층은 PCRAM에 전류-전압 비선형성을 제공하고, 이는 누설 전류를 감소시킨다.
도 7a에서 도시된 바와 같이, 상 변화 물질층(45)이 하부 전극층(40), 측벽 스페이서(30), 및 유전체층(20) 위에 형성된다. 그런 후, 상 변화 물질층(45) 위에 선택기층(55)이 형성되고, 선택기층(55) 위에 상부 전극층(50)이 형성된다. 도 7b에서 도시된 상 변화 랜덤 액세스 메모리 디바이스를 형성하기 위해, 상 변화 물질층(45), 선택기층(55), 및 상부 전극층(50)은 포토리소그래피 기술들을 사용하여 패터닝된다. 일부 실시예들에서, 상부 전극층(50), 선택기층(55), 및 상 변화 물질층(45)의 패터닝 동작 동안 유전체층(20)이 에칭된다.
다른 실시예에서, 도 8a에서 도시된 바와 같이, 상 변화 물질층(45)은 CMP에 의해서와 같이, 측벽 스페이서(30)의 높이로 평탄화된다. 그런 후, 선택기층(55)과 상부 전극층(50)이 형성되고, 도 8b에서 도시된 바와 같이, 상 변화 랜덤 액세스 메모리 디바이스를 형성하도록 패터닝된다. 일부 실시예들에서, 도 8b에서 도시된 바와 같이, 상부 전극층(50)과 선택기층(55)의 패터닝 동작 동안 유전체층(20)이 에칭된다. 일부 실시예들에서, 선택기층(55)은 유전체층(20) 및 측벽 스페이서(30)와 접촉하면서 이들 위에 형성된다.
일부 실시예들에서, 선택기층(55)은 SiOx, TiOx, AlOx, WOx, TixNyOz, HfOx, TaOx, NbOx(여기서 x, y, z는 비 화학량론적(non-stoichiometric) 값들임); Ge, Sb, S, Te 중 하나 이상을 함유하는 고체 전해질 물질; 또는 N, P, S, Si, 또는 Te 도핑된 AsGeSe 또는 AsGeSeSi; 또는 이들의 조합의 하나 이상의 층으로 형성된다. 일부 실시예들에서, 선택기층(55)은 산소 결핍 천이 금속 산화물이다. 일부 실시예들에서, 선택기층(55)은 화학적 기상 증착(CVD), 펄스형 레이저 증착(PLD), 원자층 증착(ALD), 스퍼터링, 또는 임의의 다른 적절한 박막 증착 방법에 의해 형성된다.
일부 실시예들에서, 선택기층(55)은 약 2㎚ 내지 약 50㎚의 범위의 두께(h7)를 가지며, 다른 실시예들에서, 선택기층(55)은 약 5㎚ 내지 약 20㎚의 범위의 두께(h7)를 갖는다. 일부 실시예들에서, 더 높은 선택기층 두께(h7)는 PCRAM 디바이스에서 동작 전압을 증가시킬 것이되, 누설 전류를 감소시킬 것이다. 한편, 더 낮은 선택기층 두께(h7)는 동작 전압을 감소시킬 것이되, 누설 전류를 증가시킬 것이다.
도 9a에서 도시된 바와 같이, 상 변화 물질층(45)이 하부 전극층(40), 측벽 스페이서(30), 및 유전체층(20) 위에 형성된다. 그런 후, 상 변화 물질층(45) 위에 중간 전극층(60)이 형성되고, 중간 전극층(60) 위에 선택기층(55)이 형성되며, 선택기층(55) 위에 상부 전극층(50)이 형성된다. 도 9b에서 도시된 상 변화 랜덤 액세스 메모리 디바이스를 형성하기 위해, 상 변화 물질층(45), 중간 전극층(60), 선택기층(60), 및 상부 전극층(50)은 포토리소그래피 및 에칭 기술들을 사용하여 패터닝된다. 일부 실시예들에서, 도 9b에서 도시된 바와 같이, 상부 전극층(50), 선택기층(55), 중간 전극층(60), 및 상 변화 물질층(45)의 패터닝 동작 동안 유전체층(20)이 에칭된다. 일부 실시예들에서, 중간 전극층(60)은 상 변화 물질층(45)을 선택기층(55)으로부터 격리시키고, 상 변화 물질층(45)과 선택기층(55) 사이에서의 물질 혼합을 방지한다.
일부 실시예들에서, 중간 전극층(60)은 약 2㎚ 내지 약 50㎚의 범위의 두께(h8)를 가지며, 다른 실시예들에서, 중간 전극층(60)은 약 5㎚ 내지 약 20㎚의 범위의 두께(h8)를 갖는다. 일부 실시예들에서, 더 큰 중간 전극 두께(h8)는 격리 성능을 향상시키고 중간 전극 저항을 감소시킨다. 그러나, 증가된 중간 전극 두께(h8)는 PCRAM 디바이스의 두께를 증가시키고 디바이스 밀도를 감소시킨다.
일부 실시예들에서, 중간 전극층(60)은 폴리실리콘, Al, Cu, Ti, Ta, W, Co, Mo, C, TiN, TaN, TiAl, TiAlN, WN, TaCN, TaC, TaSiN, AlCu, 니켈 실리사이드, 코발트 실리사이드, 또는 이들의 조합의 하나 이상의 층을 포함한다.
다른 실시예에서, 도 10a에서 도시된 바와 같이, 상 변화 물질층(45)은 CMP에 의해서와 같이, 측벽 스페이서(30)의 높이로 평탄화된다. 그런 후, 중간 전극층(60), 선택기층(55), 및 상부 전극층(50)이 형성되고, 도 10b에서 도시된 바와 같이, 상 변화 랜덤 액세스 메모리 디바이스를 형성하도록 패터닝된다. 일부 실시예들에서, 상부 전극층(50), 선택기층(55), 및 중간 전극층(60)의 패터닝 동작 동안 유전체층(20)이 에칭된다.
도 11a, 도 11b, 및 도 11c는 본 발명개시의 다른 실시예에 따른 사다리꼴 형상의 하부 전극층(40)을 형성하는 것을 나타낸다. 도 11a에서 도시된 바와 같이, ILD층(10)이 기판(5)위에 형성되고, 도전층(15)이 ILD층(10) 위에 형성된다. 유전체층(20)이 도전층(15) 위에 형성된다. 물질층들 및 제조 동작들은 본 명세서에서 앞서 논의된 것과 동일하다. 일부 실시예들에서, 도 11b에서 도시된 바와 같이, 도전층(15)의 윗면을 노출시키는 실질적으로 사다리꼴 형상의 개구(또는 트렌치)(25')가 포토리소그래피 및 에칭 동작들을 사용하여 형성된다. 에칭 동작은 테이퍼형 프로파일을 형성하기 위한 등방성 에칭 동작이다. 일부 실시예들에서, 도 11c에서 도시된 바와 같이, 도전층(15) 및 개구(25')의 측벽 위에 라이너층(65)이 형성되고, 하부 전극층(40)이 개구(또는 트렌치)(25') 내에 형성된다. 라이너층(65) 및 하부 전극층(40)은 도 3을 참조하여 논의된 것과 동일한 동작들을 사용하여 동일한 물질들로 형성된다. 이어서, 도 11c의 디바이스는 도 4 내지 도 10b를 참조하여 논의된 바와 같은 추가적인 제조 동작들을 거친다.
일부 실시예들에서, 도 12a와 12b에서 도시된 바와 같이, 상 변화 물질층(45)은 하부 전극층(40)을 리세싱하는 동작없이 하부 전극층(40)과 유전체층(20) 위에 형성된다. 따라서, 상 변화 물질층(45)의 바닥면은 하부 전극층(40) 및 유전체층(20)의 윗면들과 실질적으로 동일 평면에 있다.
도 13은 본 발명개시의 실시예들에 따른 방법(200)을 나타내는 흐름도이다. 동작 S205에서, 유전체층(20)이 도전층(15) 위에 형성된다. 동작 S210에서, 개구(25) 내에서 유전체층(20) 상에 측벽 스페이서(30)가 형성된다(도 1 및 도 2 참조). 이어서, 동작 S215에서, 도전층(15) 및 측벽 스페이서(30) 위에 하부 전극층(40)이 형성된다. 이어서, 동작 S220에서, 하부 전극층(40) 위에 상 변화 물질층(45)이 형성되고, 동작 S225에서, 상 변화 물질층(45) 위에 상부 전극층(50)이 형성된다(도 3 및 도 5 참조).
일부 실시예들에서, 방법(200)은 상 변화 물질층을 형성하는 동작 S220 전에, 동작 S230에서, 하부 전극층(40)을 리세스 에칭하는 것을 포함한다(도 4 참조). 일부 실시예들에서, 방법(200)은 하부 전극층(40)을 형성하는 동작 S215 전에, 동작 S235에서, 도전층(15) 및 측벽 스페이서(30) 위에 라이너층(65)을 형성하는 것을 포함한다. 일부 실시예들에서, 방법(200)은 상 변화 물질층(45)을 형성하는 동작 S220 전에, 하부 전극층(40)을 평탄화하는 동작 S240을 포함한다. 일부 실시예들에서, 측벽 스페이서(30)를 형성하는 동작 S210은, 도전층(15)과 유전체층(20) 위에 절연 물질층을 컨포멀하게 퇴적시키고, 도전층(15)을 노출시키는 개구(또는 트렌치)(35)를 형성하도록(도 2 참조) 절연 물질층을 이방성 에칭하는 동작 S245을 포함한다. 일부 실시예들에서, 방법(200)은 상부 전극층(50)을 형성하는 동작 S225 전에, 동작 S250에서, 상 변화 물질층(45)을 평탄화하는 것을 포함한다.
도 14는 본 발명개시의 실시예들에 따른 방법(300)을 나타내는 흐름도이다. 동작 S305에서, 제1 유전체층(20)이 제1 도전층(15) 위에 형성된다. 동작 S310에서, 제1 유전체층(20) 내에는 제1 도전층(15)을 노출시키는 제1 개구(25)가 형성된다(도 1 참조). 동작 S315에서, 제1 개구(25)는 제2 유전체층(30)으로 채워지고, 동작 S320에서, 제2 유전체층(30) 내에서 제1 도전층(15)을 노출시키는 제2 개구(35)가 형성된다(도 2 참조). 제2 개구(35)의 폭은 제1 개구(25)의 폭보다 작다. 동작 S325에서, 제2 개구(35) 내에 제2 도전층(40)이 형성된다(도 3 참조). 동작 S330에서, 제2 도전층(40) 위에 상 변화 물질층(45)이 형성된다. 이어서, 동작 S335에서, 상 변화 물질층(45) 위에 선택기층(55)이 형성되고, 동작 S340에서, 선택기층(55) 위에 제3 도전층(50)이 형성된다(도 7b와 도 8b 참조).
일부 실시예들에서, 방법(300)은 상 변화 물질층(45)을 형성하는 동작 S330 전에, 동작 S345에서, 제2 도전층(40)을 리세스 에칭하는 것을 포함한다. 일부 실시예들에서, 방법(300)은 제2 도전층(40)을 형성하는 동작 S325 전에, 제1 도전층(15) 및 제2 유전체층(30) 위에 라이너층(65)을 형성하는 동작 S350을 포함한다. 일부 실시예들에서, 방법(300)은 상 변화 물질층(45)을 형성하는 동작 S330 전에, 제2 도전층(40)을 평탄화하는 동작 S355를 포함한다. 일부 실시예들에서, 방법(300)은 동작 S320의 제2 유전체층(30) 내에 제2 개구(35)를 형성하는 동안 제1 도전층(15)을 노출시키기 위해 제2 유전체층(30)을 이방성 에칭하는 동작 S360을 포함한다. 일부 실시예들에서, 동작 S310의 제1 유전체층(20) 내에 제1 개구(25)를 형성하는 것은, 제1 유전체층(20) 위에 포토레지스트층을 형성하는 동작 S365, 제1 유전체층(20)의 일부분을 노출시키기 위한 개구를 포토레지스트층 내에 형성하도록 포토레지스트층을 패터닝하는 동작 S370, 및 제1 도전층(15)을 노출시키도록 포토레지스트층 내의 개구를 통해 제1 유전체층(20)을 에칭하는 동작 S375을 포함한다. 일부 실시예들에서, 방법(300)은 동작 S335에서 선택기층(55)을 형성하기 전에, 상 변화 물질층(45) 위에 제4 도전층(60)을 형성하는 동작 S380을 포함한다.
도 15는 본 발명개시의 실시예들에 따른 방법(400)을 나타내는 흐름도이다. 동작 S405에서, 제1 유전체층(20)이 제1 도전층(15) 위에 형성된다. 동작 S410에서, 제1 도전층(15)을 노출시키는 제1 개구(25)가 제1 유전체층(20) 내에 형성된다. 동작 S415에서, 제1 개구(25)는 제2 유전체층(30)으로 채워지고, 동작 S420에서, 제2 유전체층(30) 내에서 제1 도전층(15)을 노출시키는 제2 개구(35)가 형성된다. 제2 개구(35)의 폭은 제1 개구(25)의 폭보다 작다. 동작 S425에서, 제2 개구(35) 내에 제2 도전층(40)이 형성된다. 그런 후, 동작 S430에서, 제2 도전층(40) 위에 그리고 제2 유전체층(30)의 윗면 위에 상 변화 물질층(45)이 형성된다(도 5a 참조). 동작 S435에서, 선택기층(55) 위에 제3 도전층(50)이 형성된다. 제3 도전층(50)은 제2 유전체층(30)으로부터 이격되어 있으며, 상 변화 물질층(45)은 제2 유전체층(30)의 윗면과 제3 도전층(50) 사이에 있다(도 5a 참조).
일부 실시예들에서, 방법(400)은 제3 도전층을 형성하는 동작 S435 전에, 상 변화 물질층(45) 위에 선택기층(55)을 형성하는 동작 S440을 포함한다(도 7b 참조). 일부 실시예들에서, 방법(400)은 상 변화 물질층(45)을 형성하는 동작 S430 전에, 제2 도전층(40)을 리세스 에칭하는 동작 S445를 포함한다. 일부 실시예들에서, 방법(400)은 제2 도전층(40)을 형성하는 동작 S425 전에, 제1 도전층(15) 위에 그리고 제2 유전체층(30) 위에 라이너층(65)을 형성하는 동작 S450을 포함한다. 일부 실시예들에서, 방법(400)은 상 변화 물질층(45)을 형성하는 동작 S430 전에, 제2 도전층(40)을 평탄화하는 동작 S455를 포함한다. 일부 실시예들에서, 제2 유전체층(30) 내에서 제2 개구(35)를 형성하는 동작 S420은 제1 도전층(15)을 노출시키기 위해 제2 유전체층(30)을 이방성 에칭하는 동작 S460을 포함한다.
일부 실시예들에서, 제1 유전체층(20) 내에 제1 도전층(15)을 노출시키는 제1 개구(25)를 형성하는 동작 S410은, 제1 유전체층(20) 위에 포토레지스트층을 형성하는 동작 S465, 제1 유전체층(20)의 일부분을 노출시키기 위한 개구를 포토레지스트층 내에 형성하도록 포토레지스트층을 패터닝하는 동작 S470, 및 제1 도전층(15)을 노출시키도록 포토레지스트층 내의 개구를 통해 제1 유전체층(20)을 에칭하는 동작 S475을 포함한다. 일부 실시예들에서, 방법(400)은 선택기층(55)을 형성하는 동작 S440 전에, 상 변화 물질층(45) 위에 제4 도전층(60)을 형성하는 동작 S480을 포함한다(도 9b와 도 10b 참조). 일부 실시예들에서, 상 변화 물질층(45), 제4 도전층(60), 선택기층(55), 및 제3 도전층(50)이 제2 유전체층(30) 위에 형성되고, 그런 후, 상 변화 물질층(45), 제4 도전층(60), 선택기층(55), 및 제3 도전층(50)의 일부분이 제거된다(도 9b와 도 10b 참조). 일부 실시예들에서, 상 변화 물질층(45), 제4 도전층(60), 선택기층(55), 및 제3 도전층(50)의 일부분이 포토리소그래픽 패터닝 및 에칭 동작들을 사용하여 제거된다.
도 16은 본 발명개시의 실시예들에 따른 방법(500)을 나타내는 흐름도이다. 동작 S505에서, 내부에 개구(25)를 갖는 유전체층(20)이 도전층(15) 위에 형성된다. 동작 S510에서, 유전체층(20) 위에 측벽 스페이서(30)가 형성된다. 그런 후, 동작 S515에서, 도전층(15) 및 측벽 스페이서(30) 위에 하부 전극층(40)이 형성된다. 이어서, 동작 S520에서, 하부 전극층(40) 위에, 그리고 측벽 스페이서(30)와 유전체층(20)의 윗면 위에 상 변화 물질층(45)이 형성된다. 그런 후, 동작 S525에서, 상 변화 물질층(45) 위에 선택기층(55)이 형성된다. 선택기층(55)은 측벽 스페이서(30)로부터 이격되어 있고, 상 변화 물질층(45)은 선택기층(55)과 측벽 스페이서(30) 사이에 있다(도 7b 참조). 동작 S530에서, 상 변화 물질층(45) 위에 상부 전극층(50)이 형성된다.
일부 실시예들에서, 방법(500)은 선택기층(55)을 형성하는 동작 S525 전에, 상 변화 물질층(45) 위에 중간 전극층(60)을 형성하는 동작 S535을 포함한다. 일부 실시예들에서, 방법(500)은 상 변화 물질층(45)을 형성하는 동작 S520 전에, 하부 전극층(40)을 리세스 에칭하는 동작 S540을 포함한다. 일부 실시예들에서, 방법(500)은 하부 전극층(40)을 형성하는 동작 S515 전에, 도전층(15) 위에 그리고 측벽 스페이서들(30) 사이에 라이너층(65)을 형성하는 동작 S545를 포함한다. 일부 실시예들에서, 방법(500)은 상 변화 물질층(45)을 형성하는 동작 S520 전에, 하부 전극층(40)을 평탄화하는 동작 S550을 포함한다. 일부 실시예들에서, 측벽 스페이서(30)를 형성하는 동작 S510은, 도전층(15)과 유전체층(20) 위에 절연 물질층을 컨포멀하게 퇴적시키고, 도전층(15)을 노출시키도록 절연 물질층을 이방성 에칭하는 동작 S555을 포함한다. 일부 실시예들에서, 방법(500)은 상부 전극층(50)을 형성하는 동작 S530 전에, 상 변화 물질층(45)을 평탄화하는 동작 S560을 포함한다(도 5b 참조).
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들 또는 예시들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들 또는 예시들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 방법에 있어서,
도전층 위에 유전체층을 형성하는 단계;
상기 유전체층 내의 개구 내에 측벽 스페이서를 형성하는 단계 - 상기 개구는 상기 도전층의 일부분을 노출시킴 -;
상기 도전층과 상기 측벽 스페이서 위에 하부 전극층을 형성하는 단계;
상기 하부 전극층 위에 상 변화(phase change) 물질층을 형성하는 단계; 및
상기 상 변화 물질층 위에 상부 전극층을 형성하는 단계
를 포함하는 방법.
실시예 2. 실시예 1에 있어서, 상기 상 변화 물질층을 형성하기 전에, 상기 하부 전극층을 리세스 에칭하는 단계를 더 포함하는 방법.
실시예 3. 실시예 1에 있어서, 상기 하부 전극층을 형성하기 전에, 상기 도전층 및 상기 측벽 스페이서 위에 라이너층을 형성하는 단계를 더 포함하는 방법.
실시예 4. 실시예 1에 있어서, 상기 상 변화 물질층을 형성하기 전에, 상기 하부 전극층을 평탄화하는 단계를 더 포함하는 방법.
실시예 5. 실시예 1에 있어서, 상기 측벽 스페이서를 형성하는 단계는,
상기 도전층 및 상기 유전체층 위에 절연 물질층을 컨포멀하게(conformally) 퇴적시키는 단계; 및
상기 도전층을 노출시키도록 상기 절연 물질층을 이방성 에칭하는 단계를 포함한 것인 방법.
실시예 6. 실시예 1에 있어서, 상기 상부 전극층을 형성하기 전에, 상기 상 변화 물질층을 평탄화하는 단계를 더 포함하는 방법.
실시예 7. 방법에 있어서,
제1 도전층 위에 제1 유전체층을 형성하는 단계;
상기 제1 유전체층 내에 상기 제1 도전층을 노출시키는 제1 개구를 형성하는 단계;
상기 제1 개구를 제2 유전체층으로 채우는 단계;
상기 제2 유전체층 내에 상기 제1 도전층을 노출시키는 제2 개구를 형성하는 단계 - 상기 제2 개구의 폭은 상기 제1 개구의 폭보다 작음 -;
상기 제2 개구 내에 제2 도전층을 형성하는 단계;
상기 제2 도전층 위에 상 변화 물질층을 형성하는 단계;
상기 상 변화 물질층 위에 선택기층을 형성하는 단계; 및
상기 선택기층 위에 제3 도전층을 형성하는 단계를 포함하는 방법.
실시예 8. 실시예 7에 있어서, 상기 상 변화 물질층을 형성하기 전에, 상기 제2 도전층을 리세스 에칭하는 단계를 더 포함하는 방법.
실시예 9. 실시예 7에 있어서, 상기 제2 도전층을 형성하기 전에, 상기 제1 도전층 및 상기 제2 유전체층 위에 라이너층을 형성하는 단계를 더 포함하는 방법.
실시예 10. 실시예 7에 있어서, 상기 상 변화 물질층을 형성하기 전에, 상기 제2 도전층을 평탄화하는 단계를 더 포함하는 방법.
실시예 11. 실시예 7에 있어서, 상기 제2 유전체층 내에 제2 개구를 형성하는 단계는 상기 제1 도전층을 노출시키기 위해 상기 제2 유전체층을 이방성 에칭하는 단계를 포함한 것인 방법.
실시예 12. 실시예 7에 있어서, 상기 제1 유전체층 내에 상기 제1 도전층을 노출시키는 제1 개구를 형성하는 단계는,
상기 제1 유전체층 위에 포토레지스트층을 형성하는 단계;
상기 제1 유전체층의 일부분을 노출시키기 위한 개구를 상기 포토레지스트층 내에 형성하도록 상기 포토레지스트층을 패터닝하는 단계; 및
상기 제1 도전층을 노출시키기 위해 상기 포토레지스트층 내의 상기 개구를 통해 상기 제1 유전체층을 에칭하는 단계를 포함한 것인 방법.
실시예 13. 실시예 7에 있어서, 상기 선택기층을 형성하기 전에, 상기 상 변화 물질층 위에 제4 도전층을 형성하는 단계를 더 포함하는 방법.
실시예 14. 상 변화 랜덤 액세스 메모리 디바이스에 있어서,
도전층 위에 배치된 유전체층 - 상기 유전체층 내에는 트렌치가 형성되어 있음 -;
상기 트렌치 내에서 상기 유전체층의 측벽 상에 배치된 측벽 스페이서;
상기 도전층 및 상기 측벽 스페이서 위에 배치된 하부 전극층;
상기 하부 전극층 위에 배치된 상 변화 물질층; 및
상기 상 변화 물질층 위에 배치된 상부 전극층을 포함하는 상 변화 랜덤 액세스 메모리 디바이스.
실시예 15. 실시예 14에 있어서, 상기 하부 전극층은 단면이 실질적으로 사다리꼴 형상인 것인 상 변화 랜덤 액세스 메모리 디바이스.
실시예 16. 실시예 14에 있어서, 상기 상 변화 물질층은 상기 측벽 스페이서 위에 형성된 것인 상 변화 랜덤 액세스 메모리 디바이스.
실시예 17. 실시예 14에 있어서, 상기 상 변화 물질층의 윗면은 상기 측벽 스페이서의 윗면과 동일 평면을 이루는 것인 상 변화 랜덤 액세스 메모리 디바이스.
실시예 18. 실시예 14에 있어서, 상기 하부 전극층과, 상기 도전층 및 상기 측벽 스페이서 사이에 배치된 라이너층을 더 포함하는 상 변화 랜덤 액세스 메모리 디바이스.
실시예 19. 실시예 14에 있어서, 상기 상부 전극층은 상기 측벽 스페이서의 윗면과 직접 접촉해 있는 것인 상 변화 랜덤 액세스 메모리 디바이스.
실시예 20. 실시예 14에 있어서, 상기 상 변화 물질층은 Ga-Sb, In-Sb, In-Se, Sb-Te, Ge-Te, 및 Ge-Sb의 이원 체계; Ge-Sb-Te, In-Sb-Te, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, 및 Ga-Sb-Te의 삼원 체계; Ag-In-Sb-Te, Ge-Sn-Sb-Te, Ge-Sb-Se-Te, Te-Ge-Sb-S, Ge-Sb-Te-O, 및 Ge-Sb-Te-N의 사원 체계; 주기율표의 Ⅵ족으로부터의 하나 이상의 원소, Ge-Sb-Te 합금, Ge2Sb2Te5, 텅스텐 산화물, 니켈 산화물, 구리 산화물, 또는 이들의 조합을 함유한 칼코게나이드 합금의 하나 이상의 층을 포함한 것인 상 변화 랜덤 액세스 메모리 디바이스.

Claims (10)

  1. 방법에 있어서,
    도전층 위에 유전체층을 형성하는 단계;
    상기 유전체층 내의 개구 내에 측벽 스페이서를 형성하는 단계 - 상기 개구는 상기 도전층의 일부분을 노출시킴 -;
    상기 도전층과 상기 측벽 스페이서 위에 하부 전극층을 형성하는 단계;
    상기 하부 전극층 위에 상 변화(phase change) 물질층을 형성하는 단계; 및
    상기 상 변화 물질층 위에 상부 전극층을 형성하는 단계
    를 포함하는 방법.
  2. 방법에 있어서,
    제1 도전층 위에 제1 유전체층을 형성하는 단계;
    상기 제1 유전체층 내에 상기 제1 도전층을 노출시키는 제1 개구를 형성하는 단계;
    상기 제1 개구를 제2 유전체층으로 채우는 단계;
    상기 제2 유전체층 내에 상기 제1 도전층을 노출시키는 제2 개구를 형성하는 단계 - 상기 제2 개구의 폭은 상기 제1 개구의 폭보다 작음 -;
    상기 제2 개구 내에 제2 도전층을 형성하는 단계;
    상기 제2 도전층 위에 상 변화 물질층을 형성하는 단계;
    상기 상 변화 물질층 위에 선택기층을 형성하는 단계; 및
    상기 선택기층 위에 제3 도전층을 형성하는 단계
    를 포함하는 방법.
  3. 제2항에 있어서,
    상기 제1 유전체층 내에 상기 제1 도전층을 노출시키는 제1 개구를 형성하는 단계는,
    상기 제1 유전체층 위에 포토레지스트층을 형성하는 단계;
    상기 제1 유전체층의 일부분을 노출시키기 위한 개구를 상기 포토레지스트층 내에 형성하도록 상기 포토레지스트층을 패터닝하는 단계; 및
    상기 제1 도전층을 노출시키기 위해 상기 포토레지스트층 내의 상기 개구를 통해 상기 제1 유전체층을 에칭하는 단계
    를 포함한 것인 방법.
  4. 상 변화 랜덤 액세스 메모리 디바이스에 있어서,
    도전층 위에 배치된 유전체층 - 상기 유전체층 내에는 트렌치가 형성되어 있음 -;
    상기 트렌치 내에서 상기 유전체층의 측벽 상에 배치된 측벽 스페이서;
    상기 도전층 및 상기 측벽 스페이서 위에 배치된 하부 전극층;
    상기 하부 전극층 위에 배치된 상 변화 물질층; 및
    상기 상 변화 물질층 위에 배치된 상부 전극층
    을 포함하는 상 변화 랜덤 액세스 메모리 디바이스.
  5. 제4항에 있어서,
    상기 하부 전극층은 단면이 사다리꼴 형상인 것인 상 변화 랜덤 액세스 메모리 디바이스.
  6. 제4항에 있어서,
    상기 상 변화 물질층은 상기 측벽 스페이서 위에 형성된 것인 상 변화 랜덤 액세스 메모리 디바이스.
  7. 제4항에 있어서,
    상기 상 변화 물질층의 윗면은 상기 측벽 스페이서의 윗면과 동일 평면을 이루는 것인 상 변화 랜덤 액세스 메모리 디바이스.
  8. 제4항에 있어서,
    상기 하부 전극층과, 상기 도전층 및 상기 측벽 스페이서 사이에 배치된 라이너층
    을 더 포함하는 상 변화 랜덤 액세스 메모리 디바이스.
  9. 제4항에 있어서,
    상기 상부 전극층은 상기 측벽 스페이서의 윗면과 직접 접촉해 있는 것인 상 변화 랜덤 액세스 메모리 디바이스.
  10. 제4항에 있어서,
    상기 상 변화 물질층은, Ga-Sb, In-Sb, In-Se, Sb-Te, Ge-Te, 및 Ge-Sb의 이원 체계; Ge-Sb-Te, In-Sb-Te, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, 및 Ga-Sb-Te의 삼원 체계; Ag-In-Sb-Te, Ge-Sn-Sb-Te, Ge-Sb-Se-Te, Te-Ge-Sb-S, Ge-Sb-Te-O, 및 Ge-Sb-Te-N의 사원 체계; 주기율표의 Ⅵ족으로부터의 하나 이상의 원소, Ge-Sb-Te 합금, Ge2Sb2Te5, 텅스텐 산화물, 니켈 산화물, 구리 산화물, 또는 이들의 조합을 함유한 칼코게나이드 합금의 하나 이상의 층을 포함한 것인 상 변화 랜덤 액세스 메모리 디바이스.
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