KR20120012094A - 상변화 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 상변화 메모리 소자의 제조 방법은, 반도체 기판 상에 복수의 스위칭 소자를 형성하는 단계; 상기 복수의 스위칭 소자가 형성된 상기 반도체 기판 상에 복수의 물질 및 금속 물질을 순차적으로 적층시킨 다음, 패터닝하여 서로 다른 단차 또는 형태를 가지는 복수의 절연 패턴이 적층되어 있는 다층 구조의 층간 절연막을 형성하는 단계; 상기 다층 구조의 층간 절연막의 측벽과 상기 스위칭 소자의 상부면에 가열 전극을 형성하는 단계; 상기 가열 전극 사이를 채우도록 상변화 물질막을 형성하는 단계; 및 상기 상변화 물질막 상부가 형성된 기판 전면에 비트 라인을 형성하는 단계를 포함한다.
Description
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로서, 보다 구체적으로 층간 절연막을 포함하는 상변화 메모리 소자 및 그 제조 방법에 관한 것이다.
상변화 메모리(Phase-Change Random Access Memory; PCRAM) 소자는 히터로 작용하는 가열 전극을 통해 상변화 물질에 줄 열(Jule heating)을 가하여 상변화 물질의 상변화를 일으킨다. 그리고, 상변화 물질의 결정질 상태와 비정질 상태 간의 전기 저항 차이를 이용하여 데이터를 기록/소거한다.
이처럼, 상변화 메모리 소자는 가열 전극을 통해 상변화 물질에 열을 전달하거나 가해준 열을 외부로 방출시킬 수 있는데, 구동 속도를 높이기 위해서는 열을 방출하는 속도를 높여야 된다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 상변화 메모리 소자의 구동 속도를 개선하기 위한 상변화 메모리 소자 및 그 제조 방법을 제공한다.
본 발명의 일실시 예에 따른 상변화 메모리 소자의 제조 방법은, 반도체 기판 상에 복수의 스위칭 소자를 형성하는 단계; 상기 복수의 스위칭 소자가 형성된 상기 반도체 기판 상에 복수의 물질 및 금속 물질을 순차적으로 적층시킨 다음, 패터닝하여 서로 다른 단차 또는 형태를 가지는 복수의 절연 패턴이 적층되어 있는 다층 구조의 층간 절연막을 형성하는 단계; 상기 다층 구조의 층간 절연막의 측벽과 상기 스위칭 소자의 상부면에 가열 전극을 형성하는 단계; 상기 가열 전극 사이를 채우도록 상변화 물질막을 형성하는 단계; 및 상기 상변화 물질막 상부가 형성된 기판 전면에 비트 라인을 형성하는 단계를 포함한다.
본 발명의 일 실시 예에 따른 상변화 메모리 소자는, 반도체 기판 상에 형성된 복수의 스위칭 소자; 상기 스위칭 소자가 형성된 상기 반도체 기판 상에 형성된 서로 다른 단차 또는 형태를 가지는 다층 구조의 층간 절연막; 상기 층간 절연막의 측벽과 상기 스위칭 소자의 상부면에 형성된 가열 전극; 상기 가열 전극 사이를 매우도록 형성된 상변화 물질막; 및 상기 상변화 물질막 상부가 형성된 기판 전면에 형성된 비트 라인을 포함한다.
본 발명에 따른 상변화 메모리 소자 및 그 제조 방법은, 서로 다른 단차 또는 형태를 가지는 복층 구조의 층간 절연막을 구비하여, 상변화 메모리 소자의 구동 속도를 개선하는데 효과가 있다.
도1 내지 도8는 본 발명의 일실시 예에 따른 상변화 메모리 소자의 제조 방법을 순차적으로 나타내는 단면도들, 및
도9는 본 발명의 다른 실시 예에 따른 상변화 메모리 소자의 제2 층간 절연막을 형성하는 제조 방법을 나타내는 단면도이다.
도9는 본 발명의 다른 실시 예에 따른 상변화 메모리 소자의 제2 층간 절연막을 형성하는 제조 방법을 나타내는 단면도이다.
도1 내지 도8은 본 발명의 일 실시예에 따른 상변화 메모리 소자의 제조방법을 나타내는 단면도들이다.
도1을 참조하면, 반도체 기판(100)의 소정 부분에 소자 분리막(105)을 공지의 방식으로 형성하여, 액티브 영역을 한정한다. 각각의 액티브 영역에 불순물을 소정 깊이로 주입하여, 접합 영역 형태의 워드 라인(110, 이하 접합 워드 라인)을 형성한다.
접합 워드 라인(110)이 형성된 반도체 기판(100) 상부에 제1 층간 물질을 증착시킨 다음, 워드 라인(110)의 소정 부분이 노출될 수 있도록 제1 층간 절연막(115)을 식각하여, 다이오드 콘택홀(도시되지 않음)을 형성한다.
이때, 상기 다이오드 콘택홀이 형성되는 위치는 워드 라인(110)과 이후 형성될 비트 라인의 교차점 부근일 수 있다. 상기 다이오드 콘택홀 내부에 공지의 방식으로 스위칭 소자로서 다이오드(120)를 형성한다. 본 실시 예의 다이오드(120)는 예를 들어, PN 다이오드 형태를 가질 수 있다.
이러한, PN 다이오드(120)는 상기 다이오드 콘택홀 내부에 n형의 SEG(selective epitaxial growth)층을 형성하는 단계, 및 상기 n형의 SEG층 상부에 p형의 불순물을 주입하는 단계로 형성될 수 있다.
또한, 접합 영역 형태의 접합 워드 라인(110)의 저항을 고려하여 상기 다이오드(120)와 접합 워드 라인(110) 사이에 금속 워드 라인(도시되지 않음)이 개재되는 경우, 상기 다이오드(120)는 폴리 실리콘막으로 형성되는 쇼트키 다이오드로 구성될 수 있다.
다이오드(120)가 형성된 반도체 기판(100) 결과물 상부에 전이 금속막(도시되지 않음)을 증착하고, 반도체 기판 결과물을 열처리하여, 다이오드(120) 상부에 선택적으로 오믹 콘택층(125)을 형성한다. 이어서, 잔류하는 상기 전이 금속막을 제거한다.
도2 및 도3을 참조하면, 오믹 콘택층(125)이 형성된 반도체 기판(100) 결과물 상부에 식각 특성이 다른 복수의 물질층들(130a)을 순차적으로 증착시킨 뒤, 패터닝하여 오믹 콘택층(125)을 노출시키는 가열 전극 콘택홀들(121, 122) 가지는 다층 구조의 층간 절연 패턴(130b)을 형성한다.
보다 구체적으로, 오믹 콘택층(125)이 형성된 반도체 기판(100) 결과물 상부에 제1 내지 5 물질층들(131a, 132a, 133a, 134a, 135a)을 순차적으로 증착시킨다. 그 다음, CF4 용액 또는 CHF3 용액을 이용한 습식 식각 또는 건식 식각 중 어느 하나의 식각 방식을 적용한 제1 식각 공정을 통해 오믹 콘택층(125)의 상부면을 노출시키는 가열 전극 콘택홀들(121, 122)을 가지는 다층 구조의 층간 절연 패턴(130b)을 형성한다.
이때, 도2의 제1 및 제5 물질층들(131a, 135a)은 도3의 제2 층간 절연 패턴(130b)의 최하부면에 형성된 제1 절연 패턴(131b)과 최상부면에 형성된 제5 절연패턴을 형성하기 위한 물질로, 실리콘 나이트라이드막(Silicon Nitride)을 이용할 수 있다.
도2의 제2 및 제4 물질층들(132a, 134a)은 도3의 제1 및 제5 절연 패턴(131b, 135b) 사이에 형성된 제2 절연 패턴 및 제4 절연 패턴(132b, 134b)를 형성하기 위한 물질로, 실리콘 옥사이드막(Silicon Oxide) 또는 실리콘 옥사이나이트라이드(Silicon Oxynitride)을 이용할 수 있다.
도2의 제3 물질층들(133a)은 도3의 제2 절연 패턴 및 제4 절연 패턴(132b, 134b) 사이에 형성된 제3 절연 패턴(133b)를 형성하기 위한 물질로, 추후에 형성된 가열 전극(도5의 140)의 열전도성을 높일 수 있도록 W, Ti, Mo, Ta 또는 Pt와 같은 금속막, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN 및 TaAlN과 같은 금속 질화막, TiSi 또는 TaSi와 같은 실리사이드막, TiW과 같은 합금막, 및 TiON, TiAlON, WON, TaON, IrO2과 같은 금속 산(질)화막 중 적어도 하나의 물질을 이용할 수 있다.
반면에, 본 발명은 서로 다른 성분의 물질층들을 교대로 증착시켜 서로 다른 단차 및 형태를 가지도록 하기 위한 것으로, 제1 내지 제5 물질층들(131a, 132a, 133a, 134a, 135a)의 위치는, 도2 및 제3에 도시된 실시 예와 같이 한정되는 것이 아니라, 경우에 따라 변경될 수 있다.
도4를 참조하면, 복층 구조의 층간 절연 패턴(130b)이 형성된 반도체 기판(100) 결과물 상에 제2 식각 공정을 진행하여 서로 다른 단차를 가지는 복층 구조의 제2 층간 절연막(130)을 형성할 수 있다.
보다 구체적으로, 제2 층간 절연 패턴(130b)이 형성된 반도체 기판(100) 결과물 상에 불산(Hydroflouric Aid: HF) 용액, 버퍼산화 식각액(Buffered Oxide Etch: BOE) 및 이산화규소(SiO2)와 질화규소(SiN2)의 혼합액 중 어느 하나의 식각 물질을 이용한 습식 식각 또는 건식 식각 중 어느 하나의 식각 공정을 적용한 제2 식각 공정을 진행하여 제2 및 제4 절연막(132, 134)의 일부를 제거하여, 제2 및 제4 절연막(132, 134)의 장측 길이가 제 1 절연막(131), 제3 절연막(133) 및 제5 절연막(135)의 장측 길이보다 짧도록 형성할 수 있다. 이때, 제2 및 제4 절연막(132, 134)은 일예로, 다른 절연막과 다른 길이로 식각될 수 있도록 실리콘 옥사이드막(Silicon Oxide)를 이용할 수 있다.
그러나, 본 발명의 제2 층간 절연막(130)은, 도4와 같이 각 층의 층간 절연 패턴이 서로 다른 길이를 가지도록 형성되는 것에 한정되는 것이 아니라, 도9와 같이, 각 층의 층간 절연 패턴이 서로 다른 형태를 가지는 복층 구조의 제2 층간 절연막(130)을 형성할 수 있다. 도9의 제2 층간 절연막(130)은, 도4의 제2 층간 절연막(130)과 마찬가지로, 제2 층간 절연 패턴(130b)이 형성된 반도체 기판(100) 결과물 상에 불산(Hydroflouric Aid: HF) 용액, 버퍼산화 식각액(Buffered Oxide Etch: BOE) 및 이산화규소(SiO2)와 질화규소(SiN2)의 혼합액 중 어느 하나의 식각 물질을 이용한 습식 식각 또는 건식 식각 중 어느 하나의 식각 공정을 적용한 제2 식각 공정을 진행하여 제2 및 제4 절연막(132, 134)의 측면이 굴곡을 가지도록 형성할 수 있다. 이때, 제2 및 제4 절연막(132, 134)은 상기와 같이 굴곡 형태를 가질 수 있도록 실리콘 옥사이나이트라이드(Silicon Oxynitride)을 이용할 수 있다.
이처럼, 본 발명은 서로 다른 단차 또는 형태를 가지는 복층 구조의 제2 층간 절연막(130)을 형성함으로써, 후추의 형성될 가열 전극과의 접촉 면적을 증가시킬 수 있다. 즉, 본 발명은 가열 전극의 표면적을 증가시킴에 따라 열의 이동 속도를 증가시킬 수 있고, 그에 의해 소자의 구동 속도를 높일 수 있다.
도5를 참조하면, 상기 복층 구조의 제2 층간 절연막(130)이 형성된 반도체 기판의 가열 전극 콘택홀(121, 122) 내부에 도전물, 예를 들어, W, Ti, Mo, Ta 또는 Pt와 같은 금속막, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN 및 TaAlN과 같은 금속 질화막, TiSi 또는 TaSi와 같은 실리사이드막, TiW과 같은 합금막, 및 TiON, TiAlON, WON, TaON, IrO2과 같은 금속 산(질)화막 중 적어도 하나의 물질을 충진시킨다.
이어서, 가열 전극 콘택홀(121, 122) 내에 충진된 도전물을 에치백하여, 상기 제2 층간 절연막(130)의 측벽 및 상기 제1 가열 전극 콘택홀(142)의 바닥부에 잔류시킴으로써, 가열 전극(140)를 형성한다.
이때, 가열 전극(140)을 형성하기 위한 도전물을 화학 기상 증착 방법(Chemical Vapor Deposition) 또는 사염화티탄(TiCl4)을 이용한 증착 방법을 이용함으로써, 상기 가열 전극(140)이 서로 다른 단차 또는 형태를 가지는 제2 층간 절연막(130)의 측벽에서 성장이 잘되도록 한다.
도 6을 참조하면, 상기 가열 전극(140)의 측벽에 스페이서(145)를 형성한다.
먼저, 가열 전극(140)이 노출된 반도체 기판(100) 전면에 스페이서 절연막(도시되지 않음)을 형성한 다음, 식각 및 에치백 공정을 통해 스페이서(145)을 형성한다. 본 발명에서의 스페이서(145)는 제1 가열 전극 콘택홀(142)의 크기를 최소화시키기 위한 것으로, 일예로, 질화막 또는 산화막 중 적어도 어느 하나의 막으로 형성한다.
도 7을 참조하면, 가열 전극(140) 및 스페이서(145)로 둘러쌓인 가열 전극 콘택홀(121, 122) 내부에 상변화 물질막(150)을 매립한다. 이러한, 상변화 물질막(150)은 스페이서(145)에 의해 가열 전극(140)와의 접촉 면적을 줄일 수 있다.
보다 구체적으로, 스페이서(145)가 형성된 반도체 기판(100) 전면에 화학 증착 방법(Chemical Vapor Deposition: CVD) 또는 원자층 증착 방법(Atomic Layer Deposition: ALD) 중 어느 하나의 증착 방식을 이용하여 상변화 물질막(미도시)을 성장시킨 뒤, 소정의 두께가 되도록 CMP(Chemical Mechanical Polishing) 공정 및/또는 블랭킷 식각(blanket etching)을 수행하여 상변화 물질막(150)을 형성한다.
도 8을 참조하면, 상기의 상변화 물질막(150)이 형성된 결과물 상에 공지의 기술로 도전층(도시하지 않음)을 증착하여 상기 접합 워드 라인(110)과 교차하는 방향으로 패터닝하여 상부전극(160)을 형성한다.
이때, 상부전극(160)은 상기 상변화 물질막(150)과 전기적으로 연결되도록 일예로, 티타늄막(Ti) 또는 티타늄 질화막(TiN)으로 형성되는 것이 바람직하다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 기판 110: 접합 워드 라인
120: 다이오드 125: 오믹 컨택층
130 제2 층간 절연막
140: 가열 전극 145: 스페이서
150: 상변화 물질막 160: 비트 라인
120: 다이오드 125: 오믹 컨택층
130 제2 층간 절연막
140: 가열 전극 145: 스페이서
150: 상변화 물질막 160: 비트 라인
Claims (14)
- 반도체 기판 상에 복수의 스위칭 소자를 형성하는 단계;
상기 복수의 스위칭 소자가 형성된 상기 반도체 기판 상에 식각 특성이 다른 복수개의 물질막들을 순차적으로 적층시킨 다음, 패터닝하여 서로 다른 단차 또는 형태를 가지는 복수의 절연 패턴이 적층되어 있는 다층 구조의 층간 절연막을 형성하는 단계;
상기 다층 구조의 층간 절연막의 측벽과 상기 스위칭 소자의 상부면에 가열 전극을 형성하는 단계;
상기 가열 전극 사이를 채우도록 상변화 물질막을 형성하는 단계; 및
상기 상변화 물질막 상부가 형성된 기판 전면에 비트 라인을 형성하는 단계를 포함하는 상변화 메모리 소자의 제조방법. - 제1 항에 있어서,
상기 다층 구조의 층간 절연막을 형성하는 단계는,
상기 복수의 스위칭 소자가 형성된 반도체 기판 상에 서로 다른 성질을 가지는 상기 복수의 물질층들을 교대로 반복하여 증착시키는 단계;
상기 복수의 물질층들에 제1 식각 공정을 진행하여 상기 복수의 스위칭 소자들을 노출시키는 가열 전극 콘택홀을 가진 복수의 층간 절연 패턴을 형성하는 단계;
제2 식각 공정을 진행하여 상기 복수의 층간 절연 패턴들이 서로 다른 단차 또는 형태를 가지도록 형성된 상기 다층의 층간 절연막을 형성하는 단계를 포함하는 상변화 메모리 소자의 제조방법. - 제2 항에 있어서,
상기 가열 전극을 형성하는 단계는, 화학 기상 증착 방법(CVD) 또는 사염화티타늄(TiCl4) 용액을 이용한 증착 방법을 이용하는 상변화 메모리 소자의 제조 방법. - 제3 항에 있어서,
상기 복수의 물질 중 어느 하나의 물질은, 텅스텐, 티타늄, 티타늄계 금속 물질인 상변화 메모리 소자의 제조 방법. - 제4 항에 있어서,
상기 복수의 물질 중 다른 하나의 물질은 실리콘 나이트라이드막(Silicon Nitride)인 상변화 메모리 소자의 제조방법. - 제5 항에 있어서,
상기 복수의 물질 중 또 다른 하나의 물질은 실리콘 옥사이드막(Silicon Oxide)인 상변화 메모리 소자의 제조방법. - 제5 항에 있어서,
상기 복수의 물질 중 또 다른 하나의 물질은, 실리콘 옥사이나이트라이드(Silicon Oxynitride)인 상변화 메모리 소자의 제조방법. - 제2 항에 있어서,
상기 제1 식각 공정 시에는, CF4 용액 또는 CHF3 용액의 식각 물질이 이용되는 상변화 메모리 소자의 제조 방법. - 제8 항에 있어서,
상기 제2 식각 공정 시에는, 불산(Hydroflouric Aid: HF) 용액, 버퍼산화 식각액(Buffered Oxide Etch: BOE) 및 이산화규소(SiO2)와 질화규소(SiN2)의 혼합액 중 어느 하나의 식각 물질이 이용되는 상변화 메모리 소자의 제조 방법. - 반도체 기판 상에 형성된 복수의 스위칭 소자;
상기 스위칭 소자가 형성된 상기 반도체 기판 상에 형성된 서로 다른 단차 또는 형태를 가지는 다층 구조의 층간 절연막;
상기 층간 절연막의 측벽과 상기 스위칭 소자의 상부면에 형성된 가열 전극;
상기 가열 전극 사이를 매우도록 형성된 상변화 물질막; 및
상기 상변화 물질막 상부가 형성된 기판 전면에 형성된 비트 라인을 포함하는 상변화 메모리 소자 - 제10 항에 있어서,
상기 층간 절연막은,
상기 층간 절연막의 최상부면 및 최상하면에 형성되는 제1 및 제5 층간 절연 패턴;
상기 제1 및 제5 층간 절연 패턴들 사이에 형성되는 제2 및 제4 층간 절연 패턴; 및
제2 및 제4 층간 절연 패턴 사이에 형성되는 제3 층간 절연 패턴을 포함하는 상변화 메모리 소자. - 제11 항에 있어서,
상기 제1, 제3 및 제5 층간 절연 패턴은 동일한 크기로 형성되는 상변화 메모리 소자. - 제12 항에 있어서,
상기 제2 및 제4 층간 절연 패턴의 장축 길이는, 상기 제1, 제3 및 제5 층간 절연 패턴의 장축 길이보다 작게 형성되는 상변화 메모리 소자. - 제11 항에 있어서,
상기 제2 및 제4 층간 절연 패턴의 측부 형태는, 상기 제1, 제3 및 제5 층간 절연 패턴의 측부 형태와 다르게 형성되는 상변화 메모리 소자.
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