JP2005525690A - ポアの位置を高くした相変化型メモリ - Google Patents

Abstract

ポアの位置を高くした相変化型メモリセル（１０）は、相変化型メモリコンポーネントの製造プロセスを半導体基板（１２）の他の部分と物理的に分離することにより相変化型メモリの製造を容易にする。本発明の実施の一態様として、半導体基板（１２）内にあるコンタクト（１６）は、絶縁体（２０）により充填されたカップ状導体（１８）と電気的に結合している。カップ状導体（１８）は高い位置に設けられたポアまで電流を導くが、絶縁体（２０）は熱的に電気的にポアを絶縁する役割を果たす。

Description

本発明は、一般的に、相変化材（phase-change materials）を使用するメモリに関する。

相変化材は少なくとも２つの異なる状態を呈することがある。それらの状態はアモルファス（非結晶）状態と結晶状態と呼ばれることがある。これらの状態間の転移は温度変化に応じて選択的に引き起こされる場合がある。アモルファス状態は一般的に結晶状態よりも電気抵抗率が高いために、これらの状態は区別が可能である。アモルファス状態はより無秩序な原子構造を有し、結晶状態はより規則正しく配列した原子構造を有する。一般的に、どのような相変化材も利用することができる。場合によっては、薄膜カルコゲニド（chalcogenide）合金材料が特に適することがある。

相変化は可逆的に引き起こされる場合がある。従って、メモリはアモルファス状態から結晶状態に変化し、またアモルファス状態に戻ることが可能であり、その逆の過程も起きる場合がある。要するに、各メモリセルは、高抵抗状態と低抵抗状態との間を可逆的に変化するプログラマブル抵抗器と考えることができる。

状況によっては、メモリセルは多数の状態を有することがある。このとき、各状態は電気抵抗によって区別できるので、多数の電気抵抗によって決まる状態が実現可能であり、それにより複数ビットのデータを単一セルに記憶することが可能となる。

様々な相変化合金が知られている。一般的に、カルコゲニド合金は、周期表ＶＩ族に属する１つ以上の元素を含みうる。特に適した一群の合金としてはＧｅＳｂＴｅ合金がある。

相変化材は、誘電材料を貫通する通路（passage）またはポア（pore：微細孔）の内側に形成される場合がある。相変化材は、通路のどちらか一方の端部においてコンタクト（contact）に結合されることがある。状態の転移は電流を流して相変化材を加熱することにより引き起こされることがある。

アクセスデバイスが、半導体集積回路基板内にその上に積層する相変化材を活性化するために設けられることがある。他の相変化型メモリコンポーネントも半導体基板内に一体化されることがある。集積回路配置構造（integrated topography）上にパターン形成することにより下地の集積回路配置構造に悪影響が及ぼされる場合がある。このため、以前に製作された集積回路配置構造に一切妨害を与えることのない仕方により、集積回路の他の部分の上に相変化型メモリを形成することが望ましいであろう。

相変化型メモリの別の問題として、各メモリセルからの熱損失が大きくなるほどデバイスをプログラミングするために印加されなければならない電流が大きくなるということがある。このため、加熱された相変化材からの熱損失量を減らすことが望ましいであろう。同様に、相変化材全体にわたって熱を均一に分布させることが望ましい。しかしながら、現在提案されている多くの技術によれば、デバイスの電気抵抗はプログラミング後に局所的に変動するという結果がもたらされることがある。またこのような電気抵抗の局所的変動の結果、相変化型プログラミング中に局所的な領域に応力が発生することもある。

セルサイズを可能な限り小さくして製造コストを減らすことが望ましいであろう。また、製造工程数を最大限減らして製造コストを減らすことも望ましい。

以上のことから、相変化型メモリとその製造技術を改良することが必要とされている。

図１に、本発明の実施の一態様として、高い位置に設けられたポア（elevated pore）を含みうる相変化型メモリ１０を示す。基板１２は、ベースコンタクト（base contact）１６を通る電流を制御するアクセストランジスタ（図示せず）を含む集積回路を含みうる。浅いトレンチ型絶縁構造１４は、基板１２内に形成された構造の他の部分からメモリセル１０を絶縁する。本発明の実施の一態様によれば、基板１２上にはライナー導体（liner conductor）１８が配設される。本発明の実施の一態様によれば、このライナー導体１８は、管状でカップ状の形をしており、充填用絶縁体２０で満たされる中空になった中央領域が設けられることがある。ライナー導体１８は、ベースコンタクト１６から、高い位置に設けられたポアに上向きに電流を流す。

高い位置に設けられたポアは、同じく管状でカップ状の抵抗または下部電極２２を含みうる。下部電極２２内側内部には、対向する１対のスペーサ２４と相変化層２８とによって画定されるポアが存在する。本発明の実施の一態様において、相変化層２８が管状でカップ状であってもよく、上部電極３０が詰められていてもよい。本発明の実施の一態様として、上部電極３０と相変化材２８とがパターン形成されていてもよい。

以下、図２（図２Ａ〜図２Ｉ）を参照して、図１に示された構造を形成するためのプロセスについて説明する。図２Ａにおいて、最初に、エッチストップ層（etch stop layer）２６と誘電層３２とを貫いてポア（微細孔）３４が形成される。エッチストップ層２６は、それを取り巻く様々な層と比較してよりエッチングされにくい性質を持つ素材でありうる。本発明の実施の一態様として、このエッチストップ層２６は、窒化珪素（silicon nitride）またはＳｉ₃Ｎ₄でありうる。

次に図２Ｂに示されているように、本発明の実施の一態様として、ライナー導体１８がポア３４の内側に積層されていてもよい。ライナー導体１８は、チタン、窒化チタン、タングステン、またはこれらの材料の組み合わせであってもよい。ライナー導体１８は、円筒形ポア３４の内側を覆い、充填材２０が詰められていてもよい。有利には、ライナー導体１８は、ポア３４の側壁を不断に密着して覆う。充填材２０は、熱的に及び電気的に絶縁性を有する。本発明の実施の一態様においては、この充填材２０は二酸化珪素でありうる。

次に図２Ｃの段階において、図２Ｂに示された構造が平坦化処理されていてもよい。本発明の実施の一態様において、平坦面Ｓを作り出すためにＣＭＰ（Chemical Mechanical Planarization：化学機械平坦化）工程が利用されることがある。平坦化処理の停止点をうまくコントロールするためにエッチストップ層２６を使用してもよい。

図２Ｄに示されているように、充填材２０はコントロールされた距離までエッチングされる。このようにして、開口部３６がコントロールされた深さまで形成される。本発明の実施の一態様において、充填材２０のエッチングとしてドライ絶縁体エッチング（dry insulator etch）を実施してもよい。その後、ライナー導体１８のエッチングを行ってもよい。実施の一態様として、このライナー導体１８が、最小限のオーバーエッチングにより等方性エッチングされていてもよい。実施の一態様として、ライナー導体１８は、充填材２０のエッチング後にウェットエッチング（wet etch）を使用してエッチングされることがある。

次に、図２Ｅに示されるように、本発明の実施の一態様として、抵抗または下部電極２２が積層されていてもよい。エッチストップ層２６の上面にある開口部３６は、下部電極２２で覆われていてもよい。そして、この下部電極２２は絶縁体４０で覆われていてもよい。下部電極２２によってライナー導体１８との電気的接続が提供されるため、基板１２内にあるベースコンタクト１６までの電気的接続が提供される。

その後、図２Ｅに示された構造に対してＣＭＰ等の平坦化プロセスが実行されて、図２Ｆに示された平坦化された構造が作り出される。そして、ライナー導体１８に対して溝切エッチング（recess etch）が施されて、Ｅで示された陥凹領域（recessed region）が形成される。実施の一態様として、この溝切エッチングは、短いウェットエッチング（short wet etch）であってもよい。

この後、ドライまたはウェット絶縁体エッチング等のエッチングプロセスを使用して絶縁体４０を取り除くことができ、その結果、図２Ｇに示されるように、Ｆで示されたポアが作り出されて下部電極２２が露出する。その後、図２Ｈに示されるように、側壁スペーサ２４が形成されてもよい。例えば、絶縁材を積層し、積層した絶縁材を異方性エッチングすることにより、側壁スペーサ２４を従来通りに形成してもよい。実施の一態様において、この側壁スペーサ２４は、窒化珪素または二酸化珪素でありうる。

次に、図２Ｉに示されるように、図２Ｈの構造は、相変化層２８と上部電極層３０とによって被覆されていてもよい。実施の一態様において、相変化層２８は、カップ状であり、その側面をスペーサ２４によって画定され、その底面を下部電極２２によって画定されるポア内を下向きに延びる。実施の一態様において、相変化材は、Ｇｅ₂Ｓｂ₂Ｔｅ₅でありうる。

上部電極２８は、複数の層から成るサンドウィッチ構造の場合がある。実施の一態様として、このサンドウィッチ構造は、底の方から順に、チタンと、窒化チタンと、アルミニウムとを含む。

このようにして、基板１２内のベースコンタクト１６からライナー導体１８を通って下部電極２２に至り、そして相変化層２８に至る電気的接続が構築される。最後に、実施の態様によっては、相変化層２８と上部電極３０とは、パターン形成されて、図１に示された構造が実現されることがある。

実施の態様によっては、基板１２よりも上にポアを持ち上げることによって相変化型メモリセルを標準的なＣＭＯＳ（complementary metal oxide semiconductor）工程に取り込むことが容易になる。特に、ポアを持ち上げることによって、基板１２内の集積回路配置構造にパターン形成することを避けることができる。その結果、フォトリソグラフィ工程を平坦化された表面上で行うことができる。

実施の態様によっては、熱効率の良いデバイス構造は、デバイスのプログラミングに必要な電力を減らすことによって改良されたデバイス性能を実現する。相変化層２８により代表されるプログラマブル媒体の容積は、その周囲をほぼ断熱する。

下部電極２２は、より低い電流で相変化を引き起こすための熱を与える。下部電極２２は比較的に薄く作られていてもよく、そのようにすることにより実施の態様によっては電極２２を通じての熱損失が小さくなる。さらに実施の態様によっては、プログラミング中の熱分布はより均一になり、プログラミング後のデバイス電気抵抗の局所変動がより小さく抑えられる。またこの構造によれば、実施の態様によっては相変化を生じさせる際に局所領域における応力の発生がより抑えられるという結果ももたらされる。

同様に、実施の態様によっては、セルサイズを小さくすることができ、それにより製造コストが減少する。また、本構造を形成するのにマスキング工程を２工程だけ追加することが必要とされるだけでよく、それによってもコストが減少し、工程サイクル時間が短縮される。

本発明は、限定された数の実施態様についてのみ説明がなされたが、当業者であればそれらの実施態様の多数の変更及び変形を考えることができるであろう。本願の特許請求の範囲は、全てのそのような変更及び変形を本発明の技術的思想の範囲内に入るものとしてカバーすることを意図している。

本発明の実施の一態様におけるデバイスの拡大断面図である。 図２Ａ〜図２Ｉは、本発明の実施の一態様に基づく図１に示されたデバイスの製造工程を説明するための拡大断面図である。

Claims (30)

1. 半導体構造基板内にベースコンタクトを形成するステップと、
   該半導体構造基板を層により被覆するステップと、
   該層を貫通して前記ベースコンタクトに至る電気的接続を形成するステップと、
   該層を覆うように、前記ベースコンタクトと電気的に結合する相変化層を形成するステップと
   を含んでなる方法。
2. 前記半導体構造基板を層により被覆するステップが、該半導体構造基板を少なくとも１つの絶縁層で被覆することを含む請求項１に記載の方法。
3. 前記絶縁層を貫通する通路を形成することを含む請求項２に記載の方法。
4. 前記通路に沿って前記電気的接続を形成することを含む請求項３に記載の方法。
5. 前記電気的接続を形成するステップが、カップ状電気的接続部を形成することを含む請求項４に記載の方法。
6. 前記カップ状電気的接続部を絶縁体で充填することを含む請求項５に記載の方法。
7. 前記カップ状電気的接続部に結合する下部電極を形成することを含む請求項６に記載の方法。
8. カップ状下部電極を形成することを含む請求項７に記載の方法。
9. 前記カップ状下部電極の内側に側壁スペーサを形成することを含む請求項８に記載の方法。
10. 前記相変化層を形成するステップが、前記絶縁層及び前記側壁スペーサの上に相変化層を積層し、該相変化層を前記下部電極と電気的に接触させることを含む請求項９に記載の方法。
11. 半導体構造基板と、
    該半導体構造基板上に形成されたベースコンタクトと、
    該半導体構造基板を上から覆う絶縁層と、
    該絶縁層を貫通して形成されており、電気的接続部を含む通路と、
    該電気的接続部と電気的に結合した相変化層と
    を含んでなるメモリ。
12. 前記電気的接続部がカップ状である請求項１１に記載のメモリ。
13. 下部電極を含む請求項１２に記載のメモリ。
14. 前記下部電極上に側壁スペーサを含む請求項１３に記載のメモリ。
15. 前記相変化層が、前記側壁スペーサを覆って前記下部電極と接触するように形成されている請求項１４に記載のメモリ。
16. 前記カップ状電気的接続部の内側に絶縁材を含む請求項１５に記載のメモリ。
17. 前記下部電極がカップ状である請求項１６に記載のメモリ。
18. 前記下部電極が、前記絶縁層の上面より下に陥凹的に設けられている請求項１７に記載のメモリ。
19. 前記相変化層を覆う上部電極を含む請求項１８に記載のメモリ。
20. 半導体構造基板と、
    該半導体構造基板の上に間隔を置いて配置された相変化層と、
    該相変化層を前記半導体構造基板に電気的に結合させる管状コネクタと
    を含んでなるメモリ。
21. 前記半導体構造基板を覆う絶縁層を含む請求項２０に記載のメモリ。
22. 前記絶縁層を貫通するように形成された通路を含む請求項２１に記載のメモリ。
23. 前記通路が、前記管状コネクタで内側を覆われている請求項２２に記載のメモリ。
24. 前記相変化層と前記管状コネクタとに電気的に結合した下部電極を含む請求項２０に記載のメモリ。
25. 前記下部電極が管状である請求項２４に記載のメモリ。
26. 前記管状コネクタがカップ状である請求項２０に記載のメモリ。
27. 前記下部電極がカップ状である請求項２６に記載のメモリ。
28. 前記下部電極を覆い、該下部電極と前記相変化層との間に側壁スペーサを含む請求項２７に記載のメモリ。
29. 前記側壁スペーサが前記通路の内側に設けられており、該側壁スペーサが円筒状である請求項２８に記載のメモリ。
30. 前記相変化層を覆う上部電極を含む請求項２９に記載のメモリ。

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