KR100534530B1 - 엘리베이티드 포어 상변화 메모리 - Google Patents

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Abstract

엘리베이티드 상변화 메모리 셀(10)은 상변화 메모리 컴포넌트의 제조를 반도체 기판(12)의 그외의 컴포넌트로부터 물리적으로 분리시킴으로써 상변화 메모리의 제조를 수월하게 한다. 일실시예에 있어서, 기판(12)의 콘택트(16)는 절연체(20)로 채워진 컵형상의 도체(18)에 전기적으로 연결된다. 도체(18)는 엘리베이티드 포어까지 전류를 연결시키는 한편 절연체(20)는 포어를 열적으로 전기적으로 격리시킨다.

Description

엘리베이티드 포어 상변화 메모리{ELEVATED PORE PHASE-CHANGE MEMORY}
본원발명은 상변화 물질을 사용하는 메모리에 관한 것이다.
상변화 물질은 적어도 2개의 다른 상태를 나타낸다. 그 상태는 소위 비정질 상태 및 결정 상태이다. 그들 상태 사이의 천이는 온도 변화에 응답하여 선택적으로 개시된다. 일반적으로 비정질 상태는 결정 상태보다 더 높은 저항률을 나타내기 때문에 그들 상태는 구별될 수 있다. 비정질 상태는 더 무질서한 원자 구조와 연루되고 결정 상태는 더 질서정연한 원자 구조와 연루되어 있다. 일반적으로, 임의의 상변화 물질이 이용될 수 있다. 그러나, 특정 실시예에 있어서는, 박막 구리(chalcogenide) 합금 물질이 특히 적합하다.
상변화는 가역적으로 야기될 수 있다. 따라서, 메모리는 비정질 상태로부터 결정 상태로 변화한 후 다시 비정질 상태로 복귀할 수도 있고, 그 역으로도 가능하다. 실제로, 각각의 메모리 셀은 더 높은 저항 상태와 더 낮은 저항 상태의 사이에서 가역적으로 변화하는 프로그래밍가능한 저항기로서 생각될 수 있다.
특정 상황에 있어서, 셀은 다수의 상태를 가질 수 있다. 즉, 각각의 상태는 그 저항에 의해 구별될 수 있기 때문에, 저항이 측정되는 상태는 다수 가능하여, 단일 셀에 다중 비트의 데이터를 저장가능하게 한다.
다양한 상변화 합금이 알려져 있다. 구리 합금은 주기율표의 Ⅵ족 중 하나 이상의 원소를 함유하는 것이 일반적이다. 합금 중에서 특히 적합한 하나의 그룹은 GeSbTe 합금이다.
상변화 물질은 유전체 물질을 통하여 형성된 패시지 또는 포어내에 형성될 수 있다. 상변화 물질은 패시지의 어느 일단부상의 콘택트에 연결될 수 있다. 상태 천이는 전류를 인가하여 상변화 물질을 가열함으로써 야기될 수 있다.
상층의 상변화 물질을 활성화시키기 위하여 반도체 집적회로의 기판에 액세스 디바이스가 형성될 수 있다. 다른 상변화 메모리 컴포넌트도 반도체 기판에 집적될 수 있다. 집적 구조형상 위의 패터닝 형상은 하층의 집적 형상에 악영향을 줄 수 있다. 따라서, 이전에 제조된 임의의 집적 구조물과 간섭하지 않는 방식으로, 상변화 메모리를 그외의 집적회로 위에 형성하는 것이 바람직할 것이다.
상변화 메모리에 있어서 또다른 문제는 각각의 메모리 셀로부터의 열손실이 커지면 커질수록 디바이스 프로그래밍을 위해 더 큰 전류가 인가되어야 한다는 것이다. 따라서, 가열된 상변화 물질로부터의 열손실량을 감소시키는 것이 바람직할 것이다. 마찬가지로, 열을 상변화 물질 전체에 균일하게 분포시키는 것이 바람직하다. 그러나, 현재 제안된 많은 기술들은 프로그래밍 이벤트 후에 디바이스 저항에 있어서 국소적 편차를 보인다. 이러한 국소적 편차는 상변화 프로그래밍 동안 국소적 영역에서의 스트레스도 초래할 수 있다.
셀 크기를 가능한 많이 감소시켜서 제조 비용을 절감하는 것이 바람직할 것이다. 또한, 제조 단계를 최대한 감소시켜서 비용을 절감하는 것이 바람직할 것이다.
따라서, 향상된 상변화 메모리 및 그 제조 기술이 필요하다.
도 1은 본원발명의 일실시예의 확대 횡단면도, 및
도 2A 내지 도 2I는 본원발명의 일실시예에 따라 도 1에 도시된 디바이스의 제조 공정의 확대 횡단면도.
도 1을 참조하면, 상변화(phase-change) 메모리 셀(10)은 본원발명의 일실시예에 따라 엘리베이티드 포어(elevated pore)를 포함한다. 기판(12)은 베이스 콘택트(16)에 흐르는 전류를 제어하는 액세스 트랜지스터(도시되지 않음)를 포함하는 집적회로를 포함한다. 얕은 트렌치 격리 구조물(14)은 메모리 셀(10)을 기판(12)에 형성된 그외의 구조물로부터 격리시킨다. 기판(12) 위에는 본원발명의 일실시예에 따른 라이너 도체(liner conductor; 18)가 있다. 라이너 도체(18)는 관상 및 컵형상이고 본원발명의 일실시예에 따라 필 절연체(fill insulator; 20)로 채워질 수 있는 개방된 중앙 영역을 형성한다. 라이너 도체(18)는 베이스 콘택트(16)로부터 윗방향으로 엘리베이티드 포어로 전류를 도통시킨다.
엘리베이티드 포어는 관상 및 컵형상일 수 있는 저항성 또는 하부 전극(22)을 포함한다. 하부 전극(22)의 내부에는 상변화층(28) 및 1쌍의 마주보는 스페이서(24)에 의해 형성된 포어가 있다. 또한, 본원발명의 일실시예에 의하면, 상변화층(28)은 컵형상이고 상부 전극(30)으로 채워진다. 상부 전극(30) 및 상변화 물질(28)은 본원발명의 일실시예에 따라 패터닝된다.
도 2A를 참조하면, 도 1에 도시된 구조물을 형성하는 공정은 에치스톱층(26) 및 유전체층(32)을 통하여 포어(34)를 형성함으로써 시작된다. 에치스톱층(26)은 다양한 주위층에 비해 에칭되려는 경향이 적은 물질로 되어 있다. 일실시예에 있어서, 에치스톱층(26)은 질화규소 또는 Si3N4이다.
도 2B를 보면, 라이너 도체(18)는 본원발명의 일실시예에 있어서 포어(34)내에 퇴적된다. 특정 실시예에 있어서, 라이너 도체(18)는 티타늄, 질화 티타늄, 텅스텐, 또는 그들 물질의 조합이다. 라이너 도체(18)는 원통형 포어(34)를 라이닝(lining)하고 필 물질(20)로 채워진다. 필 물질(20)은 단열 및 절연을 제공한다. 일실시예에 있어서, 필 물질(20)은 이산화규소이다.
다음에 도 2C를 보면, 도 2B에 도시된 구조물이 평탄화된다. 본원발명의 일실시예에 있어서, 화학적 기계적 평탄화(CMP) 공정은 평탄면(S)을 만들기 위해 이용된다. 에치스톱층(26)은 평탄화에 대해 잘 제어된 최종 스톱 포인트를 제공하도록 사용된다.
도 2D에 도시된 바와 같이, 필 물질(20)은 제어된 거리로 에칭된다. 따라서, 개구부(36)는 제어된 깊이로 형성된다. 본원발명의 일실시예에 있어서, 필 물질(20)의 에칭은 건식 절연체 에칭으로 행해진다. 그 다음에 라이너 도체(18)가 에칭된다. 일실시예에 있어서, 라이너 도체(18)는 최소 오버에칭으로 등방성으로 에칭된다. 일실시예에 있어서, 라이너 도체(18)는 필 물질(20)의 에칭 후에 습식 에칭을 사용하여 에칭된다.
다음에, 도 2E에 도시된 바와 같이, 본원발명의 일실시예에 있어서, 저항성 또는 하부 전극(22)이 퇴적된다. 에치스톱층(26)의 상부면에서 개구부(36)는 하부 전극(22)으로 덮힌다. 그후, 전극(22)은 절연체(40)로 덮힌다. 하부 전극(22)은 라이너 도체(18)로의 전기적 커넥션을 형성하고 순차적으로 기판(12)의 콘택트(16)로의 전기적 커넥션을 형성한다.
그후 도 2E에 도시된 구조물은 도 2F에 도시된 평탄화된 구조물을 만들기 위해 CMP 등의 평탄화 공정을 거친다. 그후, 라이너 도체(18)는 오목영역(E)을 형성하기 위해 오목에칭된다. 일실시예에 있어서, 오목에칭은 쇼트 습식 에칭이다.
그 이후에, 도 2G에 도시된 바와 같이, 포어(F)를 만들기 위해, 건식 또는 습식 절연체 에칭 등의 에칭 공정을 사용하여 절연체(40)가 제거되고, 하부 전극(22)이 노출된다. 그 이후에, 도 2H에 도시된 바와 같이, 측벽 스페이서(24)가 형성된다. 스페이서(24)는 예를 들어 절연체 물질을 퇴적시킨 후 퇴적된 절연체 물질을 이방성으로 에칭함으로써 통상적으로 형성된다. 일실시예에 있어서, 측벽 스페이서(24)는 질화규소 또는 이산화규소이다.
그후, 도 2I에 도시된 바와 같이, 도 2H에 도시된 구조물은 상변화층(28) 및 상부 전극층(30)으로 덮힌다. 일실시예에 있어서, 상변화층(28)은 컵형상이고, 측면의 스페이서(24) 및 바닥의 하부 전극(22)에 의해 형성된 포어내로 아랫방향으로 뻗어있다. 일실시예에 있어서, 상변화 물질은 Ge2Sb2Te5이다.
상부 전극(28)은 복수의 층이 쌓여진 것이다. 일실시예에 있어서, 그것은, 바닥에서부터 시작하여, 티타늄, 그 위에 질화 티타늄, 그 위에 알루미늄을 포함한다.
전기적 커넥션은 기판(12)의 베이스 콘택트(16)로부터 라이너 도체(18)를 통하여 하부 전극(22)으로 그후 상변화층(28)으로 확립된다. 최종적으로 특정 실시예에 있어서, 상변화층(28) 및 상부 전극(30)은 특정 실시예의 도 1에 도시된 구조물을 이루도록 패터닝된다.
특정 실시예에 있어서, 기판(12) 위에 포어를 엘리베이팅하는 것은 표준 상보형 금속 산화막 반도체(CMOS) 공정 플로에 상변화 메모리 셀의 집적화를 수월하게 한다. 특히, 포어를 엘리베이팅하는 것은 기판(12)의 집적회로 구조형상에 형상을 패터닝하는 것을 회피한다. 결과로서 포토리소그래피 스텝이 평탄면상에 있을 수 있다.
특정 실시예에 있어서, 열효율적인 디바이스 구조는 디바이스 프로그래밍에 필요한 전력을 감소시킴으로써 향상된 디바이스 성능을 제공한다. 상변화층(28)으로 표현된 프로그래밍가능한 미디어 볼륨은 주위가 거의 단열된다.
하부 전극(22)은 더 낮은 전류에서 상변화를 만들기 위한 열을 제공한다. 특정 실시예에 있어서, 하부 전극(22)은 비교적 얇게 만들어져, 전극(22)을 통한 열손실을 감소시킨다. 또한, 특정 실시예에 있어서, 온도 분포는 프로그래밍 동안 더 균일하여, 프로그래밍 후에 디바이스 저항에 있어서의 더 적은 국소적 편차를 제공한다. 또한, 특정 실시예에 있어서, 이러한 구조는 상변화를 일으킬 때 국소적 영역에서의 스트레스를 더 적게 발현시키는 결과를 초래한다.
마찬가지로, 특정 실시예에 있어서, 셀 크기는 감소되어, 제조 비용을 절감할 수 있다. 특정 실시예에 있어서, 그 구조를 형성하는데 2개의 부가적인 마스킹 단계만이 요구되어, 비용도 절감하고 공정 사이클 타임도 단축시킬 수 있다.
제한된 수의 실시예에 관하여 본원발명이 설명되었지만, 수많은 변형 및 수정이 가능함을 당업자는 인식할 것이다. 첨부된 청구항은 본원발명의 범위 및 참사상내에서 그러한 모든 변형 및 수정을 포함한다.

Claims (37)

  1. 반도체 구조물에 베이스 콘택트를 형성하는 단계;
    상기 반도체 구조물을 층으로 덮는 단계;
    상기 층을 통하여 상기 콘택트로의 관상 전기적 커넥션을 형성하는 단계;
    상기 관상 전기적 커넥션내에 절연체를 퇴적시키는 단계;
    상기 관상 전기적 커넥션에 전기적으로 연결된 컵형상의 히터를 형성하는 단계; 및
    상변화 물질을 상기 층 위에 형성하는 단계;를 포함하고, 상기 상변화 물질은 상기 관상 전기적 커넥션 및 상기 컵형상의 히터를 통하여 상기 콘택트에 전기적으로 연결되는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 상기 반도체 구조물을 층으로 덮는 단계는 상기 구조물을 적어도 하나의 절연층으로 덮는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제2항에 있어서, 상기 절연층을 통하여 패시지를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제3항에 있어서, 상기 패시지를 통하여 상기 전기적 커넥션을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 제4항에 있어서, 전기적 커넥션을 형성하는 단계는 컵형상의 전기적 커넥션을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 제5항에 있어서, 상기 컵형상의 전기적 커넥션을 절연체로 채우는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 제1항에 있어서, 상기 컵형상의 하부 전극에 측벽 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제7항에 있어서, 상변화 물질을 형성하는 단계는 상기 스페이서 및 상기 절연층 위에 상변화 물질을 퇴적시키고 상기 하부 전극을 전기적으로 접촉시키는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
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  18. 삭제
  19. 삭제
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  21. 삭제
  22. 삭제
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  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 반도체 구조물에 베이스 콘택트를 형성하는 단계;
    상기 반도체 구조물을 층으로 덮는 단계;
    상기 층을 통하여 상기 콘택트로의 제1 컵형상의 전기적 커넥션을 형성하는 단계;
    상기 제1 컵형상의 전기적 커넥션층 위의 제2 컵형상의 커넥션층을 형성하고 그 전기적 통신을 형성하는 단계;
    상변화 물질을 상기 제2 컵형상의 전기적 커넥션층 위에 형성하는 단계; 및
    상기 제1 컵형상의 전기적 커넥션을 절연체로 채우는 단계를 포함하고, 상기 상변화 물질은 상기 제1 및 제2 컵형상의 전기적 커넥션층에 의해 상기 베이스 콘택트에 전기적으로 연결되는 것을 특징으로 하는 방법.
  36. 제35항에 있어서, 상기 제2 컵형상의 전기적 커넥션에 측벽 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  37. 제36항에 있어서, 상변화 물질을 상기 층 및 상기 스페이서 위에 퇴적시킴으로써 상변화 물질을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
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